CN105445645B - 一种用于监测集成电路nbti老化效应的数字型监测电路 - Google Patents

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Abstract

本发明公开了一种用于监测集成电路NBTI老化效应的数字型监测电路，包括用于产生参考信号的第一传感器、用于产生老化信号的第二传感器、相位偏差比较器、比较电路和输出电路，第一传感器的输出端和比较电路的第一输入端连接，相位偏差比较器的输出端分别与比较电路的第二输入端、比较电路的第三输入端和比较电路的使能端连接，第二传感器的输出端和比较电路的第四输入端连接，比较电路的输出端和输出电路连接，第一传感器采用的VCO电路作为参考电路，第二传感器采用的使用一段时间的VCO电路作为老化产生电路；优点是消除监测器自身存在的老化效应对老化监测结果造成的不良影响，老化监测数据准确度较高。

Description

一种用于监测集成电路NBTI老化效应的数字型监测电路
技术领域
本发明涉及一种数字型监测电路，尤其是涉及一种用于监测集成电路NBTI老化效应的数字型监测电路。
背景技术
随着集成电路发展和工艺水平提高，硅片上集成晶体管的数量越来越多，特征尺寸越来越小。先进的制造工艺，极大地提高了集成电路的性能，降低了其成本，但负偏压温度不稳定性(Negative Bias Temperature Instability,NBTI)效应引起电路老化的问题也日益突出，我们将集成电路由于NBTI效应导致的老化状况称为集成电路NBTI老化效应；这主要源于晶体管特征尺寸不断缩小、栅氧厚度不断降低，而电源电压的下降却相对比较缓慢。在这种情况下，非常薄的氧化层和较高电源电压在晶体管沟道内形成很强的电场，从而加剧NBTI效应的影响，主要表现为电路参数(如电路的延迟、漏电流等)随着时间的推移不断改变。电路参数的变化不但降低芯片的性能和工作频率，而且偏差量的累积最终导致芯片功能失效。在纳米级CMOS工艺下，NBTI效应已经成为影响芯片服役期可靠性的关键因素。针对电路老化的影响，如何设计抗老化电路、延长使用寿命，已经成为当前集成电路设计中的热点问题。
如何准确地衡量老化程度是抗老化设计的前提条件。Karl等研究动态抗老化技术，提出基于负载偏置的时间关系电路老化模型以及动态可靠性管理方案(dynamicreliability management,DRM)，可以延长使用寿命，同时提高20％-35％的电路性能；Raychowdhury等在ISSCC会议上提出自适应字线电荷泵技术，提高寄存器堆的抗电路老化和(process voltage temperature,PVT)PVT扰动的能力；Keane等提出采用阵列传感器方式来监测集成电路NBTI老化效应，但是没有提出相应的抗老化方案；Kumar等提出使用自适应体偏置(adaptive body bias,ABB)和自适应电源电压(adaptive supply voltage,ASV)抗电路参数偏差，在电路综合过程中设置约束条件，保持系统在生命周期内处于最佳工作状态。但是上述这些老化监测电路自身存在的老化效应无法消除，会对老化监测结果造成不良影响，从而导致老化监测数据准确度不够高。
发明内容
本发明所要解决的技术问题是提供一种可以消除监测器自身存在的老化效应对老化监测结果造成的不良影响，老化监测数据准确度较高的用于监测集成电路NBTI老化效应的数字型监测电路。
本发明解决上述技术问题所采用的技术方案为：一种用于监测集成电路NBTI老化效应的数字型监测电路，包括用于产生参考信号的第一传感器、用于产生老化信号的第二传感器、相位偏差比较器、比较电路和输出电路，所述的比较电路具有使能端、第一输入端、第二输入端、第三输入端、第四输入端和输出端，所述的第一传感器的输出端和所述的比较电路的第一输入端连接，所述的相位偏差比较器的输出端分别与所述的比较电路的第二输入端、所述的比较电路的第三输入端和所述的比较电路的使能端连接，所述的第二传感器的输出端和所述的比较电路的第四输入端连接，所述的比较电路的输出端和所述的输出电路连接，所述的第一传感器和所述的第二传感器采用电路结构完全相同的两个VCO电路来实现；所述的第一传感器采用的VCO电路为制作完成后未使用的VCO电路，所述的第二传感器采用的VCO电路为制作完成后接入工作电压使用一段时间后的VCO电路；所述的第一传感器实时感应集成电路的老化状况并生成老化参考数据输送给所述的比较电路，所述的第二传感器实时感应集成电路的老化状况并生成老化监测数据发送给所述的比较电路，所述的比较电路对老化参考数据和老化监测数据进行比较，得到集成电路的实时老化数据，该实时老化数据通过所述的输出电路输出。
所述的相位偏差比较器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一缓冲器、第二缓冲器和第三缓冲器；所述的第一PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的相位偏差比较器的输入端，所述的相位偏差比较器的输入端用于接入门控信号，所述的第一PMOS管的源极、所述的第六NMOS管的漏极、所述的第四PMOS管的源极和所述的第八NMOS管的漏极均接入电源，所述的第一PMOS管的漏极和所述的第二PMOS管的漏极连接，所述的第二PMOS管的栅极、所述的第三NMOS管的栅极、所述的第五NMOS管的栅极和所述的第六PMOS管的栅极连接且连接端为所述的相位偏差比较器的使能端，所述的相位偏差比较器的使能端接入所述的第二传感器输出的老化参考数据，所述的第二PMOS管的源极、所述的第三PMOS管的漏极、所述的第二NMOS管的漏极、所述的第三NMOS管的漏极和所述的第一缓冲器的输入端连接，所述的第三PMOS管的栅极、所述的第二NMOS管的栅极、所述的第五PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端接入所述的第二传感器输出的老化参考数据的反相信号，所述的第三PMOS管的源极和所述的第六NMOS管的源极连接，所述的第六NMOS管的栅极、所述的第七PMOS管的栅极、所述的第四PMOS管的栅极、所述的第四NMOS管的栅极和所述的第一缓冲器的输出端连接，所述的第四PMOS管的漏极和所述的第五PMOS管的漏极连接，所述的第五PMOS管的源极、所述的第五NMOS管的漏极、所述的第六PMOS管的漏极、所述的第七NMOS管的漏极和所述的第二缓冲器的输入端连接，所述的第六PMOS管的源极和所述的第八NMOS管的源极连接，所述的第八NMOS管的栅极、所述的第八PMOS管的栅极、所述的第二缓冲器的输出端和所述的第三缓冲器的输入端连接，所述的第三缓冲器的输出端为所述的相位偏差比较器的输出端，所述的第一NMOS管的源极、所述的第七PMOS管的漏极、所述的第四NMOS管的源极和所述的第八PMOS管的漏极均接地，所述的第一NMOS管的漏极和所述的第二NMOS管的源极连接，所述的第三NMOS管的源极和所述的第七PMOS管的源极连接，所述的第四NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第七NMOS管的源极和所述的第八PMOS管的源极连接。
该相位偏差比较器采用对称的电路结构实现，偏差灵敏度高。
所述的比较电路包括第一二输入与门、第二二输入与门、相位延迟器、第一计数器、第二计数器、第一寄存器、第二寄存器、乘法器和除法器，所述的第一二输入与门的两个输入端分别为所述的比较电路的第一输入端和第二输入端，所述的相位延迟器的输入端为所述的比较电路的使能端，所述的第二二输入与门的两个输入端为所述的比较电路的第三输入端和第四输入端，所述的第一二输入与门的输出端和所述的第一计数器的输入端连接，所述的第一计数器的输出端和所述的第一寄存器的输入端连接，所述的第一寄存器的输出端和所述的乘法器的一个输入端连接，所述的乘法器的另一个输入端接入一个倍乘因子，该倍乘因子为5～10000中的任意整数，所述的乘法器的输出端和所述的除法器的除数输入端连接，所述的相位延迟器的输出端分别与所述的第一计数器的使能端和所述的第二计数器的使能端连接，所述的第二二输入与门的输出端和所述的第二计数器的输入端连接，所述的第二计数器的输出端和所述的第二寄存器的输入端连接，所述的第二寄存器的输出端和所述的除法器的被除数输入端连接，所述的除法器的输出端为所述的比较电路的输出端。该比较电路可以高精度对比老化参考数据和老化监测数据，得到实时老化数据。
所述的第一二输入与门的电路结构和所述的第二二输入与门的电路结构相同，所述的第一二输入与门包括第九PMOS管、第十PMOS管、第十一PMOS管、第九NMOS管、第十NMOS管和第十一NMOS管；所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第十一PMOS管的源极均接入电源，所述的第九PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的第一二输入与门的第一输入端，所述的第九PMOS管的漏极、所述的第九NMOS管的漏极、所述的第十PMOS管的漏极、所述的第十一PMOS管的栅极和所述的第十NMOS管的栅极连接，所述的第十PMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的第一二输入与门的第二输入端，所述的第九NMOS管的源极和所述的第十一NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十NMOS管的源极均接地，所述的第十NMOS管的漏极和所述的第十一PMOS管的漏极连接且其连接端为所述的第一二输入与门的输出端。第一二输入与门和第二二输入与门的电路结构保证老化参考数据和老化监测数据具有相同使能时间，提高监测精度。
所述的相位延迟器包括第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管；所述的第十二PMOS管的源极、所述的第十三PMOS管的源极、所述的第十四PMOS管的源极和所述的第十五PMOS管的源极均接入电源，所述的第十二PMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的相位延迟器的输入端，所述的第十二PMOS管的漏极、所述的第十三PMOS管的栅极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的栅极连接，所述的第十二NMOS管的源极、所述的第十三NMOS管的源极、所述的第十四NMOS管的源极和所述的第十五NMOS管的源极均接地，所述的第十三PMOS管的漏极、所述的第十三NMOS管的漏极、所述的第十四PMOS管的栅极和所述的第十四NMOS管的栅极连接，所述的第十四PMOS管的漏极、所述的第十四NMOS管的漏极、所述的第十五PMOS管的栅极和所述的第十五NMOS管的栅极连接，所述的第十五NMOS管的漏极和所述的第十五PMOS管的漏极连接且其连接端为所述的相位延迟器的输出端。该相位延迟器采用差分结构，延时准确性高。
所述的第一寄存器和所述的第二寄存器的电路结构相同，所述的第一寄存器包括第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第四缓冲器、第五缓冲器和第六缓冲器；所述的第十六PMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的第一寄存器的输入端，所述的第十六PMOS管的源极、所述的第十六NMOS管的漏极、所述的第十九PMOS管的源极和所述的第十七NMOS管的漏极均接入电源，所述的第十六PMOS管的漏极和所述的第十七PMOS管的源极连接，所述的第十七PMOS管的漏极、所述的第十九NMOS管的漏极、所述的第十八PMOS管的漏极、所述的第二十NMOS管的漏极和所述的第四缓冲器的输入端连接，所述的第十八PMOS管的源极和所述的第十六NMOS管的源极连接，所述的第十六NMOS管的栅极、所述的第四缓冲器的输出端、所述的第二十二PMOS管的栅极、所述的第十九PMOS管的栅极和所述的第二十一NMOS管的栅极连接，所述的第十九PMOS管的漏极和所述的第二十PMOS管的源极连接，所述的第二十PMOS管的漏极、所述的第二十二NMOS管的漏极、所述的第二十一PMOS管的源极、所述的第二十三NMOS管的漏极和所述的第五缓冲器的输入端连接，所述的第二十一PMOS管的漏极和所述的第十七NMOS管的源极连接，所述的第十七NMOS管的栅极、所述的第五缓冲器的输出端、所述的第六缓冲器的输入端和所述的第二十三PMOS管的栅极连接，所述的第六缓冲器的输出端为所述的第一寄存器的输出端，所述的第十八NMOS管的漏极和所述的第十九NMOS管的源极连接，所述的第十八NMOS管的源极、所述的第二十二PMOS管的漏极、所述的第二十一NMOS管的源极和所述的第二十三PMOS管的漏极均接地，所述的第二十NMOS管的源极和所述的第二十二PMOS管的源极连接，所述的第二十一NMOS管的漏极和所述的第二十二NMOS管的源极连接，所述的第二十三NMOS管的源极和所述的第二十三PMOS管的源极连接，所述的第十七PMOS管的栅极、所述的第二十一PMOS管的栅极、所述的第二十NMOS管的栅极和所述的第二十二NMOS管的栅极连接，所述的第十八PMOS管的栅极、所述的第二十PMOS管的栅极、所述的第十九NMOS管的栅极和所述的第二十三NMOS管的栅极连接。寄存器的电路结构可以精确的暂存中间数据结果。
所述的VCO电路包括延迟电路、第七缓冲器、第八缓冲器、电平转换器、工作周期校正器、由2m个缓冲器组成的缓冲器组和由2k+1个寄存器组成的寄存器组；其中，m＝1，2，3，…；k＝1，2，3，…；所述的延迟电路包括第一二输入与非门、第二二输入与非门和2n+1个延迟单元，n＝1，2，3，…；所述的延迟单元具有第一输入端、第二输入端、第一输出端和第二输出端，所述的第一二输入与非门的第一输入端和第2n+1个延迟单元的第一输出端连接，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的第一输入端连接且其连接端为所述的延迟电路的输入端，所述的第二二输入与非门的第二输入端和第2n+1个延迟单元的第二输出端连接，所述的第一二输入与非门的输出端和第1个延迟单元的第一输入端连接，所述的第二二输入与非门的输出端和第1个延迟单元的第二输入端连接，第j个延迟单元的第一输出端和第j+1个延迟单元的第一输入端连接，第j个延迟单元的第二输出端和第j+1个延迟单元的第二输入端连接，j＝1，2，3，…，2n；所述的2n+1个延迟单元的第一输出端为所述的延迟电路的第一输出端，所述的2n+1个延迟单元的第二输出端为所述的延迟电路的第二输出端；所述的电平转换器具有第一输入端、第二输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的工作周期校正器具有第一输入端、第二输入端、第三输入端、第四输入端和输出端；所述的延迟电路的第一输出端和所述的第七缓冲器的输入端连接，所述的延迟电路的第二输出端和所述的第八缓冲器的输入端连接，所述的第七缓冲器的输出端和所述的电平转换器的第一输入端连接，所述的第八缓冲器的输出端和所述的电平转换器的第二输入端连接，所述的电平转换器的第一输出端和所述的工作周期校正器的第一输入端连接，所述的电平转换器的第二输出端和所述的工作周期校正器的第二输入端连接，所述的电平转换器的第三输入端和所述的工作周期校正器的第三输入端连接，所述的电平转换器的第四输入端和所述的工作周期校正器的第四输入端连接，所述的缓冲器组中第q个缓冲器的输出端和第q+1个缓冲器的输入端连接，q＝1，2，…，2m-1；所述的寄存器组中第p个寄存器的输出端和第p+1个寄存器的输入端连接，p＝1，2，…，2k；所述的工作周期校正器的输出端和所述的缓冲器组中第1个缓冲器的输入端连接，所述的缓冲器组中第2m个缓冲器的输出端和所述的寄存器组中第1个寄存器的输入端连接，所述的寄存器组中第2k+1个寄存器的输出端为所述的VCO电路的输出端，所述的延迟电路的输入端为所述的VCO电路的输入端。该VCO电路可配置低、可以有效输出参考老化数据和实时老化数据。
所述的延迟单元包括第二十四NMOS管、第二十五NMOS管、第二十四PMOS管和第二十五PMOS管；所述的第二十四PMOS管的源极和所述的第二十五PMOS管的源极均接入电源，所述的第二十四NMOS管的源极和所述的第二十五NMOS管的源极均接地，所述的第二十四NMOS管的栅极为所述的延迟单元的第一输入端，所述的第二十五NMOS管的栅极为所述的延迟单元的第二输入端，所述的第二十四PMOS管的漏极、所述的第二十五PMOS管的栅极和所述的第二十四NMOS管的漏极连接且其连接端为所述的延迟单元的第一输出端，所述的第二十四PMOS管的栅极、所述的第二十五PMOS管的漏极和所述的第二十五NMOS管的漏极连接且其连接端为所述的延迟单元的第二输出端。
所述的电平转换器包括第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第九缓冲器和第十缓冲器；所述的第二十六PMOS管的源极、所述的第二十七PMOS管的源极、所述的第二十八PMOS管的源极和所述的第二十九PMOS管的源极均接入电源，所述的第二十六NMOS管的源极、所述的第二十七NMOS管的源极、所述的第二十八NMOS管的源极和所述的第二十九NMOS管的源极均接地，所述的第二十六NMOS管的栅极和所述的第九缓冲器的输入端连接且其连接端为所述的电平转换器的第一输入端，所述的第九缓冲器的输出端和所述的第二十七NMOS管的栅极连接，所述的第二十六PMOS管的漏极、所述的第二十七PMOS管的栅极和所述的第二十六NMOS管的漏极连接且其连接端为所述的电平转换器的第一输出端，所述的第二十六PMOS管的栅极、所述的第二十七PMOS管的漏极和所述的第二十七NMOS管的漏极连接且其连接端为所述的电平转换器的第二输出端，所述的第二十八NMOS管的栅极和所述的第十缓冲器的输入端连接且其连接端为所述的电平转换器的第二输入端，所述的第十缓冲器的输出端和所述的第二十九NMOS管的栅极连接，所述的第二十八PMOS管的漏极、所述的第二十九PMOS管的栅极和所述的第二十八NMOS管的漏极连接且其连接端为所述的电平转换器的第三输出端，所述的第二十八PMOS管的栅极、所述的第二十九PMOS管的漏极和所述的第二十九NMOS管的漏极连接且其连接端为所述的电平转换器的第四输出端。该电平转换器电路结构简单、电平转换速度快、输出稳定。
所述的工作周期校正器包括第三十NMOS管、第三十一NMOS管、第三十PMOS管和第三十一PMOS管；所述的第三十NMOS管的漏极和所述的第三十PMOS管的源极均接入电源，所述的第三十一NMOS管的源极和所述的第三十一PMOS管的漏极均接地，所述的第三十NMOS管的栅极为所述的工作周期校正器的第一输入端，所述的第三十PMOS管的栅极为所述的工作周期校正器的第二输入端，所述的第三十一NMOS管的栅极为所述的工作周期校正器的第三输入端，所述的第三十一PMOS管的栅极为所述的工作周期校正器的第四输入端，所述的第三十NMOS管的源极、所述的第三十PMOS管的漏极、所述的第三十一NMOS管的漏极和所述的第三十一PMOS管的源极连接且其连接端为所述的工作周期校正器的输出端。该工作周期校正器在不改变电路结构的前提下，可以有效校正输出信号工作周期。
与现有技术相比，本发明的优点在于通过第一传感器和第二传感器采用电路结构完全相同的两个VCO电路来实现，第一传感器采用的VCO电路为制作完成后未使用的VCO电路，第二传感器采用的VCO电路为制作完成后接入工作电压使用一段时间(使用时间可以随机选择，不做限制)后的VCO电路；第一传感器实时感应集成电路的老化状况并生成老化参考数据(即基准频率)输送给比较电路，第二传感器实时感应集成电路的老化状况并生成老化监测数据(即老化频率)发送给比较电路，比较电路对老化参考数据和老化监测数据进行比较，得到集成电路的实时老化数据，该实时老化数据通过所述的输出电路输出，第一传感器和第二传感器由两个结构完全相同的VCO电路实现，第一传感器采用的VCO电路作为参考电路，第二传感器采用的使用一段时间后具有自身老化效应的VCO电路作为老化产生电路，由此消除监测器自身存在的老化效应对老化监测结果造成的不良影响，老化监测数据准确度较高，本发明的监测电路在Altera公司的FPGA条件下对其进行仿真和测量分析，结果表明监测电路精度可达到0.02％。
附图说明
图1为本发明的实施例一的原理框图；
图2为本发明的实施例二的原理框图；
图3为本发明的相位偏差比较器的电路图；
图4为本发明的第一二输入与门的电路图；
图5为本发明的相位延迟器的电路图；
图6为本发明的第一寄存器的电路图；
图7为本发明的VCO电路的原理框图；
图8为本发明的延迟电路的电路图；
图9为本发明的延迟单元的电路图；
图10为本发明的电平转换器的电路图；
图11为本发明的工作周期校正器的电路图；
图12为本发明的仿真图；
图13为本发明的误差随放大倍数的变化曲线图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图1所示，一种用于监测集成电路NBTI老化效应的数字型监测电路，包括用于产生参考信号的第一传感器、用于产生老化信号的第二传感器、相位偏差比较器、比较电路和输出电路，比较电路具有使能端、第一输入端、第二输入端、第三输入端、第四输入端和输出端，第一传感器的输出端和比较电路的第一输入端连接，相位偏差比较器的输出端分别与比较电路的第二输入端、比较电路的第三输入端和比较电路的使能端连接，第二传感器的输出端和比较电路的第四输入端连接，比较电路的输出端和输出电路连接，第一传感器和第二传感器采用电路结构完全相同的两个VCO电路(压控振荡器电路)来实现；第一传感器采用的VCO电路为制作完成后未使用的VCO电路，第二传感器采用的VCO电路为制作完成后接入工作电压使用一段时间后的VCO电路；第一传感器实时感应集成电路的老化状况并生成老化参考数据输送给比较电路，第二传感器实时感应集成电路的老化状况并生成老化监测数据发送给比较电路，比较电路对老化参考数据和老化监测数据进行比较，得到集成电路的实时老化数据，该实时老化数据通过输出电路输出。
本实施例中，VCO电路可采用其技术领域的成熟产品。
实施例二：如图1所示，一种用于监测集成电路NBTI老化效应的数字型监测电路，包括用于产生参考信号的第一传感器、用于产生老化信号的第二传感器、相位偏差比较器、比较电路和输出电路，比较电路具有使能端、第一输入端、第二输入端、第三输入端、第四输入端和输出端，第一传感器的输出端和比较电路的第一输入端连接，相位偏差比较器的输出端分别与比较电路的第二输入端、比较电路的第三输入端和比较电路的使能端连接，第二传感器的输出端和比较电路的第四输入端连接，比较电路的输出端和输出电路连接，第一传感器和第二传感器采用电路结构完全相同的两个VCO电路来实现；第一传感器采用的VCO电路为制作完成后未使用的VCO电路，第二传感器采用的VCO电路为制作完成后接入工作电压使用一段时间后的VCO电路；第一传感器实时感应集成电路的老化状况并生成老化参考数据输送给比较电路，第二传感器实时感应集成电路的老化状况并生成老化监测数据发送给比较电路，比较电路对老化参考数据和老化监测数据进行比较，得到集成电路的实时老化数据，该实时老化数据通过输出电路输出。
如图3所示，本实施例中，相位偏差比较器包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第一缓冲器、第二缓冲器和第三缓冲器；
第一PMOS管P1的栅极和第一NMOS管N1的栅极连接且其连接端为相位偏差比较器的输入端，相位偏差比较器的输入端用于接入门控信号，第一PMOS管P1的源极、第六NMOS管N6的漏极、第四PMOS管P4的源极和第八NMOS管N8的漏极均接入电源，第一PMOS管P1的漏极和第二PMOS管P2的漏极连接，第二PMOS管P2的栅极、第三NMOS管N3的栅极、第五NMOS管N5的栅极和第六PMOS管P6的栅极连接且其连接端为相位偏差比较器的使能端，相位偏差比较器的使能端接入第二传感器输出的老化参考数据，第二PMOS管P2的源极、第三PMOS管P3的漏极、第二NMOS管N2的漏极、第三NMOS管N3的漏极和第一缓冲器的输入端连接，第三PMOS管P3的栅极、第二NMOS管N2的栅极、第五PMOS管P5的栅极和第七NMOS管N7的栅极连接且其连接端接入第二传感器输出的老化参考数据的反相信号，第三PMOS管P3的源极和第六NMOS管N6的源极连接，第六NMOS管N6的栅极、第七PMOS管P7的栅极、第四PMOS管P4的栅极、第四NMOS管N4的栅极和第一缓冲器的输出端连接，第四PMOS管P4的漏极和第五PMOS管P5的漏极连接，第五PMOS管P5的源极、第五NMOS管N5的漏极、第六PMOS管P6的漏极、第七NMOS管N7的漏极和第二缓冲器的输入端连接，第六PMOS管P6的源极和第八NMOS管N8的源极连接，第八NMOS管N8的栅极、第八PMOS管P8的栅极、第二缓冲器的输出端和第三缓冲器的输入端连接，第三缓冲器的输出端为相位偏差比较器的输出端，第一NMOS管N1的源极、第七PMOS管P7的漏极、第四NMOS管N4的源极和第八PMOS管P8的漏极均接地，第一NMOS管N1的漏极和第二NMOS管N2的源极连接，第三NMOS管N3的源极和第七PMOS管P7的源极连接，第四NMOS管N4的漏极和第五NMOS管N5的源极连接，第七NMOS管N7的源极和第八PMOS管P8的源极连接。
如图2所示，本实施例中，比较电路包括第一二输入与门、第二二输入与门、相位延迟器、第一计数器、第二计数器、第一寄存器、第二寄存器、乘法器和除法器，第一二输入与门的两个输入端分别为比较电路的第一输入端和第二输入端，相位延迟器的输入端为比较电路的使能端，第二二输入与门的两个输入端为比较电路的第三输入端和第四输入端，第一二输入与门的输出端和第一计数器的输入端连接，第一计数器的输出端和第一寄存器的输入端连接，第一寄存器的输出端和乘法器的一个输入端连接，乘法器的另一个输入端接入一个倍乘因子，该倍乘因子为5～10000中的任意整数，乘法器的输出端和除法器的除数输入端连接，相位延迟器的输出端分别与第一计数器的使能端和第二计数器的使能端连接，第二二输入与门的输出端和第二计数器的输入端连接，第二计数器的输出端和第二寄存器的输入端连接，第二寄存器的输出端和除法器的被除数输入端连接，除法器的输出端为比较电路的输出端。
如图4所示，本实施例中，第一二输入与门的电路结构和第二二输入与门的电路结构相同，第一二输入与门包括第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第九NMOS管N9、第十NMOS管N10和第十一NMOS管N11；
第九PMOS管P9的源极、第十PMOS管P10的源极和第十一PMOS管P11的源极均接入电源，第九PMOS管P9的栅极和第九NMOS管N9的栅极连接且其连接端为第一二输入与门的第一输入端，第九PMOS管P9的漏极、第九NMOS管N9的漏极、第十PMOS管P10的漏极、第十一PMOS管P11的栅极和第十NMOS管N10的栅极连接，第十PMOS管P10的栅极和第十一NMOS管N11的栅极连接且其连接端为第一二输入与门的第二输入端，第九NMOS管N9的源极和第十一NMOS管N11的漏极连接，第十一NMOS管N11的源极和第十NMOS管N10的源极均接地，第十NMOS管N10的漏极和第十一PMOS管P11的漏极连接且其连接端为第一二输入与门的输出端。
如图5所示，本实施例中，相位延迟器包括第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14和第十五NMOS管N15；
第十二PMOS管P12的源极、第十三PMOS管P13的源极、第十四PMOS管P14的源极和第十五PMOS管P15的源极均接入电源，第十二PMOS管P12的栅极和第十二NMOS管N12的栅极连接且其连接端为相位延迟器的输入端，第十二PMOS管P12的漏极、第十三PMOS管P13的栅极、第十二NMOS管N12的漏极和第十三NMOS管N13的栅极连接，第十二NMOS管N12的源极、第十三NMOS管N13的源极、第十四NMOS管N14的源极和第十五NMOS管N15的源极均接地，第十三PMOS管P13的漏极、第十三NMOS管N13的漏极、第十四PMOS管P14的栅极和第十四NMOS管N14的栅极连接，第十四PMOS管P14的漏极、第十四NMOS管N14的漏极、第十五PMOS管P15的栅极和第十五NMOS管N15的栅极连接，第十五NMOS管N15的漏极和第十五PMOS管P15的漏极连接且其连接端为相位延迟器的输出端。
如图6所示，本实施例中，第一寄存器和第二寄存器的电路结构相同，第一寄存器包括第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第二十PMOS管P20、第二十一PMOS管P21、第二十二PMOS管P22、第二十三PMOS管P23、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22、第二十三NMOS管N23、第四缓冲器、第五缓冲器和第六缓冲器；
第十六PMOS管P16的栅极和第十八NMOS管N18的栅极连接且其连接端为第一寄存器的输入端，第十六PMOS管P16的源极、第十六NMOS管N16的漏极、第十九PMOS管P19的源极和第十七NMOS管N17的漏极均接入电源，第十六PMOS管P16的漏极和第十七PMOS管P17的源极连接，第十七PMOS管P17的漏极、第十九NMOS管N19的漏极、第十八PMOS管P18的漏极、第二十NMOS管N20的漏极和第四缓冲器的输入端连接，第十八PMOS管P18的源极和第十六NMOS管N16的源极连接，第十六NMOS管N16的栅极、第四缓冲器的输出端、第二十二PMOS管P22的栅极、第十九PMOS管P19的栅极和第二十一NMOS管N21的栅极连接，第十九PMOS管P19的漏极和第二十PMOS管P20的源极连接，第二十PMOS管P20的漏极、第二十二NMOS管N22的漏极、第二十一PMOS管P21的源极、第二十三NMOS管N23的漏极和第五缓冲器的输入端连接，第二十一PMOS管P21的漏极和第十七NMOS管N17的源极连接，第十七NMOS管N17的栅极、第五缓冲器的输出端、第六缓冲器的输入端和第二十三PMOS管P23的栅极连接，第六缓冲器的输出端为第一寄存器的输出端，第十八NMOS管N18的漏极和第十九NMOS管N19的源极连接，第十八NMOS管N18的源极、第二十二PMOS管P22的漏极、第二十一NMOS管N21的源极和第二十三PMOS管P23的漏极均接地，第二十NMOS管N20的源极和第二十二PMOS管P22的源极连接，第二十一NMOS管N21的漏极和第二十二NMOS管N22的源极连接，第二十三NMOS管N23的源极和第二十三PMOS管P23的源极连接，第十七PMOS管P17的栅极、第二十一PMOS管P21的栅极、第二十NMOS管N20的栅极和第二十二NMOS管N22的栅极连接，第十八PMOS管P18的栅极、第二十PMOS管P20的栅极、第十九NMOS管N19的栅极和第二十三NMOS管N23的栅极连接。
如图7、图8所示，本实施例中，VCO电路包括延迟电路、第七缓冲器、第八缓冲器、电平转换器、工作周期校正器、由2m个缓冲器组成的缓冲器组和由2k+1个寄存器组成的寄存器组；其中，m＝1，2，3，…；k＝1，2，3，…；
延迟电路包括第一二输入与非门、第二二输入与非门和2n+1个延迟单元，n＝1，2，3，…；延迟单元具有第一输入端、第二输入端、第一输出端和第二输出端，第一二输入与非门的第一输入端和第2n+1个延迟单元的第一输出端连接，第一二输入与非门的第二输入端和第二二输入与非门的第一输入端连接且其连接端为延迟电路的输入端，第二二输入与非门的第二输入端和第2n+1个延迟单元的第二输出端连接，第一二输入与非门的输出端和第1个延迟单元的第一输入端连接，第二二输入与非门的输出端和第1个延迟单元的第二输入端连接，第j个延迟单元的第一输出端和第j+1个延迟单元的第一输入端连接，第j个延迟单元的第二输出端和第j+1个延迟单元的第二输入端连接，j＝1，2，3，…，2n；2n+1个延迟单元的第一输出端为延迟电路的第一输出端，2n+1个延迟单元的第二输出端为延迟电路的第二输出端；
电平转换器具有第一输入端、第二输入端、第一输出端、第二输出端、第三输出端和第四输出端，工作周期校正器具有第一输入端、第二输入端、第三输入端、第四输入端和输出端；延迟电路的第一输出端和第七缓冲器的输入端连接，延迟电路的第二输出端和第八缓冲器的输入端连接，第七缓冲器的输出端和电平转换器的第一输入端连接，第八缓冲器的输出端和电平转换器的第二输入端连接，电平转换器的第一输出端和工作周期校正器的第一输入端连接，电平转换器的第二输出端和工作周期校正器的第二输入端连接，电平转换器的第三输入端和工作周期校正器的第三输入端连接，电平转换器的第四输入端和工作周期校正器的第四输入端连接，缓冲器组中第q个缓冲器的输出端和第q+1个缓冲器的输入端连接，q＝1，2，…，2m-1；寄存器组中第p个寄存器的输出端和第p+1个寄存器的输入端连接，p＝1，2，…，2k；工作周期校正器的输出端和缓冲器组中第1个缓冲器的输入端连接，缓冲器组中第2m个缓冲器的输出端和寄存器组中第1个寄存器的输入端连接，寄存器组中第2k+1个寄存器的输出端为VCO电路的输出端，延迟电路的输入端为VCO电路的输入端。
如图9所示，本实施例中，延迟单元包括第二十四NMOS管N24、第二十五NMOS管N25、第二十四PMOS管P24和第二十五PMOS管P25；
第二十四PMOS管P24的源极和第二十五PMOS管P25的源极均接入电源，第二十四NMOS管N24的源极和第二十五NMOS管N25的源极均接地，第二十四NMOS管N24的栅极为延迟单元的第一输入端，第二十五NMOS管N25的栅极为延迟单元的第二输入端，第二十四PMOS管P24的漏极、第二十五PMOS管P25的栅极和第二十四NMOS管N24的漏极连接且其连接端为延迟单元的第一输出端，第二十四PMOS管P24的栅极、第二十五PMOS管P25的漏极和第二十五NMOS管N25的漏极连接且其连接端为延迟单元的第二输出端。
如图10所示，本实施例中，电平转换器包括第二十六PMOS管P26、第二十七PMOS管P27、第二十八PMOS管P28、第二十九PMOS管P29、第二十六NMOS管N26、第二十七NMOS管N27、第二十八NMOS管N28、第二十九NMOS管N29、第九缓冲器和第十缓冲器；
第二十六PMOS管P26的源极、第二十七PMOS管P27的源极、第二十八PMOS管P28的源极和第二十九PMOS管P29的源极均接入电源，第二十六NMOS管N26的源极、第二十七NMOS管N27的源极、第二十八NMOS管N28的源极和第二十九NMOS管N29的源极均接地，第二十六NMOS管N26的栅极和第九缓冲器的输入端连接且其连接端为电平转换器的第一输入端，第九缓冲器的输出端和第二十七NMOS管N27的栅极连接，第二十六PMOS管P26的漏极、第二十七PMOS管P27的栅极和第二十六NMOS管N26的漏极连接且其连接端为电平转换器的第一输出端，第二十六PMOS管P26的栅极、第二十七PMOS管P27的漏极和第二十七NMOS管N27的漏极连接且其连接端为电平转换器的第二输出端，第二十八NMOS管N28的栅极和第十缓冲器的输入端连接且其连接端为电平转换器的第二输入端，第十缓冲器的输出端和第二十九NMOS管N29的栅极连接，第二十八PMOS管P28的漏极、第二十九PMOS管P29的栅极和第二十八NMOS管N28的漏极连接且其连接端为电平转换器的第三输出端，第二十八PMOS管P28的栅极、第二十九PMOS管P29的漏极和第二十九NMOS管N29的漏极连接且其连接端为电平转换器的第四输出端。
如图11所示，本实施例中，工作周期校正器包括第三十NMOS管N30、第三十一NMOS管N31、第三十PMOS管P30和第三十一PMOS管P31；
第三十NMOS管N30的漏极和第三十PMOS管P30的源极均接入电源，第三十一NMOS管N31的源极和第三十一PMOS管P31的漏极均接地，第三十NMOS管N30的栅极为工作周期校正器的第一输入端，第三十PMOS管P30的栅极为工作周期校正器的第二输入端，第三十一NMOS管N31的栅极为工作周期校正器的第三输入端，第三十一PMOS管P31的栅极为工作周期校正器的第四输入端，第三十NMOS管N30的源极、第三十PMOS管P30的漏极、第三十一NMOS管N31的漏极和第三十一PMOS管P31的源极连接且其连接端为工作周期校正器的输出端。
本发明的数字型监测电路通过QuartusII软件，在Altera公司的FPGA条件下进行仿真和测量分析，其仿真图如图12所示。其中，f是一个时钟脉冲信号，为相位偏差比较器的输入端接入的输入信号；f0为第一传感器产生的老化参考数据；fx为第二传感器产生的老化监测数据；T表示相位偏差比较器的输出信号；Tgate表示相位偏差比较器的输出信号的宽度，Tgate＝1/(2×f)/(1/f-1/fx)＝f×fx/[2f(fx-f)；f0’表示比较电路中第一寄存器的输出数据；M表示在Tgate宽度内脉冲的个数即对老化监测数据在一定时间内的采样数量，M＝1/(2×fx)/(1/f-1/fx)＝f×fx/[2fx(fx-f)]；N表示在Tgate宽度内脉冲的个数，即对老化参考数据在一定时间内的采样数量，f0×P/fx＝N0×P/M＝N/M，N0＝1/(2×f0)/(1/f-1/fx)＝f×fx/[2f0(fx-f)]，P表示乘法器接入的倍乘因子；fx’表示比较电路中第二寄存器的输出数据。分析图12可知，通过f0与fx的采样结果可以看出，在门控宽度Tgate内，N0和M的大小符合上式的计算结果，本发明的数字型监测电路具有正确的工作逻辑。
取5组大小接近的频率对，一个作为f0，一个作为fx，在其他条件都相同的情况下不断增大倍乘因子P的数值，同时记录下不同P值时的N/M的大小，再根据公式fx/M＝f0/N0可以计算出fx的大小，与实际取值进行比较，得到相应的误差。进行100次测试，根据测试数据可以获得误差与P的取值的相关性曲线，如下图12所示。当选择最佳P值(即频率5中5000)时，精度可以达到0.02％。

Claims (9)

1.一种用于监测集成电路NBTI老化效应的数字型监测电路，其特征在于包括用于产生参考信号的第一传感器、用于产生老化信号的第二传感器、相位偏差比较器、比较电路和输出电路，所述的比较电路具有使能端、第一输入端、第二输入端、第三输入端、第四输入端和输出端，所述的第一传感器的输出端和所述的比较电路的第一输入端连接，所述的相位偏差比较器的输出端分别与所述的比较电路的第二输入端、所述的比较电路的第三输入端和所述的比较电路的使能端连接，所述的第二传感器的输出端和所述的比较电路的第四输入端连接，所述的比较电路的输出端和所述的输出电路连接，所述的第一传感器和所述的第二传感器采用电路结构完全相同的两个VCO电路来实现；
所述的第一传感器采用的VCO电路为制作完成后未使用的VCO电路，所述的第二传感器采用的VCO电路为制作完成后接入工作电压使用一段时间后的VCO电路；所述的第一传感器实时感应集成电路的老化状况并生成老化参考数据输送给所述的比较电路，所述的第二传感器实时感应集成电路的老化状况并生成老化监测数据发送给所述的比较电路，所述的比较电路对老化参考数据和老化监测数据进行比较，得到集成电路的实时老化数据，该实时老化数据通过所述的输出电路输出；
所述的相位偏差比较器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第一缓冲器、第二缓冲器和第三缓冲器；
所述的第一PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的相位偏差比较器的输入端，所述的相位偏差比较器的输入端用于接入门控信号，所述的第一PMOS管的源极、所述的第六NMOS管的漏极、所述的第四PMOS管的源极和所述的第八NMOS管的漏极均接入电源，所述的第一PMOS管的漏极和所述的第二PMOS管的漏极连接，所述的第二PMOS管的栅极、所述的第三NMOS管的栅极、所述的第五NMOS管的栅极和所述的第六PMOS管的栅极连接且连接端为所述的相位偏差比较器的使能端，所述的相位偏差比较器的使能端接入所述的第二传感器输出的老化参考数据，所述的第二PMOS管的源极、所述的第三PMOS管的漏极、所述的第二NMOS管的漏极、所述的第三NMOS管的漏极和所述的第一缓冲器的输入端连接，所述的第三PMOS管的栅极、所述的第二NMOS管的栅极、所述的第五PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端接入所述的第二传感器输出的老化参考数据的反相信号，所述的第三PMOS管的源极和所述的第六NMOS管的源极连接，所述的第六NMOS管的栅极、所述的第七PMOS管的栅极、所述的第四PMOS管的栅极、所述的第四NMOS管的栅极和所述的第一缓冲器的输出端连接，所述的第四PMOS管的漏极和所述的第五PMOS管的漏极连接，所述的第五PMOS管的源极、所述的第五NMOS管的漏极、所述的第六PMOS管的漏极、所述的第七NMOS管的漏极和所述的第二缓冲器的输入端连接，所述的第六PMOS管的源极和所述的第八NMOS管的源极连接，所述的第八NMOS管的栅极、所述的第八PMOS管的栅极、所述的第二缓冲器的输出端和所述的第三缓冲器的输入端连接，所述的第三缓冲器的输出端为所述的相位偏差比较器的输出端，所述的第一NMOS管的源极、所述的第七PMOS管的漏极、所述的第四NMOS管的源极和所述的第八PMOS管的漏极均接地，所述的第一NMOS管的漏极和所述的第二NMOS管的源极连接，所述的第三NMOS管的源极和所述的第七PMOS管的源极连接，所述的第四NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第七NMOS管的源极和所述的第八PMOS管的源极连接。
2.根据权利要求1所述的一种用于监测集成电路NBTI老化效应的数字型监测电路，其特征在于所述的比较电路包括第一二输入与门、第二二输入与门、相位延迟器、第一计数器、第二计数器、第一寄存器、第二寄存器、乘法器和除法器，所述的第一二输入与门的两个输入端分别为所述的比较电路的第一输入端和第二输入端，所述的相位延迟器的输入端为所述的比较电路的使能端，所述的第二二输入与门的两个输入端为所述的比较电路的第三输入端和第四输入端，所述的第一二输入与门的输出端和所述的第一计数器的输入端连接，所述的第一计数器的输出端和所述的第一寄存器的输入端连接，所述的第一寄存器的输出端和所述的乘法器的一个输入端连接，所述的乘法器的另一个输入端接入一个倍乘因子，该倍乘因子为5～10000中的任意整数，所述的乘法器的输出端和所述的除法器的除数输入端连接，所述的相位延迟器的输出端分别与所述的第一计数器的使能端和所述的第二计数器的使能端连接，所述的第二二输入与门的输出端和所述的第二计数器的输入端连接，所述的第二计数器的输出端和所述的第二寄存器的输入端连接，所述的第二寄存器的输出端和所述的除法器的被除数输入端连接，所述的除法器的输出端为所述的比较电路的输出端。
3.根据权利要求2所述的一种用于监测集成电路NBTI老化效应的数字型监测电路，其特征在于所述的第一二输入与门的电路结构和所述的第二二输入与门的电路结构相同，所述的第一二输入与门包括第九PMOS管、第十PMOS管、第十一PMOS管、第九NMOS管、第十NMOS管和第十一NMOS管；
所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第十一PMOS管的源极均接入电源，所述的第九PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的第一二输入与门的第一输入端，所述的第九PMOS管的漏极、所述的第九NMOS管的漏极、所述的第十PMOS管的漏极、所述的第十一PMOS管的栅极和所述的第十NMOS管的栅极连接，所述的第十PMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的第一二输入与门的第二输入端，所述的第九NMOS管的源极和所述的第十一NMOS管的漏极连接，所述的第十一NMOS管的源极和所述的第十NMOS管的源极均接地，所述的第十NMOS管的漏极和所述的第十一PMOS管的漏极连接且其连接端为所述的第一二输入与门的输出端。
4.根据权利要求2所述的一种用于监测集成电路NBTI老化效应的数字型监测电路，其特征在于所述的相位延迟器包括第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管；
所述的第十二PMOS管的源极、所述的第十三PMOS管的源极、所述的第十四PMOS管的源极和所述的第十五PMOS管的源极均接入电源，所述的第十二PMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的相位延迟器的输入端，所述的第十二PMOS管的漏极、所述的第十三PMOS管的栅极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的栅极连接，所述的第十二NMOS管的源极、所述的第十三NMOS管的源极、所述的第十四NMOS管的源极和所述的第十五NMOS管的源极均接地，所述的第十三PMOS管的漏极、所述的第十三NMOS管的漏极、所述的第十四PMOS管的栅极和所述的第十四NMOS管的栅极连接，所述的第十四PMOS管的漏极、所述的第十四NMOS管的漏极、所述的第十五PMOS管的栅极和所述的第十五NMOS管的栅极连接，所述的第十五NMOS管的漏极和所述的第十五PMOS管的漏极连接且其连接端为所述的相位延迟器的输出端。
5.根据权利要求2所述的一种用于监测集成电路NBTI老化效应的数字型监测电路，其特征在于所述的第一寄存器和所述的第二寄存器的电路结构相同，所述的第一寄存器包括第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第四缓冲器、第五缓冲器和第六缓冲器；
所述的第十六PMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的第一寄存器的输入端，所述的第十六PMOS管的源极、所述的第十六NMOS管的漏极、所述的第十九PMOS管的源极和所述的第十七NMOS管的漏极均接入电源，所述的第十六PMOS管的漏极和所述的第十七PMOS管的源极连接，所述的第十七PMOS管的漏极、所述的第十九NMOS管的漏极、所述的第十八PMOS管的漏极、所述的第二十NMOS管的漏极和所述的第四缓冲器的输入端连接，所述的第十八PMOS管的源极和所述的第十六NMOS管的源极连接，所述的第十六NMOS管的栅极、所述的第四缓冲器的输出端、所述的第二十二PMOS管的栅极、所述的第十九PMOS管的栅极和所述的第二十一NMOS管的栅极连接，所述的第十九PMOS管的漏极和所述的第二十PMOS管的源极连接，所述的第二十PMOS管的漏极、所述的第二十二NMOS管的漏极、所述的第二十一PMOS管的源极、所述的第二十三NMOS管的漏极和所述的第五缓冲器的输入端连接，所述的第二十一PMOS管的漏极和所述的第十七NMOS管的源极连接，所述的第十七NMOS管的栅极、所述的第五缓冲器的输出端、所述的第六缓冲器的输入端和所述的第二十三PMOS管的栅极连接，所述的第六缓冲器的输出端为所述的第一寄存器的输出端，所述的第十八NMOS管的漏极和所述的第十九NMOS管的源极连接，所述的第十八NMOS管的源极、所述的第二十二PMOS管的漏极、所述的第二十一NMOS管的源极和所述的第二十三PMOS管的漏极均接地，所述的第二十NMOS管的源极和所述的第二十二PMOS管的源极连接，所述的第二十一NMOS管的漏极和所述的第二十二NMOS管的源极连接，所述的第二十三NMOS管的源极和所述的第二十三PMOS管的源极连接，所述的第十七PMOS管的栅极、所述的第二十一PMOS管的栅极、所述的第二十NMOS管的栅极和所述的第二十二NMOS管的栅极连接，所述的第十八PMOS管的栅极、所述的第二十PMOS管的栅极、所述的第十九NMOS管的栅极和所述的第二十三NMOS管的栅极连接。
6.根据权利要求1所述的一种用于监测集成电路NBTI老化效应的数字型监测电路，其特征在于所述的VCO电路包括延迟电路、第七缓冲器、第八缓冲器、电平转换器、工作周期校正器、由2m个缓冲器组成的缓冲器组和由2k+1个寄存器组成的寄存器组；其中，m＝1，2，3，…；k＝1，2，3，…；
所述的延迟电路包括第一二输入与非门、第二二输入与非门和2n+1个延迟单元，n＝1，2，3，…；所述的延迟单元具有第一输入端、第二输入端、第一输出端和第二输出端，所述的第一二输入与非门的第一输入端和第2n+1个延迟单元的第一输出端连接，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的第一输入端连接且其连接端为所述的延迟电路的输入端，所述的第二二输入与非门的第二输入端和第2n+1个延迟单元的第二输出端连接，所述的第一二输入与非门的输出端和第1个延迟单元的第一输入端连接，所述的第二二输入与非门的输出端和第1个延迟单元的第二输入端连接，第j个延迟单元的第一输出端和第j+1个延迟单元的第一输入端连接，第j个延迟单元的第二输出端和第j+1个延迟单元的第二输入端连接，j＝1，2，3，…，2n；所述的2n+1个延迟单元的第一输出端为所述的延迟电路的第一输出端，所述的2n+1个延迟单元的第二输出端为所述的延迟电路的第二输出端；
所述的电平转换器具有第一输入端、第二输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的工作周期校正器具有第一输入端、第二输入端、第三输入端、第四输入端和输出端；所述的延迟电路的第一输出端和所述的第七缓冲器的输入端连接，所述的延迟电路的第二输出端和所述的第八缓冲器的输入端连接，所述的第七缓冲器的输出端和所述的电平转换器的第一输入端连接，所述的第八缓冲器的输出端和所述的电平转换器的第二输入端连接，所述的电平转换器的第一输出端和所述的工作周期校正器的第一输入端连接，所述的电平转换器的第二输出端和所述的工作周期校正器的第二输入端连接，所述的电平转换器的第三输入端和所述的工作周期校正器的第三输入端连接，所述的电平转换器的第四输入端和所述的工作周期校正器的第四输入端连接，所述的缓冲器组中第q个缓冲器的输出端和第q+1个缓冲器的输入端连接，q＝1，2，…，2m-1；所述的寄存器组中第p个寄存器的输出端和第p+1个寄存器的输入端连接，p＝1，2，…，2k；所述的工作周期校正器的输出端和所述的缓冲器组中第1个缓冲器的输入端连接，所述的缓冲器组中第2m个缓冲器的输出端和所述的寄存器组中第1个寄存器的输入端连接，所述的寄存器组中第2k+1个寄存器的输出端为所述的VCO电路的输出端，所述的延迟电路的输入端为所述的VCO电路的输入端。
7.根据权利要求6所述的一种用于监测集成电路NBTI老化效应的数字型监测电路，其特征在于所述的延迟单元包括第二十四NMOS管、第二十五NMOS管、第二十四PMOS管和第二十五PMOS管；
所述的第二十四PMOS管的源极和所述的第二十五PMOS管的源极均接入电源，所述的第二十四NMOS管的源极和所述的第二十五NMOS管的源极均接地，所述的第二十四NMOS管的栅极为所述的延迟单元的第一输入端，所述的第二十五NMOS管的栅极为所述的延迟单元的第二输入端，所述的第二十四PMOS管的漏极、所述的第二十五PMOS管的栅极和所述的第二十四NMOS管的漏极连接且其连接端为所述的延迟单元的第一输出端，所述的第二十四PMOS管的栅极、所述的第二十五PMOS管的漏极和所述的第二十五NMOS管的漏极连接且其连接端为所述的延迟单元的第二输出端。
8.根据权利要求6所述的一种用于监测集成电路NBTI老化效应的数字型监测电路，其特征在于所述的电平转换器包括第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第九缓冲器和第十缓冲器；
所述的第二十六PMOS管的源极、所述的第二十七PMOS管的源极、所述的第二十八PMOS管的源极和所述的第二十九PMOS管的源极均接入电源，所述的第二十六NMOS管的源极、所述的第二十七NMOS管的源极、所述的第二十八NMOS管的源极和所述的第二十九NMOS管的源极均接地，所述的第二十六NMOS管的栅极和所述的第九缓冲器的输入端连接且其连接端为所述的电平转换器的第一输入端，所述的第九缓冲器的输出端和所述的第二十七NMOS管的栅极连接，所述的第二十六PMOS管的漏极、所述的第二十七PMOS管的栅极和所述的第二十六NMOS管的漏极连接且其连接端为所述的电平转换器的第一输出端，所述的第二十六PMOS管的栅极、所述的第二十七PMOS管的漏极和所述的第二十七NMOS管的漏极连接且其连接端为所述的电平转换器的第二输出端，所述的第二十八NMOS管的栅极和所述的第十缓冲器的输入端连接且其连接端为所述的电平转换器的第二输入端，所述的第十缓冲器的输出端和所述的第二十九NMOS管的栅极连接，所述的第二十八PMOS管的漏极、所述的第二十九PMOS管的栅极和所述的第二十八NMOS管的漏极连接且其连接端为所述的电平转换器的第三输出端，所述的第二十八PMOS管的栅极、所述的第二十九PMOS管的漏极和所述的第二十九NMOS管的漏极连接且其连接端为所述的电平转换器的第四输出端。
9.根据权利要求6所述的一种用于监测集成电路NBTI老化效应的数字型监测电路，其特征在于所述的工作周期校正器包括第三十NMOS管、第三十一NMOS管、第三十PMOS管和第三十一PMOS管；
所述的第三十NMOS管的漏极和所述的第三十PMOS管的源极均接入电源，所述的第三十一NMOS管的源极和所述的第三十一PMOS管的漏极均接地，所述的第三十NMOS管的栅极为所述的工作周期校正器的第一输入端，所述的第三十PMOS管的栅极为所述的工作周期校正器的第二输入端，所述的第三十一NMOS管的栅极为所述的工作周期校正器的第三输入端，所述的第三十一PMOS管的栅极为所述的工作周期校正器的第四输入端，所述的第三十NMOS管的源极、所述的第三十PMOS管的漏极、所述的第三十一NMOS管的漏极和所述的第三十一PMOS管的源极连接且其连接端为所述的工作周期校正器的输出端。
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