CN106569120B

CN106569120B - 一种对温度不敏感的检测集成电路老化状态传感器

Info

Publication number: CN106569120B
Application number: CN201610943751.6A
Authority: CN
Inventors: 丁代鲁; 张跃军; 李刚
Original assignee: Ningbo University
Current assignee: Ningbo University
Priority date: 2016-10-26
Filing date: 2016-10-26
Publication date: 2019-01-22
Anticipated expiration: 2036-10-26
Also published as: CN106569120A

Abstract

本发明公开了一种对温度不敏感的检测集成电路老化状态传感器，包括延迟电路、组合逻辑电路、D触发器、第一反相器、第二反相器、二输入异或门、二十四个PMOS管和二十四个NMOS管，延迟电路具有控制端、选择端、输入端和输出端，D触发器具有输入端、输出端和时钟端，组合逻辑电路具有输入端和输出端；二输入异或门具有第一输入端、第二输入端和输出端；优点是通过延迟电路进行温度补偿实现了传感器对温度漂移的不敏感，在温度从‑40℃到120℃范围内，本发明的传感器稳定性达到98％，有效解决由于温度变化带来的传感器的亚稳态问题，在具有正确的逻辑功能的基础上，可以降低温度漂移造成的不良影响，检测精度高。

Description

一种对温度不敏感的检测集成电路老化状态传感器

技术领域

本发明涉及一种传感器，尤其是涉及一种对温度不敏感的检测集成电路老化状态传感器。

背景技术

随着CMOS技术和集成电路设计方法的提高，MOS场效应管的尺寸减小到纳米级，相应的晶体管的集成度增加。先进的CMOS缩放技术使得百亿的晶体管集成到一个小规模面积的芯片上，提高系统的性能和降低成本。但是，这也进一步增加负偏置温度不稳定性(Negative Bias Temperature Instability，NBTI)所造成的电路老化问题的影响。这主要是由于晶体管的特征尺寸不断缩小，栅氧化层厚度逐渐减小，而电源电压降低却相对缓慢，且晶体管的阈值电压几乎保持不变所致。这必然导致晶体管的沟道中电场的加强，加剧NBTI效应的恶化。这些电路参数的变化不但降低芯片的性能，而且电路老化的大量累积会导致时序延迟，最终造成芯片功能出现故障。在超深亚微米(VDSM)技术中，负偏置温度不稳定性已成为一个主要威胁超大规模集成电路器件的可靠性问题。如何设计抗老化电路，延长电路的使用寿命，已成为集成电路设计中的一个热点问题。目前，国内外许多研究机构都对电路老化展开深入研究，并取得一定的研究成果。

文献1《LI J,SEOK M.Robust and in-situ self-testing technique formonitoring device aging effects in pipeline circuits[C].Proceedings of the51st Annual Design Automation Conference.ACM,2014:1-6.》中提出一种基于老化延迟移位的老化测量技术，通过修改电路中寄存器和专用的反馈系统结构，使得被选中的关键路径重新配置成环形振荡器。这种方法反映电路的RO振荡频率与老化程度的关系。文献2《姚剑婷，刘画池，贾徭等.基于NBTI效应的数字型高精度老化监测电路设计.科技通报,2016.》中提出数字型高精度老化监测方案，通过压控振荡器(Voltage ControlledOscillator,VCO)产生基准频率和老化频率，利用等精度测量原理对两种频率进行比较分析，结合放大因子来提高测量精度。文献3《SHIM K.A low overhead built-in delaytesting with voltage and frequency adaptation for variation resilience[C].IEEE International Symposium on Defect and Fault Tolerance in VlSI andNanotechnology Systems.2012:170-177.》中公开了一种基于环形振荡器的老化传感器方案，通过比较两个MOSFET管(一个参考MOS管和一个应力MOS管)引起环形振荡器的频率变化，表示电路老化水平。但是，由于在CMOS电路中，硅基晶体管和金属互联线对温度变化均较敏感，因此温度漂移对电路性能的影响较大，上述老化传感器均没有考虑温度漂移对电路性能的影响，大大降低了老化传感器的检测精度。

发明内容

本发明所要解决的技术问题是提供一种具有正确的逻辑功能的基础上，可以降低温度漂移造成的不良影响，检测精度高的对温度不敏感的检测集成电路老化状态传感器。

本发明解决上述技术问题所采用的技术方案为：一种对温度不敏感的检测集成电路老化状态传感器，包括延迟电路、组合逻辑电路、D触发器、第一反相器、第二反相器、二输入异或门、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管和第二十四NMOS管；所述的延迟电路具有控制端、选择端、输入端和输出端，所述的D触发器具有输入端、输出端和时钟端，所述的组合逻辑电路具有输入端和输出端；所述的二输入异或门具有第一输入端、第二输入端和输出端，所述的D触发器的输入端为所述的传感器的输入端，所述的D触发器的时钟端和所述的第一反相器的输入端连接且其连接端为所述的传感器的时钟端，所述的D触发器的输出端和所述的组合逻辑电路的输入端连接，所述的组合逻辑电路的输出端、所述的延迟电路的输入端、所述的第十三PMOS管的漏极和所述的第十三NMOS管的漏极连接，所述的延迟电路的输出端、所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接，所述的第一PMOS管的栅极和所述的第二NMOS管的栅极连接，所述的第一NMOS管的栅极、所述的第二PMOS管的栅极、所述的第五PMOS管的栅极、所述的第十NMOS管的栅极、所述的第一反相器的输出端、所述的第二反相器的输入端、所述的第十三NMOS管的栅极、所述的第十四PMOS管的栅极、所述的第二十二PMOS管的栅极和所述的第十七NMOS管的栅极连接，所述的第十七PMOS管的栅极、所述的第二十二NMOS管的栅极、所述的第二反相器的输出端、所述的第五NMOS管的栅极和所述的第十PMOS管的栅极连接，所述的第一PMOS管的源极、所述的第一NMOS管的源极、所述的第二NMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极和所述的第三NMOS管的栅极连接，所述的第二PMOS管的源极、所述的第二NMOS管的源极、所述的第十一PMOS管的漏极、所述的第十二PMOS管的漏极和所述的第十一NMOS管的漏极连接，所述的第三PMOS管的源极、所述的第四PMOS管的源极、所述的第六PMOS管的源极、所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十一PMOS管的源极、所述的第十二PMOS管的源极、所述的第十五PMOS管的源极、所述的第十六PMOS管的源极、所述的第十八PMOS管的源极、所述的第十九PMOS管的源极、所述的第二十PMOS管的源极、所述的第二十一PMOS管的源极、所述的第二十三PMOS管的源极和所述的第二十四PMOS管的源极均接入电源，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第三NMOS管的漏极、所述的第五PMOS管的漏极、所述的第五NMOS管的漏极、所述的第十二NMOS管的栅极和所述的第十一PMOS管的栅极连接，所述的第五PMOS管的源极、所述的第五NMOS管的源极、所述的第十PMOS管的漏极、所述的第十NMOS管的漏极、第六PMOS管的栅极和第六NMOS管的栅极连接，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的栅极、所述的第四PMOS管的栅极、所述的第八NMOS管的栅极、所述的第九PMOS管的栅极、所述的第二十四NMOS管的栅极、所述的第二十四PMOS管的栅极、所述的第十八NMOS管的栅极和所述的第十九PMOS管的栅极连接且其连接端为所述的传感器的清零端，所述的第四NMOS管的源极、所述的第十二NMOS管的源极、所述的第七NMOS管的源极、所述的第九NMOS管的源极、所述的第十六NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十一NMOS管的源极和所述的第二十四NMOS管的源极均接地，所述的第六PMOS管的漏极、所述的第七PMOS管的漏极、所述的第六NMOS管的漏极、所述的第九NMOS管的栅极、所述的第八PMOS管的栅极和所述的二输入异或门的第二输入端连接，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，

所述的第七NMOS管的栅极、所述的第七PMOS管的栅极、所述的第十一NMOS管的栅极、所述的第十二PMOS管的栅极、所述的第二十一NMOS管的栅极、所述的第二十一PMOS管的栅极、所述的第十五NMOS管的栅极和所述的第十六PMOS管的栅极连接且其连接端为所述的传感器的重置端，所述的第十七PMOS管的漏极、所述的第十七NMOS管的漏极、所述的第二十二NMOS管的源极、所述的第二十二PMOS管的源极、所述的第二十NMOS管的栅极和所述的第二十PMOS管的栅极连接，所述的第二十二NMOS管的漏极、所述的第二十二PMOS管的漏极、所述的第十六NMOS管的栅极、所述的第十五PMOS管的栅极、所述的第二十三NMOS管的源极、所述的第二十三PMOS管的漏极和所述的第二十四PMOS管的漏极连接，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第八PMOS管的漏极、所述的第九PMOS管的漏极、所述的第八NMOS管的漏极、所述的第十PMOS管的源极和所述的第十NMOS管的源极连接，所述的第十一NMOS管的源极和所述的第十二NMOS管的漏极连接，所述的第十三PMOS管的源极、所述的第十三NMOS管的源极、所述的第十四PMOS管的漏极、所述的第十四NMOS管的漏极、所述的第二十三NMOS管的栅极和所述的第二十三PMOS管的栅极连接，所述的第十三PMOS管的栅极和所述的第十四NMOS管的栅极连接，所述的第十四NMOS管的源极、所述的第十四PMOS管的源极、所述的第十五PMOS管的漏极、所述的第十六PMOS管的漏极和所述的第十五NMOS管的源极连接，所述的第十五NMOS管的漏极和所述的第十六NMOS管的漏极连接，所述的第十七NMOS管的源极、所述的第十七PMOS管的源极、所述的第十八NMOS管的源极、所述的第十八PMOS管的漏极和所述的第十九PMOS管的漏极连接，所述的第十八NMOS管的漏极和所述的第十九NMOS管的漏极连接，所述的第二十NMOS管的源极、所述的第二十PMOS管的漏极、所述的第二十一PMOS管的漏极、所述的第十八PMOS管的栅极、所述的第十九NMOS管的栅极和所述的二输入异或门的第一输入端连接，所述的第二十NMOS管的漏极和所述的第二十一NMOS管的漏极连接，所述的第二十三NMOS管的漏极和所述的第二十四NMOS管的漏极连接，所述的延迟电路的控制端为所述的传感器的控制端，所述的延迟电路的选择端为所述的传感器的选择端，所述的二输入异或门的输出端为所述的传感器的输出端。

所述的延迟电路包括n个延迟单元和n选1选择器，n为大于等于2的整数，所述的延迟单元具有控制端、输入端和输出端，所述的n选1选择器具有n个输入端、输出端和选择端，第1个所述的延迟单元的输入端为所述的延迟电路的输入端，第j个所述的延迟单元的输出端和第j+1个所述的延迟单元的输入端连接其连接端和所述的n选1选择器的第j个输入端连接，j＝1，2，…，n-1；第n个所述的延迟单元的输出端和所述的n选1选择器的第n个输入端连接，所述的n选1选择器的输出端为所述的延迟电路的输出端，所述的n选1选择器的选择端为所述的延迟电路的选择端；n个所述的延迟单元的控制端连接且其连接端为所述的延迟电路的控制端。

每个所述的延迟单元分别包括第二十五PMOS管、第二十六PMOS管、第二十七PMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管和第二十八NMOS管；所述的第二十五NMOS管的漏极、所述的第二十五PMOS管的栅极和所述的第二十七NMOS管的栅极连接且其连接端为所述的延时单元的输入端，所述的第二十五NMOS管的源极、所述的第二十六NMOS管的源极、所述的第二十七NMOS管的源极和所述的第二十八NMOS管的源极均接地，所述的第二十五NMOS管的栅极、所述的第二十六NMOS管的漏极、所述的第二十五PMOS管的漏极、所述的第二十七NMOS管的漏极、所述的第二十六PMOS管的栅极和所述的第二十八NMOS管的栅极连接，所述的第二十五PMOS管的源极、所述的第二十六PMOS管的源极和所述的第二十七PMOS管的漏极连接，所述的第二十七PMOS管的源极接入电源，所述的第二十七PMOS管的栅极为所述的延迟单元的控制端，所述的第二十六PMOS管的漏极、所述的第二十六NMOS管的栅极和所述的第二十八NMOS管的漏极连接且其连接端为所述的延迟单元的输出端。该电路可以得到温度系数近似为零的温度不敏感延时,较好的实现温度漂移补偿的功能。

与现有技术相比，本发明的优点在于通过延迟电路、组合逻辑电路、D触发器、第一反相器、第二反相器、二输入异或门、二十四个PMOS管和二十四个NMOS管构成传感器，延迟电路具有控制端、选择端、输入端和输出端，D触发器具有输入端、输出端和时钟端，组合逻辑电路具有输入端和输出端；二输入异或门具有第一输入端、第二输入端和输出端，通过延迟电路进行温度补偿实现了传感器对温度漂移的不敏感，在温度从-40℃到120℃范围内，本发明的传感器稳定性达到98％，有效解决由于温度变化带来的传感器的亚稳态问题，在具有正确的逻辑功能的基础上，可以降低温度漂移造成的不良影响，检测精度高。

附图说明

图1为本发明的对温度不敏感的检测集成电路老化状态传感器的整体电路图；

图2为本发明的对温度不敏感的检测集成电路老化状态传感器的延迟单元的电路图；

图3为本发明的对温度不敏感的检测集成电路老化状态传感器的延迟单元的符号图；

图4为本发明的对温度不敏感的检测集成电路老化状态传感器的工作时序图；

图5为本发明的对温度不敏感的检测集成电路老化状态传感器的仿真图；

图6为本发明的对温度不敏感的检测集成电路老化状态传感器由于受到温度影响导致检测到电路出现老化呈现亚稳态的结果图；

图7为本发明的对温度不敏感的检测集成电路老化状态传感器的延迟单元与现有的两种延时单元由温度漂移造成的上升沿延时变化量曲线图一；

图8为本发明的用于监测电路老化状态的传感器的延迟单元与现有的两种延时单元由温度漂移造成的下降沿延时变化量曲线图一。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1所示，一种对温度不敏感的检测集成电路老化状态传感器，包括延迟电路、组合逻辑电路、D触发器T1、第一反相器Inv1、第二反相器Inv2、二输入异或门XOR、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10、第十一PMOS管P11、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第二十PMOS管P20、第二十一PMOS管P21、第二十二PMOS管P22、第二十三PMOS管P23、第二十四PMOS管P24、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19、第二十NMOS管N20、第二十一NMOS管N21、第二十二NMOS管N22、第二十三NMOS管N23和第二十四NMOS管N24；延迟电路具有控制端、选择端、输入端和输出端，D触发器T1具有输入端、输出端和时钟端，组合逻辑电路具有输入端和输出端；二输入异或门XOR具有第一输入端、第二输入端和输出端，D触发器T1的输入端为传感器的输入端，D触发器T1的时钟端和第一反相器Inv1的输入端连接且其连接端为传感器的时钟端，D触发器T1的输出端和组合逻辑电路的输入端连接，组合逻辑电路的输出端、延迟电路的输入端、第十三PMOS管P13的漏极和第十三NMOS管N13的漏极连接，延迟电路的输出端、第一PMOS管P1的漏极和第一NMOS管N1的漏极连接，第一PMOS管P1的栅极和第二NMOS管N2的栅极连接，第一NMOS管N1的栅极、第二PMOS管P2的栅极、第五PMOS管P5的栅极、第十NMOS管N10的栅极、第一反相器Inv1的输出端、第二反相器Inv2的输入端、第十三NMOS管N13的栅极、第十四PMOS管P14的栅极、第二十二PMOS管P22的栅极和第十七NMOS管N17的栅极连接，第十七PMOS管P17的栅极、第二十二NMOS管N22的栅极、第二反相器Inv2的输出端、第五NMOS管N5的栅极和第十PMOS管P10的栅极连接，第一PMOS管P1的源极、第一NMOS管N1的源极、第二NMOS管N2的漏极、第二PMOS管P2的漏极、第三PMOS管P3的栅极和第三NMOS管N3的栅极连接，第二PMOS管P2的源极、第二NMOS管N2的源极、第十一PMOS管P11的漏极、第十二PMOS管P12的漏极和第十一NMOS管N11的漏极连接，第三PMOS管P3的源极、第四PMOS管P4的源极、第六PMOS管P6的源极、第七PMOS管P7的源极、第八PMOS管P8的源极、第九PMOS管P9的源极、第十一PMOS管P11的源极、第十二PMOS管P12的源极、第十五PMOS管P15的源极、第十六PMOS管P16的源极、第十八PMOS管P18的源极、第十九PMOS管P19的源极、第二十PMOS管P20的源极、第二十一PMOS管P21的源极、第二十三PMOS管P23的源极和第二十四PMOS管P24的源极均接入电源，第三PMOS管P3的漏极、第四PMOS管P4的漏极、第三NMOS管N3的漏极、第五PMOS管P5的漏极、第五NMOS管N5的漏极、第十二NMOS管N12的栅极和第十一PMOS管P11的栅极连接，第五PMOS管P5的源极、第五NMOS管N5的源极、第十PMOS管P10的漏极、第十NMOS管N10的漏极、第六PMOS管P6的栅极和第六NMOS管N6的栅极连接，第三NMOS管N3的源极和第四NMOS管N4的漏极连接，第四NMOS管N4的栅极、第四PMOS管P4的栅极、第八NMOS管N8的栅极、第九PMOS管P9的栅极、第二十四NMOS管N24的栅极、第二十四PMOS管P24的栅极、第十八NMOS管N18的栅极和第十九PMOS管P19的栅极连接且其连接端为传感器的清零端，第四NMOS管N4的源极、第十二NMOS管N12的源极、第七NMOS管N7的源极、第九NMOS管N9的源极、第十六NMOS管N16的源极、第十九NMOS管N19的源极、第二十一NMOS管N21的源极和第二十四NMOS管N24的源极均接地，第六PMOS管P6的漏极、第七PMOS管P7的漏极、第六NMOS管N6的漏极、第九NMOS管N9的栅极、第八PMOS管P8的栅极和二输入异或门XOR的第二输入端连接，第六NMOS管N6的源极和第七NMOS管N7的漏极连接，第七NMOS管N7的栅极、第七PMOS管P7的栅极、第十一NMOS管N11的栅极、第十二PMOS管P12的栅极、第二十一NMOS管N21的栅极、第二十一PMOS管P21的栅极、第十五NMOS管N15的栅极和第十六PMOS管P16的栅极连接且其连接端为传感器的重置端，第十七PMOS管P17的漏极、第十七NMOS管N17的漏极、第二十二NMOS管N22的源极、第二十二PMOS管P22的源极、第二十NMOS管N20的栅极和第二十PMOS管P20的栅极连接，第二十二NMOS管N22的漏极、第二十二PMOS管P22的漏极、第十六NMOS管N16的栅极、第十五PMOS管P15的栅极、第二十三NMOS管N23的源极、第二十三PMOS管P23的漏极和第二十四PMOS管P24的漏极连接，第八NMOS管N8的源极和第九NMOS管N9的漏极连接，第八PMOS管P8的漏极、第九PMOS管P9的漏极、第八NMOS管N8的漏极、第十PMOS管P10的源极和第十NMOS管N10的源极连接，第十一NMOS管N11的源极和第十二NMOS管N12的漏极连接，第十三PMOS管P13的源极、第十三NMOS管N13的源极、第十四PMOS管P14的漏极、第十四NMOS管N14的漏极、第二十三NMOS管N23的栅极和第二十三PMOS管P23的栅极连接，第十三PMOS管P13的栅极和第十四NMOS管N14的栅极连接，第十四NMOS管N14的源极、第十四PMOS管P14的源极、第十五PMOS管P15的漏极、第十六PMOS管P16的漏极和第十五NMOS管N15的源极连接，第十五NMOS管N15的漏极和第十六NMOS管N16的漏极连接，第十七NMOS管N17的源极、第十七PMOS管P17的源极、第十八NMOS管N18的源极、第十八PMOS管P18的漏极和第十九PMOS管P19的漏极连接，第十八NMOS管N18的漏极和第十九NMOS管N19的漏极连接，第二十NMOS管N20的源极、第二十PMOS管P20的漏极、第二十一PMOS管P21的漏极、第十八PMOS管P18的栅极、第十九NMOS管N19的栅极和二输入异或门XOR的第一输入端连接，第二十NMOS管N20的漏极和第二十一NMOS管N21的漏极连接，第二十三NMOS管N23的漏极和第二十四NMOS管N24的漏极连接，延迟电路的控制端为传感器的控制端，延迟电路的选择端为传感器的选择端，二输入异或门XOR的输出端为传感器的输出端。

本实施例中，延迟电路包括n个延迟单元和n选1选择器MUX，n为大于等于2的整数，延迟单元具有控制端、输入端和输出端，n选1选择器具有n个输入端、输出端和选择端，第1个延迟单元的输入端为延迟电路的输入端，第j个延迟单元的输出端和第j+1个延迟单元的输入端连接其连接端和n选1选择器的第j个输入端连接，j＝1，2，…，n-1；第n个延迟单元的输出端和n选1选择器的第n个输入端连接，n选1选择器的输出端为延迟电路的输出端，n选1选择器的选择端为延迟电路的选择端；n个延迟单元的控制端连接且其连接端为延迟电路的控制端。

本实施例中，延迟单元、n选1选择器、组合逻辑电路、D触发器T1、第一反相器Inv1、第二反相器Inv2和二输入异或门XOR均采用现有成熟的产品。

实施例二：本实施例与实施例一基本相同，区别仅在于本实施例中，每个延迟单元分别包括第二十五PMOS管P25、第二十六PMOS管P26、第二十七PMOS管P27、第二十五NMOS管N25、第二十六NMOS管N26、第二十七NMOS管N27和第二十八NMOS管N28；第二十五NMOS管N25的漏极、第二十五PMOS管P25的栅极和第二十七NMOS管N27的栅极连接且其连接端为延时单元的输入端，第二十五NMOS管N25的源极、第二十六NMOS管N26的源极、第二十七NMOS管N27的源极和第二十八NMOS管N28的源极均接地，第二十五NMOS管N25的栅极、第二十六NMOS管N26的漏极、第二十五PMOS管P25的漏极、第二十七NMOS管N27的漏极、第二十六PMOS管P26的栅极和第二十八NMOS管N28的栅极连接，第二十五PMOS管P25的源极、第二十六PMOS管P26的源极和第二十七PMOS管P27的漏极连接，第二十七PMOS管P27的源极接入电源，第二十七PMOS管P27的栅极为延迟单元的控制端，第二十六PMOS管P26的漏极、第二十六NMOS管N26的栅极和第二十八NMOS管N28的漏极连接且其连接端为延迟单元的输出端，如图2和图3所示。

采用SMIC 65nm CMOS工艺，Cadence Spectre对本发明的对温度不敏感的检测集成电路老化状态传感器进行仿真，其工作时序如图4所示。分析图4可知，延迟电路的控制端接入的控制信号Control_EN控制延迟电路的关断，当Control_EN＝1时，延迟电路则处于关闭状态，当Control_EN＝0时，延迟电路处于开启状态，组合逻辑电路输出的信号相当于先经过一段延迟电路得到信号D_delay，然后又经过D触发器得到检测结果Q₂，此时延时电路内部整体表现出抗温度漂移的特性，在温度发生变化的情况下，有效增加传感器的可靠性。

在SIMC 65nm CMOS工艺参数下，对本发明的传感器进行验证。针对组合逻辑电路的老化延迟，我们可以根据实际情况设计延时电路的延时时间。在1.2V和25℃的条件下，本发明的对温度不敏感的检测集成电路老化状态传感器的仿真结果如图5所示，分析图5可知，该传感器具有正确的工作逻辑，从图5中可以看出，根据组合逻辑电路的老化输出信号D和经过延迟电路后的输出D_delay，可以得到相应的老化检测区间Tg(Tg＝T_total)，当时钟信号clock上升沿(或下降沿)出现在Tg区间内，则二输入异或门的输出信号sensor_out＝1。当sensor_out＝1时，被外部电路采样并发出警报，表示电路老化足够严重，应当采取相应措施。

本发明的传感器检测到电路出现老化状态的结果如图6所示。从图6中可以看出，当延迟信号D_delay在接近clock时钟上升沿时，传感器在-40℃到120℃温度变化范围内，传感器在边沿部分发生跳变，表明检测到电路的老化状态。

本发明的对温度不敏感的检测集成电路老化状态传感器的延迟单元与现有的两种延时单元由温度漂移造成的延时变化量曲线分别如图7和图8所示。其中，TCM表示本发明的延时单元，INV表示反相器链延时单元，CRC表示交叉耦合延时单元。分析图7和图8可知，-40℃到120℃变化时，TCM的延时变化量最小，明显降低了传感器检测结果出错的概率，延时变化量随温度的变化不敏感，老化检测结果可信度更高。

Claims

1.一种对温度不敏感的检测集成电路老化状态传感器，其特征在于包括延迟电路、组合逻辑电路、D触发器、第一反相器、第二反相器、二输入异或门、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管和第二十四NMOS管；

所述的延迟电路具有控制端、选择端、输入端和输出端，所述的D触发器具有输入端、输出端和时钟端，所述的组合逻辑电路具有输入端和输出端；所述的二输入异或门具有第一输入端、第二输入端和输出端，所述的D触发器的输入端为所述的传感器的输入端，所述的D触发器的时钟端和所述的第一反相器的输入端连接且其连接端为所述的传感器的时钟端，所述的D触发器的输出端和所述的组合逻辑电路的输入端连接，所述的组合逻辑电路的输出端、所述的延迟电路的输入端、所述的第十三PMOS管的漏极和所述的第十三NMOS管的漏极连接，所述的延迟电路的输出端、所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接，所述的第一PMOS管的栅极和所述的第二NMOS管的栅极连接，所述的第一NMOS管的栅极、所述的第二PMOS管的栅极、所述的第五PMOS管的栅极、所述的第十NMOS管的栅极、所述的第一反相器的输出端、所述的第二反相器的输入端、所述的第十三NMOS管的栅极、所述的第十四PMOS管的栅极、所述的第二十二PMOS管的栅极和所述的第十七NMOS管的栅极连接，所述的第十七PMOS管的栅极、所述的第二十二NMOS管的栅极、所述的第二反相器的输出端、所述的第五NMOS管的栅极和所述的第十PMOS管的栅极连接，所述的第一PMOS管的源极、所述的第一NMOS管的源极、所述的第二NMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极和所述的第三NMOS管的栅极连接，所述的第二PMOS管的源极、所述的第二NMOS管的源极、所述的第十一PMOS管的漏极、所述的第十二PMOS管的漏极和所述的第十一NMOS管的漏极连接，所述的第三PMOS管的源极、所述的第四PMOS管的源极、所述的第六PMOS管的源极、所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十一PMOS管的源极、所述的第十二PMOS管的源极、所述的第十五PMOS管的源极、所述的第十六PMOS管的源极、所述的第十八PMOS管的源极、所述的第十九PMOS管的源极、所述的第二十PMOS管的源极、所述的第二十一PMOS管的源极、所述的第二十三PMOS管的源极和所述的第二十四PMOS管的源极均接入电源，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第三NMOS管的漏极、所述的第五PMOS管的漏极、所述的第五NMOS管的漏极、所述的第十二NMOS管的栅极和所述的第十一PMOS管的栅极连接，所述的第五PMOS管的源极、所述的第五NMOS管的源极、所述的第十PMOS管的漏极、所述的第十NMOS管的漏极、第六PMOS管的栅极和第六NMOS管的栅极连接，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的栅极、所述的第四PMOS管的栅极、所述的第八NMOS管的栅极、所述的第九PMOS管的栅极、所述的第二十四NMOS管的栅极、所述的第二十四PMOS管的栅极、所述的第十八NMOS管的栅极和所述的第十九PMOS管的栅极连接且其连接端为所述的传感器的清零端，所述的第四NMOS管的源极、所述的第十二NMOS管的源极、所述的第七NMOS管的源极、所述的第九NMOS管的源极、所述的第十六NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十一NMOS管的源极和所述的第二十四NMOS管的源极均接地，所述的第六PMOS管的漏极、所述的第七PMOS管的漏极、所述的第六NMOS管的漏极、所述的第九NMOS管的栅极、所述的第八PMOS管的栅极和所述的二输入异或门的第二输入端连接，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，

2.根据权利要求1所述的一种对温度不敏感的检测集成电路老化状态传感器，其特征在于所述的延迟电路包括n个延迟单元和n选1选择器，n为大于等于2的整数，所述的延迟单元具有控制端、输入端和输出端，所述的n选1选择器具有n个输入端、输出端和选择端，第1个所述的延迟单元的输入端为所述的延迟电路的输入端，第j个所述的延迟单元的输出端和第j+1个所述的延迟单元的输入端连接其连接端和所述的n选1选择器的第j个输入端连接，j＝1，2，…，n-1；第n个所述的延迟单元的输出端和所述的n选1选择器的第n个输入端连接，所述的n选1选择器的输出端为所述的延迟电路的输出端，所述的n选1选择器的选择端为所述的延迟电路的选择端；n个所述的延迟单元的控制端连接且其连接端为所述的延迟电路的控制端。

3.根据权利要求2所述的一种对温度不敏感的检测集成电路老化状态传感器，其特征在于每个所述的延迟单元分别包括第二十五PMOS管、第二十六PMOS管、第二十七PMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管和第二十八NMOS管；所述的第二十五NMOS管的漏极、所述的第二十五PMOS管的栅极和所述的第二十七NMOS管的栅极连接且其连接端为所述的延时单元的输入端，所述的第二十五NMOS管的源极、所述的第二十六NMOS管的源极、所述的第二十七NMOS管的源极和所述的第二十八NMOS管的源极均接地，所述的第二十五NMOS管的栅极、所述的第二十六NMOS管的漏极、所述的第二十五PMOS管的漏极、所述的第二十七NMOS管的漏极、所述的第二十六PMOS管的栅极和所述的第二十八NMOS管的栅极连接，所述的第二十五PMOS管的源极、所述的第二十六PMOS管的源极和所述的第二十七PMOS管的漏极连接，所述的第二十七PMOS管的源极接入电源，所述的第二十七PMOS管的栅极为所述的延迟单元的控制端，所述的第二十六PMOS管的漏极、所述的第二十六NMOS管的栅极和所述的第二十八NMOS管的漏极连接且其连接端为所述的延迟单元的输出端。