CN108681442A - 一种具有自适应匹配功能的真随机数发生器 - Google Patents

Abstract

本发明公开了一种具有自适应匹配功能的真随机数发生器，包括环路控制逻辑单元、移位寄存器、灵敏放大器和负载匹配单元，灵敏放大器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和两个NMOS阵列，每个NMOS阵列分别包括第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管，负载匹配单元包括第一D触发器和第二D触发器，负载匹配单元设置在灵敏放大器的输出端和反相输出端；优点是反馈调节难度小，且鲁棒性较高。

Description

一种具有自适应匹配功能的真随机数发生器

技术领域

本发明涉及一种真随机数发生器，尤其是涉及一种具有自适应匹配功能的真随机数发生器。

背景技术

亚稳态设计方法中，文献1(Mathew S K,Srinivasan S,Anders M A,etal.2.4Gbps,7mW All-Digital PVT-Variation Tolerant True Random NumberGenerator for 45nm CMOS High-Performance Microprocessors[J].IEEE Journal ofSolid-State Circuits,2012,47(11):2807-2821.)采用如图1所示结构实现真随机数发生器。该真随机数发生器中，反相器inv0和反相器inv1组成双稳态电路；当时钟信号CLK＝0时，充电开关导通，电源VDD将电路中的节点a和节点b充电到高电平；当CLK＝1时，充电开关截止，节点a和节点b电压先回落到亚稳态电位(VDD/2)，然后在热噪声影响下随机输出高低电平。为了使电路在CLK＝1时能精确进入亚稳态，该真随机数发生器采用粗细两级负反馈调节结构：将反相器inv0和反相器inv1用图2所示结构实现，将延时单元Delay0和延时单元Delay1用图3所示结构实现，b节点输出的随机数存入由四个D触发器A、B、C和D组成的移位寄存器中，环路控制逻辑单元(Loop Control Logic，LCL)每4个时钟周期从移位寄存器中读取4位输出序列并根据该输出序列生成控制信号分别对inv0、inv1、Delay0和Delay1进行配置以克服工艺偏差和环境变化。该真随机数发生器首先进入粗调阶段，在粗调阶段，环路控制逻辑单元生成四个4位并行控制信号pconf0、nconf0、pconf1和nconf1调节反相器inv0和反相器inv1，由此消除大的工艺偏差，使输出序列不恒为1或0，其中nconf0控制b节点的放电速度，nconf1控制a节点的放电速度，nconf0值越大，则b点放电速度越快，b点输出电位概率向0偏移；同理，nconf1值越大，a点输出电位概率向0偏移。pconf0控制b节点充电速度，pconf0值越大，b点充电速度越快，b点输出电位概率向1偏移；同理，pconf1控制a节点充电速度，pconf1值越大，a点充电速度越快，a点输出电位概率向1偏移。

因此，若初始状态下真随机数发生器的输出序列恒为1，环路控制逻辑单元依次生成控制信号nconf1、nconf0、pconf1和pconf0对反相器inv0和反相器inv1进行调节，直至输出序列发生从1到0的翻转，粗调结束，此时nconf0，nconf1、pconf0、pconf1信号维持当前状态不变；若初始状态下真随机数发生器的输出序列恒为0时，则环路控制逻辑单元依次生成nconf0、nconf1、pconf0和pconf1对反相器inv0和反相器inv1进行调节，直至输出序列发生从0到1的翻转，粗调结束，此时nconf0，nconf1、pconf0、pconf1信号维持当前状态不变。粗调结束后，该真随机数发生器进入精调阶段，环路控制逻辑单元生成两个4位并行控制信号clkconf0和clkconf1对延时单元Delay0和延时单元Delay1进行调节，使输出序列0和1的概率接近50％，提高输出序列随机性。clkconf1值越大，Delay1单元延时越小，则相应端输出电位概率向1偏移；反之，Delay1单元延时越大，则相应端输出电位概率向0偏移。同理clkconf0值越大，Delay0单元延时越小，则相应端输出电位概率向1偏移；反之，Delay0单元延时越大，则相应端输出电位概率向0偏移。精调阶段每4个时钟周期环路控制逻辑单元对移位寄存器中的4位数据进行提取检测，根据数据0、1偏向性对延时单元Delay0和延时单元Delay1进行调节，使随机数发生器工作在高熵值区域。

但是，该真随机数发生器存在以下问题：一、在结束粗调阶段后一直工作在精调状态，当电路工作环境发生很大变化或遭受外界攻击后，精调不足以补偿偏差时，无法输出随机序列，导致电路鲁棒性不足；二、电路节点a和节点b是一对反相输出端，使用时仅从节点b读取序列，造成节点a和节点b两端负载失配，增大反馈调节难度。

发明内容

本发明所要解决的技术问题是提供一种鲁棒性较高，且反馈调节难度小的一种具有自适应匹配功能的真随机数发生器。

本发明解决上述技术问题所采用的技术方案为：一种具有自适应匹配功能的真随机数发生器，包括环路控制逻辑单元和用于存储输出序列的移位寄存器，所述的环路控制逻辑单元具有时钟端、输入端、第一输出端和第二输出端，所述的移位寄存器具有时钟端、串行数据输入端和4位并行数据输出端，所述的环路控制逻辑单元的数据输入端与所述的移位寄存器的4位并行数据输出端连接，用于获取所述的移位寄存器内存储的4位输出序列，所述的环路控制逻辑单元的时钟端和所述的移位寄存器的时钟端连接且其连接端接入第一时钟信号，所述的环路控制逻辑单元的第一输出端用于输出第一个5位并行控制信号，所述的环路控制逻辑单元的第二输出端用于输出第二个5位并行控制信号，所述的自适应匹配真随机数发生器还包括灵敏放大器和负载匹配单元，所述的灵敏放大器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和两个NMOS阵列，每个所述的NMOS阵列分别包括第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管；所述的第三NMOS管的漏极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的漏极连接且其连接端为所述的NMOS阵列的输入/输出端，所述的第三NMOS管的栅极、所述的第九NMOS管的栅极、所述的第十NMOS管的栅极、所述的第十一NMOS管的栅极、所述的第十二NMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的NMOS阵列的时钟端，所述的第三NMOS管的源极、所述的第四NMOS管的源极、所述的第五NMOS管的源极、所述的第六NMOS管的源极、所述的第七NMOS管的源极和所述的第八NMOS管的源极连接且其连接端为所述的NMOS阵列的接地端，所述的第四NMOS管的栅极为所述的NMOS阵列的第一配置端，所述的第五NMOS管的栅极为所述的NMOS阵列的第二配置端，所述的第六NMOS管的栅极为所述的NMOS阵列的第三配置端，所述的第七NMOS管的栅极为所述的NMOS阵列的第四配置端，所述的第八NMOS管的栅极为所述的NMOS阵列的第五配置端，所述的第四NMOS管的漏极和所述的第九NMOS管的源极连接，所述的第五NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第六NMOS管的漏极和所述的第十一NMOS管的源极连接，所述的第七NMOS管的漏极和所述的第十二NMOS管的源极连接，所述的第八NMOS管的漏极和所述的第十三NMOS管的源极连接；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极分别接入电源，所述的第一PMOS管的栅极、所述的第四PMOS管的栅极和两个所述的NMOS阵列的时钟端连接且其连接端为所述的灵敏放大器的时钟端，所述的灵敏放大器的时钟端接入第二时钟信号，所述的第一时钟信号为所述的第二时钟信号延时四分之三周期后的延时信号，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的栅极和所述的第三PMOS管的栅极连接且其连接端为所述的灵敏放大器的反相输出端，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的栅极和所述的第二NMOS管的漏极连接且其连接端为所述的灵敏放大器的输出端，所述的第一NMOS管的源极和第一个所述的NMOS阵列的输入/输出端连接，所述的第二NMOS管的源极和第二个所述的NMOS阵列的输入/输出端连接，两个所述的NMOS阵列的接地端均接地，第一个所述的NMOS阵列的第一配置端为所述的灵敏放大器的第一控制端，用于接入所述的第一个5位并行控制信号的第1位，第一个所述的NMOS阵列的第二配置端为所述的灵敏放大器的第二控制端，用于接入所述的第一个5位并行控制信号的第2位，第一个所述的NMOS阵列的第三配置端为所述的灵敏放大器的第三控制端，用于接入所述的第一个5位并行控制信号的第3位，第一个所述的NMOS阵列的第三配置端为所述的灵敏放大器的第四控制端，用于接入所述的第一个5位并行控制信号的第4位，第一个所述的NMOS阵列的第三配置端为所述的灵敏放大器的第五控制端，用于接入所述的第一个5位并行控制信号的第5位，第二个所述的NMOS阵列的第一配置端为所述的灵敏放大器的第六控制端，用于接入所述的第二个5位并行控制信号的第1位，第二个所述的NMOS阵列的第二配置端为所述的灵敏放大器的第七控制端，用于接入所述的第二个5位并行控制信号的第2位，第二个所述的NMOS阵列的第三配置端为所述的灵敏放大器的第八控制端，用于接入所述的第二个5位并行控制信号的第3位，第二个所述的NMOS阵列的第四配置端为所述的灵敏放大器的第九控制端，用于接入所述的第二个5位并行控制信号的第4位，第二个所述的NMOS阵列的第五配置端为所述的灵敏放大器的第五控制端，用于接入所述的第二个5位并行控制信号的第5位，所述的负载匹配单元包括第一D触发器和第二D触发器，所述的第一D触发器和所述的第二D触发器分别具有时钟端、输入端和输出端，所述的第一D触发器的输入端为所述的负载匹配单元的输入端，所述的第二D触发器的输入端为所述的负载匹配单元的反相输入端，所述的第一D触发器的时钟端和所述的第二D触发器的时钟端连接且其连接端为所述的负载匹配单元的时钟端，接入所述的第一时钟信号，所述的第一D触发器的输出端为所述的负载匹配单元的输出端，所述的灵敏放大器的输出端和所述的负载匹配单元的输入端连接，所述的灵敏放大器的反相输出端和所述的负载匹配单元的反相输入端连接，所述的负载匹配单元的输出端和所述的移位寄存器的串行数据输入端连接；

所述的灵敏放大器在每个求值阶段产生1位随机数输出，并在所述的第二时钟信号驱动下通过所述的负载匹配单元存入所述的移位寄存器，所述的环路控制逻辑单元每4个时钟周期从所述的移位寄存器中读取4位输出序列并根据该4位输出序列产生两个5位并行控制信号对所述的灵敏放大器进行动态配置或动态监控，所述的环路控制逻辑单元首先进入动态配置阶段，在动态配置阶段，所述的环路控制逻辑单元生成第一个5位并行控制信号对第一个所述的NMOS阵列进行调节，生成第二个5位并行控制信号对第二个所述的NMOS阵列进行调节，由此来补偿工艺偏差和环境变化，使所述的灵敏放大器生成的随机序列中0和1的概率分别位于40％～60％之间，其中第一个5位并行控制信号控制所述的灵敏放大器反相输出端的放电速度，第一个5位并行控制信号越大，所述的灵敏放大器的反相输出端电位概率向0偏移，第二个5位并行控制信号控制所述的灵敏放大器输出端的放电速度，第二个5位并行控制信号越大，所述的灵敏放大器的输出端电位概率向0偏移，在动态配置阶段，每4个时钟周期所述的环路控制逻辑单元对所述的移位寄存器中的4位输出序列进行提取检测，根据输出序列中0和1偏向性对所述的灵敏放大器进行反馈调节，使所述的真随机数发生器工作在高熵值区域，当所述的环路控制逻辑单元检测到4位输出序列中0和1分布均衡(即1010或0101情况)，则第一个5位并行控制信号和第二个5位并行控制信号配置完成，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变，所述的环路控制逻辑单元进入动态监控阶段，在动态监控阶段，所述的环路控制逻辑单元检测所述的灵敏放大器的输出序列是否因工作环境变化产生偏向性，每4个时钟周期所述的环路控制逻辑单元对所述的移位寄存器中的4位输出序列进行提取检测，当检测到所述的灵敏放大器产生的输出序列中连续出现12个1或0时，则判断输出序列失去随机性，此时前一动态配置阶段最终配置得到的第一个5位并行控制信号和第二个5位并行控制信号已不适用于当前工作环境，所述的环路控制逻辑单元再次进入动态配置阶段，否则，所述的环路控制逻辑单元维持在当前动态监控阶段，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变。

所述的移位寄存器包括第三D触发器、第四D触发器、第五D触发器和第六D触发器，所述的第三D触发器、所述的第四D触发器、所述的第五D触发器和所述的第六D触发器分别具有时钟端、输入端和输出端，所述的第三D触发器的时钟端、所述的第四D触发器的时钟端、所述的第五D触发器的时钟端和所述的第六D触发器的时钟端连接且其连接端为所述的移位寄存器的时钟端，所述的第三D触发器的输出端为所述的移位寄存器的第1位并行数据输出端，所述的第三D触发器的输入端和所述的第四D触发器的输出端连接且其连接端为所述的移位寄存器的第2位并行数据输出端，所述的第四D触发器的输入端和所述的第五D触发器的输出端连接且其连接端为所述的移位寄存器的第3位并行数据输出端，所述的第五D触发器的输入端和所述的第六D触发器的输出端连接且其连接端为所述的移位寄存器的第4位并行数据输出端，所述的第六D触发器的输出端为所述的移位寄存器的串行数据输入端。

与现有技术相比，本发明的优点在于通过设置灵敏放大器和负载匹配单元，灵敏放大器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和两个NMOS阵列，每个NMOS阵列分别包括第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管，负载匹配单元包括第一D触发器和第二D触发器，负载匹配单元设置在灵敏放大器的输出端和反相输出端，使灵敏放大器左右匹配，隔离负载失配造成的电路失衡，降低反馈调节难度；当第二时钟信号为低电平0时，灵敏放大器进入预充电阶段，第一PMOS管和第四PMOS管P导通，两个NMOS阵列均截止，灵敏放大器的输出端和互补输出端分别被预充电至高电平；当第二时钟信号为高电平1时，灵敏放大器进入求值阶段，第一PMOS管和第四PMOS管均截止，两个NMOS阵列均导通且饱和，灵敏放大器开始求值，若第一个NMOS阵列的源漏电流(输入/输出端和接地端之前的电流)小于第二个NMOS阵列的源漏电流，则灵敏放大器的输出端的电压将通过第二个NMOS阵列被优先放电至低电平，而灵敏放大器的反相输出端则快速被充电至高电平，若第一个NMOS阵列的源漏电流大于第二个NMOS阵列的源漏电流，则灵敏放大器的反相输出端的电压将通过第一个NMOS阵列被优先放电至低电平，而灵敏放大器的输出端则快速被充电至高电平；若第一个NMOS阵列的源漏电流等于于第二个NMOS阵列的源漏电流，则灵敏放大器将进入亚稳态，输出电源电压的一半；当灵敏放大器左右匹配时，第一个NMOS阵列的源漏电流和第二个NMOS的源漏电流相等，但因为热噪声的存在，源漏电流大小随机波动，产生1位随机输出，负载匹配单元分别连接灵敏放大器的输出端和反相输出端，用以隔离负载失配造成的电路失衡，灵敏放大器在求值阶段生成1位随机数输出，负载匹配单元将灵敏放大器产生的1位随机数存入移位寄存器中，环路控制逻辑单元每4个时钟周期从移位寄存器中读取4位输出序列并根据该4位输出序列生成两个5位并行控制信号对灵敏放大器进行单级等距负反馈调节，其中单级等距负反馈调节分为动态配置和动态监控两种模式，环路控制逻辑单元首先进入动态配置模式，在动态配置模式，环路控制逻辑单元生成的第一个5位并行控制信号对第一个NMOS阵列进行调节，第二个5位并行控制信号对第二个NMOS阵列进行调节，补偿工艺偏差和环境变化，使灵敏放大器生成的4位输出序列0和1的概率分别位于40％～60％之间，其中第一个5位并行控制信号控制灵敏放大器的反相输出端的放电速度，第一个5位并行控制信号越大，灵敏放大器的反相输出端电位概率向0偏移，第二个5位并行控制信号控制灵敏放大器的输出端的放电速度，第二个5位并行控制信号越大，灵敏放大器的输出端电位概率向0偏移，在动态配置模式下，每4个时钟周期环路控制逻辑单元对移位寄存器中的4位输出序列进行提取检测，根据输出序列0和1偏向性对灵敏放大器进行反馈调节，使真随机数发生器工作在高熵值区域，若环路控制逻辑单元检测到4位输出序列0和1分布均衡(即1010或0101情况)，则第一个5位并行控制信号和第二个5位并行控制信号配置完成，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变，环路控制逻辑单元进入动态监控模式，在动态监控模式下，环路控制逻辑单元检测4位输出序列是否因工作环境变化产生偏向性，每4个时钟周期环路控制逻辑单元对移位寄存器中的4位输出序列进行提取检测，若检测到灵敏放大器产生的输出序列中出现连续12个1或0的情况，则判断当前输出序列失去随机性，此时前一动态配置模式最终配置得到的第一个5位并行控制信号和第二个5位并行控制信号已不适用于当前工作环境，环路控制逻辑单元回到动态配置模式，否则，环路控制逻辑单元维持在当前动态监控模式，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变，由此本发明通过负载匹配单元消除因负载失配造成的电路失衡，通过路控制逻辑单元对灵敏放大器调节来保证真随机数发生器持续工作在高熵值区域，反馈调节难度小，且鲁棒性较高。

附图说明

图1为现有的真随机数发生器的结构原理框图；

图2为现有的真随机数发生器的反相器的电路图；

图3为现有的真随机数发生器的延时单元的电路图

图4为本发明的一种具有自适应匹配功能的真随机数发生器的结构图；

图5为本发明的一种具有自适应匹配功能的真随机数发生器的灵敏放大器的电路图；

图6为本发明的一种具有自适应匹配功能的真随机数发生器的NMOS阵列的电路图；

图7位本发明的一种具有自适应匹配功能的真随机数发生器的负载匹配单元的电路图；

图8为本发明的一种具有自适应匹配功能的真随机数发生器的移位寄存器的电路图；

图9为本发明的一种具有自适应匹配功能的真随机数发生器的输出序列的仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图4～7所示，一种具有自适应匹配功能的真随机数发生器，包括环路控制逻辑单元和用于存储输出序列的移位寄存器，环路控制逻辑单元具有时钟端、输入端、第一输出端和第二输出端，移位寄存器具有时钟端、串行数据输入端和4位并行数据输出端，环路控制逻辑单元的数据输入端与移位寄存器的输出端连接，用于获取移位寄存器内存储的4位输出序列data[3：0]，环路控制逻辑单元的时钟端和移位寄存器的时钟端连接且其连接端接入第一时钟信号CLK1，环路控制逻辑单元的第一输出端用于输出第一个5位并行控制信号ncf_outn[4：0]，环路控制逻辑单元的第二输出端用于输出第二个5位并行控制信号ncf_out[4：0]，自适应匹配真随机数发生器还包括灵敏放大器和负载匹配单元，灵敏放大器包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2和两个NMOS阵列，每个NMOS阵列分别包括第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11、第十二NMOS管N12和第十三NMOS管N13；第三NMOS管N3的漏极、第九NMOS管N9的漏极、第十NMOS管N10的漏极、第十一NMOS管N11的漏极、第十二NMOS管N12的漏极和第十三NMOS管N13的漏极连接且其连接端为NMOS阵列的输入/输出端，第三NMOS管N3的栅极、第九NMOS管N9的栅极、第十NMOS管N10的栅极、第十一NMOS管N11的栅极、第十二NMOS管N12的栅极和第十三NMOS管N13的栅极连接且其连接端为NMOS阵列的时钟端，第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极、第七NMOS管N7的源极和第八NMOS管N8的源极连接且其连接端为NMOS阵列的接地端，第四NMOS管N4的栅极为NMOS阵列的第一配置端，第五NMOS管N5的栅极为NMOS阵列的第二配置端，第六NMOS管N6的栅极为NMOS阵列的第三配置端，第七NMOS管N7的栅极为NMOS阵列的第四配置端，第八NMOS管N8的栅极为NMOS阵列的第五配置端，第四NMOS管N4的漏极和第九NMOS管N9的源极连接，第五NMOS管N5的漏极和第十NMOS管N10的源极连接，第六NMOS管N6的漏极和第十一NMOS管N11的源极连接，第七NMOS管N7的漏极和第十二NMOS管N12的源极连接，第八NMOS管N8的漏极和第十三NMOS管N13的源极连接；第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极分别接入电源VDD，第一PMOS管P1的栅极、第四PMOS管P4的栅极和两个NMOS阵列的时钟端连接且其连接端为灵敏放大器的时钟端，灵敏放大器的时钟端接入第二时钟信号CLK2，第一时钟信号CLK1为第二时钟信号CLK2延时四分之三周期后的延时信号，第一PMOS管P1的漏极、第二PMOS管P2的漏极、第一NMOS管N1的漏极、第二NMOS管N2的栅极和第三PMOS管P3的栅极连接且其连接端为灵敏放大器的反相输出端，第三PMOS管P3的漏极、第四PMOS管P4的漏极、第二PMOS管P2的栅极、第一NMOS管N1的栅极和第二NMOS管N2的漏极连接且其连接端为灵敏放大器的输出端，第一NMOS管N1的源极和第一个NMOS阵列NF1的输入/输出端连接，第二NMOS管N2的源极和第二个NMOS阵列NF2的输入/输出端连接，两个NMOS阵列的接地端均接地，第一个NMOS阵列NF1的第一配置端为灵敏放大器的第一控制端，用于接入第一个5位并行控制信号ncf_outn[4：0]的第1位，第一个NMOS阵列NF1的第二配置端为灵敏放大器的第二控制端，用于接入第一个5位并行控制信号ncf_outn[4：0]的第2位，第一个NMOS阵列NF1的第三配置端为灵敏放大器的第三控制端，用于接入第一个5位并行控制信号ncf_outn[4：0]的第3位，第一个NMOS阵列NF1的第三配置端为灵敏放大器的第四控制端，用于接入第一个5位并行控制信号ncf_outn[4：0]的第4位，第一个NMOS阵列NF1的第三配置端为灵敏放大器的第五控制端，用于接入第一个5位并行控制信号ncf_outn[4：0]的第5位，第二个NMOS阵列NF2的第一配置端为灵敏放大器的第六控制端，用于接入第二个5位并行控制信号ncf_out[4：0]的第1位，第二个NMOS阵列NF2的第二配置端为灵敏放大器的第七控制端，用于接入第二个5位并行控制信号ncf_out[4：0]的第2位，第二个NMOS阵列NF2的第三配置端为灵敏放大器的第八控制端，用于接入第二个5位并行控制信号ncf_out[4：0]的第3位，第二个NMOS阵列NF2的第四配置端为灵敏放大器的第九控制端，用于接入第二个5位并行控制信号ncf_out[4：0]的第4位，第二个NMOS阵列NF2的第五配置端为灵敏放大器的第五控制端，用于接入第二个5位并行控制信号ncf_out[4：0]的第5位，负载匹配单元包括第一D触发器D1和第二D触发器D2，第一D触发器D1和第二D触发器D2分别具有时钟端、输入端和输出端，第一D触发器D1的输入端为负载匹配单元的输入端，第二D触发器D2的输入端为负载匹配单元的反相输入端，第一D触发器D1的时钟端和第二D触发器D2的时钟端连接且其连接端为负载匹配单元的时钟端，接入第一时钟信号CLK1，第一D触发器D1的输出端为负载匹配单元的输出端，灵敏放大器的输出端和负载匹配单元的输入端连接，灵敏放大器的反相输出端和负载匹配单元的反相输入端连接，负载匹配单元的输出端和移位寄存器的串行数据输入端连接；

灵敏放大器在每个求值阶段产生1位随机数输出，并在第二时钟信号CLK2驱动下通过负载匹配单元存入移位寄存器，环路控制逻辑单元每4个时钟周期从移位寄存器中读取4位输出序列data[3：0]并根据该4位输出序列data[3：0]产生两个5位并行控制信号对灵敏放大器进行动态配置或动态监控，环路控制逻辑单元首先进入动态配置阶段，在动态配置阶段，环路控制逻辑单元生成第一个5位并行控制信号ncf_outn[4：0]对第一个NMOS阵列NF1进行调节，生成第二个5位并行控制信号ncf_out[4：0]对第二个NMOS阵列NF2进行调节，由此来补偿工艺偏差和环境变化，使灵敏放大器生成的随机序列中0和1的概率分别位于40％～60％之间，其中第一个5位并行控制信号ncf_outn[4：0]控制灵敏放大器反相输出端的放电速度，第一个5位并行控制信号ncf_outn[4：0]越大，灵敏放大器的反相输出端电位概率向0偏移，第二个5位并行控制信号ncf_out[4：0]控制灵敏放大器输出端的放电速度，第二个5位并行控制信号ncf_out[4：0]越大，灵敏放大器的输出端电位概率向0偏移，在动态配置阶段，每4个时钟周期环路控制逻辑单元对移位寄存器中的4位输出序列data[3：0]进行提取检测，根据输出序列中0和1偏向性对灵敏放大器进行反馈调节，使真随机数发生器工作在高熵值区域，当环路控制逻辑单元检测到4位输出序列data[3：0]中0和1分布均衡(即1010或0101情况)，则第一个5位并行控制信号ncf_outn[4：0]和第二个5位并行控制信号ncf_out[4：0]配置完成，第一个5位并行控制信号ncf_outn[4：0]和第二个5位并行控制信号ncf_out[4：0]保持当前值不变，环路控制逻辑单元进入动态监控阶段，在动态监控阶段，环路控制逻辑单元检测灵敏放大器的输出序列是否因工作环境变化产生偏向性，每4个时钟周期环路控制逻辑单元对移位寄存器中的4位输出序列data[3：0]进行提取检测，当检测到灵敏放大器产生的输出序列中连续出现12个1或0时，则判断输出序列失去随机性，此时前一动态配置阶段最终配置得到的第一个5位并行控制信号ncf_outn[4：0]和第二个5位并行控制信号ncf_out[4：0]已不适用于当前工作环境，环路控制逻辑单元再次进入动态配置阶段，否则，环路控制逻辑单元维持在当前动态监控阶段，第一个5位并行控制信号ncf_outn[4：0]和第二个5位并行控制信号ncf_out[4：0]保持当前值不变。

实施例二：本实施例与实施例一基本相同，区别仅在于：如图8所示，本实施例中，移位寄存器包括第三D触发器D3、第四D触发器D4、第五D触发器D5和第六D触发器D6，第三D触发器D3、第四D触发器D4、第五D触发器D5和第六D触发器D6分别具有时钟端、输入端和输出端，第三D触发器D3的时钟端、第四D触发器D4的时钟端、第五D触发器D5的时钟端和第六D触发器D6的时钟端连接且其连接端为移位寄存器的时钟端，第三D触发器D3的输出端为移位寄存器的第1位并行数据输出端，第三D触发器D3的输入端和第四D触发器D4的输出端连接且其连接端为移位寄存器的第2位并行数据输出端，第四D触发器D4的输入端和第五D触发器D5的输出端连接且其连接端为移位寄存器的第3位并行数据输出端，第五D触发器D5的输入端和第六D触发器D6的输出端连接且其连接端为移位寄存器的第4位并行数据输出端，第六D触发器D6的输出端为移位寄存器的串行数据输入端。

本发明的一种具有自适应匹配功能的真随机数发生器的输出序列的仿真波形如图9所示。分析图9可知，0us时，输出序列偏向1，经过约0.4us的动态配置，真随机数发生器的输出序列随机并进入动态监控阶段，在1.5us时刻，再次引入工艺偏差，输出序列偏向1，真随机数发生器重新进入动态配置阶段，并在约1.92us完成动态配置进入动态监控阶段。该仿真结果表明本发明的真随机数发生器可以实现自适应匹配功能，具有良好的抗工艺偏差特性。NIST随机数测试是由美国国家标准与技术研究所开发的统计包，用于判定可能存在于序列中的各种非随机性。将仿真获得的100000位原始序列经过冯诺依曼后处理后得到约26000位数据，分成10组，输入到NIST测试套件中进行检测。测试结果如表1所示。

表1

分析表1测试结果可以看出，本发明的真随机数发生器的各项P值都处在较高水平，随机性优异。

Claims (2)

1.一种具有自适应匹配功能的真随机数发生器，包括环路控制逻辑单元和用于存储输出序列的移位寄存器，所述的环路控制逻辑单元具有时钟端、输入端、第一输出端和第二输出端，所述的移位寄存器具有时钟端、串行数据输入端和4位并行数据输出端，所述的环路控制逻辑单元的数据输入端与所述的移位寄存器的4位并行数据输出端连接，用于获取所述的移位寄存器内存储的4位输出序列，所述的环路控制逻辑单元的时钟端和所述的移位寄存器的时钟端连接且其连接端接入第一时钟信号，其特征在于所述的环路控制逻辑单元的第一输出端用于输出第一个5位并行控制信号，所述的环路控制逻辑单元的第二输出端用于输出第二个5位并行控制信号，所述的自适应匹配真随机数发生器还包括灵敏放大器和负载匹配单元，所述的灵敏放大器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和两个NMOS阵列，每个所述的NMOS阵列分别包括第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管；所述的第三NMOS管的漏极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的漏极连接且其连接端为所述的NMOS阵列的输入/输出端，所述的第三NMOS管的栅极、所述的第九NMOS管的栅极、所述的第十NMOS管的栅极、所述的第十一NMOS管的栅极、所述的第十二NMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的NMOS阵列的时钟端，所述的第三NMOS管的源极、所述的第四NMOS管的源极、所述的第五NMOS管的源极、所述的第六NMOS管的源极、所述的第七NMOS管的源极和所述的第八NMOS管的源极连接且其连接端为所述的NMOS阵列的接地端，所述的第四NMOS管的栅极为所述的NMOS阵列的第一配置端，所述的第五NMOS管的栅极为所述的NMOS阵列的第二配置端，所述的第六NMOS管的栅极为所述的NMOS阵列的第三配置端，所述的第七NMOS管的栅极为所述的NMOS阵列的第四配置端，所述的第八NMOS管的栅极为所述的NMOS阵列的第五配置端，所述的第四NMOS管的漏极和所述的第九NMOS管的源极连接，所述的第五NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第六NMOS管的漏极和所述的第十一NMOS管的源极连接，所述的第七NMOS管的漏极和所述的第十二NMOS管的源极连接，所述的第八NMOS管的漏极和所述的第十三NMOS管的源极连接；所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极分别接入电源，所述的第一PMOS管的栅极、所述的第四PMOS管的栅极和两个所述的NMOS阵列的时钟端连接且其连接端为所述的灵敏放大器的时钟端，所述的灵敏放大器的时钟端接入第二时钟信号，所述的第一时钟信号为所述的第二时钟信号延时四分之三周期后的延时信号，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第一NMOS管的漏极、所述的第二NMOS管的栅极和所述的第三PMOS管的栅极连接且其连接端为所述的灵敏放大器的反相输出端，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第二PMOS管的栅极、所述的第一NMOS管的栅极和所述的第二NMOS管的漏极连接且其连接端为所述的灵敏放大器的输出端，所述的第一NMOS管的源极和第一个所述的NMOS阵列的输入/输出端连接，所述的第二NMOS管的源极和第二个所述的NMOS阵列的输入/输出端连接，两个所述的NMOS阵列的接地端均接地，第一个所述的NMOS阵列的第一配置端为所述的灵敏放大器的第一控制端，用于接入所述的第一个5位并行控制信号的第1位，第一个所述的NMOS阵列的第二配置端为所述的灵敏放大器的第二控制端，用于接入所述的第一个5位并行控制信号的第2位，第一个所述的NMOS阵列的第三配置端为所述的灵敏放大器的第三控制端，用于接入所述的第一个5位并行控制信号的第3位，第一个所述的NMOS阵列的第三配置端为所述的灵敏放大器的第四控制端，用于接入所述的第一个5位并行控制信号的第4位，第一个所述的NMOS阵列的第三配置端为所述的灵敏放大器的第五控制端，用于接入所述的第一个5位并行控制信号的第5位，第二个所述的NMOS阵列的第一配置端为所述的灵敏放大器的第六控制端，用于接入所述的第二个5位并行控制信号的第1位，第二个所述的NMOS阵列的第二配置端为所述的灵敏放大器的第七控制端，用于接入所述的第二个5位并行控制信号的第2位，第二个所述的NMOS阵列的第三配置端为所述的灵敏放大器的第八控制端，用于接入所述的第二个5位并行控制信号的第3位，第二个所述的NMOS阵列的第四配置端为所述的灵敏放大器的第九控制端，用于接入所述的第二个5位并行控制信号的第4位，第二个所述的NMOS阵列的第五配置端为所述的灵敏放大器的第五控制端，用于接入所述的第二个5位并行控制信号的第5位，所述的负载匹配单元包括第一D触发器和第二D触发器，所述的第一D触发器和所述的第二D触发器分别具有时钟端、输入端和输出端，所述的第一D触发器的输入端为所述的负载匹配单元的输入端，所述的第二D触发器的输入端为所述的负载匹配单元的反相输入端，所述的第一D触发器的时钟端和所述的第二D触发器的时钟端连接且其连接端为所述的负载匹配单元的时钟端，接入所述的第一时钟信号，所述的第一D触发器的输出端为所述的负载匹配单元的输出端，所述的灵敏放大器的输出端和所述的负载匹配单元的输入端连接，所述的灵敏放大器的反相输出端和所述的负载匹配单元的反相输入端连接，所述的负载匹配单元的输出端和所述的移位寄存器的串行数据输入端连接；

所述的灵敏放大器在每个求值阶段产生1位随机数输出，并在所述的第二时钟信号驱动下通过所述的负载匹配单元存入所述的移位寄存器，所述的环路控制逻辑单元每4个时钟周期从所述的移位寄存器中读取4位输出序列并根据该4位输出序列产生两个5位并行控制信号对所述的灵敏放大器进行动态配置或动态监控，所述的环路控制逻辑单元首先进入动态配置阶段，在动态配置阶段，所述的环路控制逻辑单元生成第一个5位并行控制信号对第一个所述的NMOS阵列进行调节，生成第二个5位并行控制信号对第二个所述的NMOS阵列进行调节，由此来补偿工艺偏差和环境变化，使所述的灵敏放大器生成的随机序列中0和1的概率分别位于40％～60％之间，其中第一个5位并行控制信号控制所述的灵敏放大器反相输出端的放电速度，第一个5位并行控制信号越大，所述的灵敏放大器的反相输出端电位概率向0偏移，第二个5位并行控制信号控制所述的灵敏放大器输出端的放电速度，第二个5位并行控制信号越大，所述的灵敏放大器的输出端电位概率向0偏移，在动态配置阶段，每4个时钟周期所述的环路控制逻辑单元对所述的移位寄存器中的4位输出序列进行提取检测，根据输出序列中0和1偏向性对所述的灵敏放大器进行反馈调节，使所述的真随机数发生器工作在高熵值区域，当所述的环路控制逻辑单元检测到4位输出序列中0和1分布均衡(即1010或0101情况)，则第一个5位并行控制信号和第二个5位并行控制信号配置完成，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变，所述的环路控制逻辑单元进入动态监控阶段，在动态监控阶段，所述的环路控制逻辑单元检测所述的灵敏放大器的输出序列是否因工作环境变化产生偏向性，每4个时钟周期所述的环路控制逻辑单元对所述的移位寄存器中的4位输出序列进行提取检测，当检测到所述的灵敏放大器产生的输出序列中连续出现12个1或0时，则判断输出序列失去随机性，此时前一动态配置阶段最终配置得到的第一个5位并行控制信号和第二个5位并行控制信号已不适用于当前工作环境，所述的环路控制逻辑单元再次进入动态配置阶段，否则，所述的环路控制逻辑单元维持在当前动态监控阶段，第一个5位并行控制信号和第二个5位并行控制信号保持当前值不变。

2.根据权利要求1所述的一种具有自适应匹配功能的真随机数发生器，其特征在于所述的移位寄存器包括第三D触发器、第四D触发器、第五D触发器和第六D触发器，所述的第三D触发器、所述的第四D触发器、所述的第五D触发器和所述的第六D触发器分别具有时钟端、输入端和输出端，所述的第三D触发器的时钟端、所述的第四D触发器的时钟端、所述的第五D触发器的时钟端和所述的第六D触发器的时钟端连接且其连接端为所述的移位寄存器的时钟端，所述的第三D触发器的输出端为所述的移位寄存器的第1位并行数据输出端，所述的第三D触发器的输入端和所述的第四D触发器的输出端连接且其连接端为所述的移位寄存器的第2位并行数据输出端，所述的第四D触发器的输入端和所述的第五D触发器的输出端连接且其连接端为所述的移位寄存器的第3位并行数据输出端，所述的第五D触发器的输入端和所述的第六D触发器的输出端连接且其连接端为所述的移位寄存器的第4位并行数据输出端，所述的第六D触发器的输出端为所述的移位寄存器的串行数据输入端。