CN109783060A - 基于电流饥饿型环形振荡器的高速真随机数发生器 - Google Patents
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Abstract
本发明公开了一种基于电流饥饿型环形振荡器的高速真随机数发生器，包括2个环形振荡器、2N个缓冲器、N个D触发器和1个并行/串行转换器；每个环形振荡器包括N（奇数）个反相器，N个反相器级联连接，每个反相器的输出作为下一个反相器的输入，最后一个反相器的输出反馈给第一个反向器；2个环形振荡器的第N级输出通过缓冲器分别连接第N个D触发器的时钟信号控制端CLK和输入端D；N个D触发器的输出端Q连接并行/串行转换器的输入端；并行/串行转换器的输出信号为真随机数发生器的最终输出。所提出的真随机数发生器，偏向于在温度不敏感区域工作，极大节省了功耗，提高了电路的吞吐量。
Description
技术领域
本发明涉及真随机数发生器，具体涉及一种基于电流饥饿型环形振荡器的高速真随机数发生器。
背景技术
随机数发生器(RNG)已应用于各种领域，如密码学，网络协议，蒙特卡罗模拟，用户认证等。RNG可分为伪随机数发生器(PRNG)和真随机数发生器(TRNG)。PRNG是通过特定方法(例如，线性同余方法，斐波纳契方法等)产生确定性周期序列的算法，其完全由初始种子值确定。一旦知道了PRNG的算法和种子，整个随机序列就是可预测的和可再重现的，这将会危害系统的安全性。相比之下，TRNG的随机序列源于硬件，通过从物理过程的随机和微观波动中获取熵，例如热噪声，雪崩噪声，时钟漂移，抖动，大气噪声，外部电磁，量子现象，因此，即使给出了所有细节(例如原理图，布局，技术等)，TRNG也能够生成独立且均匀分布的随机数，且这些随机数不能被复制。
受物联网(IoT)硬件安全需求不断增长以及从事云计算服务的公司或个人的隐私保护的推动，高速TRNG受到集成电路界的广泛关注和研究。有四种常见类型的TRNG，即基于放大器的TRNG，基于振荡器的TRNG，基于亚稳态的TRNG，以及基于混沌的TRNG。基于放大器的TRNG直接放大随机噪声源(通常是电阻器的热噪声)，以生成均匀分布的随机位。由于现代超大规模集成电路(VLSI)中电源电压和基板信号的影响，它们的输出不再均匀分布。因此，基于放大器的TRNG很少用于片上系统。基于振荡器的TRNG通过收集振荡器中的抖动来克服基于放大器的TRNG的局限性。基于亚稳态的TRNG利用双稳态装置的亚稳态来产生随机数。它们通常具有良好的随机性。然而，电源噪声，温度漂移和先进CMOS工艺技术的变化会影响它们的随机性。基于混沌的TRNG使用不稳定动力系统的混沌特性来生成随机数，这些随机数具有良好的熵率，但电路设计复杂度高，吞吐量低。
虽然基于振荡器的TRNG具有良好的整体优点，但它们并非没有问题。对基于振荡器的TRNG的一种独特攻击是氮攻击。在这种攻击中，芯片温度降低，使固有噪声的产生退化到一定程度，使馈入比较器的振荡信号之间没有明显差异。为了解决这个问题，已经开发了许多对温度不敏感的TRNG来解决这个漏洞，但使用带隙参考电路来补偿温度影响的传统方法是复杂的并且消耗大面积。
发明内容
为了克服现有技术上的不足，本发明提供了一种基于电流饥饿型环形振荡器的高速真随机数发生器，它偏向于在温度不敏感区域运行，通过简单的电路实现了对抗氮攻击的温度不敏感性。电流饥饿型环形振荡器极大地节省了真随机数发生器的功耗。
为解决上述技术问题，本发明提供一种基于电流饥饿型环形振荡器的高速真随机数发生器，包括2个环形振荡器、2N个缓冲器、N个D触发器和1个并行/串行转换器；
每个环形振荡器包括N个反相器，其中N为奇数，N个反相器级联连接，每个反相器的输出作为下一个反相器的输入，最后一个反相器的输出反馈给第一个反向器；
2个环形振荡器的第N级输出通过缓冲器分别连接第N个D触发器的时钟信号控制端CLK和输入端D；
N个D触发器的输出端Q连接并行/串行转换器的输入端；
并行/串行转换器的输出信号为真随机数发生器的最终输出。
进一步，所述反相器为电流饥饿型反相器，包括2个PMOS器件M1和M2、2个NMOS器件M3和M4；M1的源极接高供电电压Vdd；M1的漏极接M2的源极，M2的漏极接M3的漏极，M3的源极接M4的漏极，M4的源极接地；M1的栅极接偏置电压Vp，M4的栅极接偏置电压Vn；M2、M3的栅极为输入端Vi，M2、M3的漏极为输出端Vo。
进一步，所述D触发器为主从D触发器，包括2个D锁存器，分别为主级锁存器和从级锁存器。
进一步，所述D触发器包括8个与非门(NAND_1，NAND_2，NAND_3，NAND_4，NAND_5，NAND_6，NAND_7，NAND_8)和3个非门(inverter_1，inverter_2，inverter_3)；
与非门NAND_1的两个输入端分别接输入信号和时钟控制信号CLK，输出端接与非门NAND_3的一个输入端；
反相器inverter_1的输入端接输入信号，输出端接与非门NAND_2的一个输入端；
与非门NAND_2的两个输入端分别接反相器inverter_1的输出端和时钟控制信号CLK，输出端接与非门NAND_4的一个输入端；
与非门NAND_3的两个输入端分别接与非门NAND_1的输出端和与非门NAND_4的输出端，输出端分别接与非门NAND_4的一个输入端、与非门NAND_5的一个输入端和反相器inverter_3的输入端；
与非门NAND_4的两个输入端分别接与非门NAND_2的输出端和与非门NAND_3的输出端，输出端接与非门NAND_3的一个输入端；
反相器inverter_2的输入端接时钟控制信号CLK，输出端接与非门NAND_5的一个输入端；
与非门NAND_5的两个输入端分别接与非门NAND_3的输出端和反相器inverter_2的输出端，输出端接与非门NAND_7的一个输入端；
反相器inverter_3的输入端接与非门NAND_3的输出端，输出端接与非门NAND_6的一个输入端；
与非门NAND_6的两个输入端分别接反相器inverter_3的输出端和反相器inverter_2的输出端，输出端接与非门NAND_8的一个输入端；
与非门NAND_7的两个输入端分别接与非门NAND_5的输出端和与非门NAND_8的输出端，输出端接与非门NAND_8的一个输入端，同时输出D触发器的输出信号Q；
与非门NAND_8的两个输入端分别接与非门NAND_6的输出端和与非门NAND_7的输出端，输出端接与非门NAND_7的一个输入端。
进一步，并行/串行转换器包括N个D触发器，(N-1)个数据选择器MUX；
N个D触发器的时钟控制端CLK接时钟信号Nf0，(N-1)个数据选择器MUX的数据选择控制端接时钟信号f0；
第一个D触发器的输入端D接并行输入信号P0，输出端Q接第一个数据选择器MUX的一个输入端，第一个数据选择器的输出端接第二个D触发器的输入端D，第二个D触发器的输出端接第二个数据选择器的一个输入端，以此类推，第(N-1)个D触发器的输出端接第(N-1)个数据选择器MUX的一个输入端，第(N-1)个数据选择器MUX的输出端接第N个D触发器的输入端D，第N个D触发器的输出端Q为串行输出信号；
并行输出信号P1，P2……PN依次连接到(N-1)个数据选择器MUX的另一个输入端。
进一步，数据选择器MUX的数据选择控制信号等于环形振荡器的振荡频率，D触发器的时钟控制信号等于环形振荡器振荡频率的N倍。
本发明所达到的有益技术效果：本发明的基于电流饥饿型环形振荡器的高速真随机数发生器，缓冲器和D触发器用于提取两个同步环形振荡器之间的每个反相器级的频率和相位差，输出被馈送到并行/串行转换器以产生随机比特序列。它具有精心选择的偏置电压，随机序列输出速率高，温度不敏感和轻量级实现使随机位生成可以抵御氮攻击。本发明偏向于在温度不敏感区域工作，极大节省了功耗，提高了电路的吞吐量
附图说明
图1本发明之实施例中高速真随机数发生器结构框图；
图2常规的反相器电路原理图；
图3本发明之电流饥饿型反相器电路原理图；
图4本发明之电流饥饿型反相器的偏置电压和频率偏差之间的关系图；
图5本发明之实施例中主从D触发器电路原理图；
图6本发明之实施例中主从D触发器总时序图；
图7本发明之实施例中并行/串行转换器电路原理图；
图8本发明之实施例真随机数发生器输出位偏置测试结果；
图9本发明之实施例真随机数发生器输出位自相关测试结果
具体实施方式
下面结合具体实施例对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
下面结合附图和实施例对本发明专利进一步说明。
本发明提供的一种基于电流饥饿型环形振荡器的高速真随机数发生器，包括2个环形振荡器、2N个缓冲器、N个D触发器和1个并行/串行转换器；
每个环形振荡器包括N(奇数)个反相器，N个反相器级联连接，每个反相器的输出作为下一个反相器的输入，最后一个反相器的输出反馈给第一个反向器；
2个环形振荡器的第N级输出通过缓冲器分别连接第N个D触发器的时钟信号控制端CLK和输入端D；
N个D触发器的输出端Q连接并行/串行转换器的输入端；
并行/串行转换器的输出信号为真随机数发生器的最终输出。
所述的反相器为电流饥饿型反相器，包括2个PMOS器件M1、M2和2个NMOS器件M3、M4；
M1的源极接高供电电压Vdd；
M1的漏极接M2的源极，M2的漏极接M3的漏极，M3的源极接M4的漏极，M4的源极接地；
M1的栅极接偏置电压Vp，M4的栅极接偏置电压Vn；
M2、M3的栅极为输入端Vi，M2、M3的漏极为输出端Vo。
常规的环形振荡器和电流饥饿型环形振荡器的温度特性分析如下：
环形振荡器由奇数个反相器组成，由于振荡环内每一级的延迟，环形振荡器将以某个频率f自发振荡，其中M是环形振荡器的级数，tdr和tdf分别是每一级的上升延迟和下降延迟。
常规的反相器如图2所示，当输入信号Vi在高电平和低电平之间切换时，MOS器件在饱和、线性和截止区域工作。考虑到这些不同工作区域的漏极电流，常规的反相器的上升延迟和下降延迟可以写为：
其中，C是总负载电容，Vdd电源电压，Vtp和Vtn分别是PMOS和NMOS的阈值电压，Kp和Kn分别是PMOS和NMOS的工艺跨导参数。
电流饥饿型反相器电路图如图3所示，其漏极电流由偏置电压Vp和Vn控制。在输入端Vi上施加理想脉冲信号，电流饥饿型反相器的上升延迟和下降延迟可以写为：
其中，C是总负载电容，Vdd是电源电压，Vout是输出电压，Ids是M3的漏极电流。
当Vout＝Vdd-Vtn时，NMOS器件M3从饱和区转化到线性区。由于电流饥饿的特性，无论是在饱和区还是在线性区，M3的漏极电流始终等于M4的漏极电流。为了降低功耗，M1和M4偏置在线性区域，因此积分可以重新写为：
其中，C是总负载电容，Vdd是电源电压，Vout是输出电压，Vtn是NMOS的阈值电压，Kn是NMOS的工艺跨导参数，Vgs3和Vds3是M3的栅源电压和漏源电压。
当M4工作在深线性区时，有以下近似：Vds3＝Vout-Vds4≈Vout，Vgs≈Vin＝Vdd。此时，电流饥饿型反相器的上升延迟和下降延迟分别为：
为了方便起见，下面的计算假设NMOS和PMOS共享相同的参数，即Kp＝Kn＝K，Vtn＝-Vtp＝Vt，阈值电压和过程跨导参数取决于温度：
Vt(T)＝Vt(T0)+αv(T-T0)＝Vt0+αvT ⑤
其中，T0是参考温度，K0是参考过程工艺跨导，αv和αμ是常数。
将⑤、⑥式带入①、②、③、④式，可以得到常规的反相器的传播延迟tdc和电流饥饿型反相器的传播延迟tdc分别为：
其中，V’＝Vdd-vt0。
很明显，这意味着电流饥饿型环形振荡器的温度敏感性低于常规的环形振荡器。
为了找到温度不敏感的工作点，需仔细选择偏置电压Vp和Vn。设频率偏差函数FD(·)，表征具有相同偏置电压时不同温度下的温度依赖性：其中：maxf和minf是具有相同偏置电压时不同温度下的最大和最小振荡频率。
在温度范围-40℃～120℃内对偏置电压Vp[0V，0.6V]和Vn[0.6V，1.2V]进行扫描，计算频率偏差并绘制在图4中。该等高线图表明，当偏置电压Vp和Vn分别为0.52V和0.69V时，电流饥饿型环形振荡器对温度不敏感，频率偏差为0.53％，在27℃下温度系数为3KHz/℃。
表1比较了常规的环形振荡器和电流饥饿型环形振荡器之间的频率偏差和温度系数。从中可以看出，电流饥饿型环形振荡器的温度敏感性低于常规的环形振荡器。
表1：常规的环形振荡器和电流饥饿型环形振荡器频率偏差和温度系数比较
所述的D触发器为主从D触发器，包括2个D锁存器，主级锁存器和从级锁存器；所述的D触发器包括8个与非门(NAND_1，NAND_2，NAND_3，NAND_4，NAND_5，NAND_6，NAND_7，NAND_8)和3个非门(inverter_1，inverter_2，inverter_3)；
与非门NAND_1的两个输入端分别接输入信号和时钟控制信号CLK，输出端接与非门NAND_3的一个输入端；
反相器inverter_1的输入端接输入信号，输出端接与非门NAND_2的一个输入端；
与非门NAND_2的两个输入端分别接反相器inverter_1的输出端和时钟控制信号CLK，输出端接与非门NAND_4的一个输入端；
与非门NAND_3的两个输入端分别接与非门NAND_1的输出端和与非门NAND_4的输出端，输出端分别接与非门NAND_4的一个输入端、与非门NAND_5的一个输入端和反相器inverter_3的输入端；
与非门NAND_4的两个输入端分别接与非门NAND_2的输出端和与非门NAND_3的输出端，输出端接与非门NAND_3的一个输入端；
反相器inverter_2的输入端接时钟控制信号CLK，输出端接与非门NAND_5的一个输入端；
与非门NAND_5的两个输入端分别接与非门NAND_3的输出端和反相器inverter_2的输出端，输出端接与非门NAND_7的一个输入端；
反相器inverter_3的输入端接与非门NAND_3的输出端，输出端接与非门NAND_6的一个输入端；
与非门NAND_6的两个输入端分别接反相器inverter_3的输出端和反相器inverter_2的输出端，输出端接与非门NAND_8的一个输入端；
与非门NAND_7的两个输入端分别接与非门NAND_5的输出端和与非门NAND_8的输出端，输出端接与非门NAND_8的一个输入端，同时输出D触发器的输出信号Q；
与非门NAND_8的两个输入端分别接与非门NAND_6的输出端和与非门NAND_7的输出端，输出端接与非门NAND_7的一个输入端。
并行/串行转换器包括N个D触发器，(N-1)个数据选择器MUX；
N个D触发器的时钟控制端CLK接时钟信号Nf0，(N-1)个数据选择器MUX的数据选择控制端接时钟信号f0；
第一个D触发器的输入端D接并行输入信号P0，输出端Q接第一个数据选择器MUX的一个输入端，第一个数据选择器的输出端接第二个D触发器的输入端D，第二个D触发器的输出端接第二个数据选择器的一个输入端，以此类推，第(N-1)个D触发器的输出端接第(N-1)个数据选择器MUX的一个输入端，第(N-1)个数据选择器MUX的输出端接第N个D触发器的输入端D，第N个D触发器的输出端Q为串行输出信号；
并行输出信号P1，P2……PN依次连接到(N-1)个数据选择器MUX的另一个输入端。
数据选择器MUX的数据选择控制信号等于环形振荡器的振荡频率，D触发器的时钟控制信号等于环形振荡器振荡频率的N倍，以连续输出生成的随机位。
为了增加吞吐量，选择N＝5作为维持震荡的最小反相器级数。
进一步的，N取值5。
实施例
本发明实施例的基于电流饥饿型环形振荡器的高速真随机数发生器，其电路结构如图1所示，包括2个环形振荡器、10个缓冲器、5个D触发器和1个并行/串行转换器；
每个环形振荡器包括5个反相器，5个反相器级联连接，每个反相器的输出作为下一个反相器的输入，最后一个反相器的输出反馈给第一个反向器；
2个环形振荡器的第i(i＝1,2,3,4,5)级输出通过缓冲器分别连接第i(i＝1,2,3,4,5)个D触发器的时钟信号控制端CLK和输入端D；
5个D触发器的输出端Q连接并行/串行转换器的输入端；
并行/串行转换器的输出信号为真随机数发生器的最终输出。
所述的D触发器为主从D触发器，如图5所示，包括2个D锁存器，主级锁存器和从级锁存器。
进一步的，所述的D触发器包括8个与非门(NAND_1，NAND_2，NAND_3，NAND_4，NAND_5，NAND_6，NAND_7，NAND_8)和3个非门(inverter_1，inverter_2，inverter_3)；
与非门NAND_1的两个输入端分别接输入信号和时钟控制信号CLK，输出端接与非门NAND_3的一个输入端；
反相器inverter_1的输入端接输入信号，输出端接与非门NAND_2的一个输入端；
与非门NAND_2的两个输入端分别接反相器inverter_1的输出端和时钟控制信号CLK，输出端接与非门NAND_4的一个输入端；
与非门NAND_3的两个输入端分别接与非门NAND_1的输出端和与非门NAND_4的输出端，输出端分别接与非门NAND_4的一个输入端、与非门NAND_5的一个输入端和反相器inverter_3的输入端；
与非门NAND_4的两个输入端分别接与非门NAND_2的输出端和与非门NAND_3的输出端，输出端接与非门NAND_3的一个输入端；
反相器inverter_2的输入端接时钟控制信号CLK，输出端接与非门NAND_5的一个输入端；
与非门NAND_5的两个输入端分别接与非门NAND_3的输出端和反相器inverter_2的输出端，输出端接与非门NAND_7的一个输入端；
反相器inverter_3的输入端接与非门NAND_3的输出端，输出端接与非门NAND_6的一个输入端；
与非门NAND_6的两个输入端分别接反相器inverter_3的输出端和反相器inverter_2的输出端，输出端接与非门NAND_8的一个输入端；
与非门NAND_7的两个输入端分别接与非门NAND_5的输出端和与非门NAND_8的输出端，输出端接与非门NAND_8的一个输入端，同时输出D触发器的输出信号Q；
与非门NAND_8的两个输入端分别接与非门NAND_6的输出端和与非门NAND_7的输出端，输出端接与非门NAND_7的一个输入端。
主从D触发器的触发信号和时钟控制信号的传播延迟分别由图5所示的虚线和实线表示。假设线延迟忽略不计，门延迟固定，总体时序图如图6所示。在第一个时钟周期期间，触发信号和时钟控制信号通过两个与非门同时到达主级D锁存器的输出。在下一个时钟周期，触发信号等待时钟控制信号一个反相器的传播延迟时间，从而使从级的交叉耦合与非门之前的两个与非门处的输出是同时的。因此主从D触发器不会引起额外的信号偏差。
并行/串行转换器包括5个D触发器，4个数据选择器MUX，如图7所示；
5个D触发器的时钟控制端CLK接时钟信号5f0，4个数据选择器MUX的数据选择控制端接时钟信号f0；
第一个D触发器的输入端D接并行输入信号P0，输出端Q接第一个数据选择器MUX的一个输入端，第一个数据选择器MUX的输出端接第二个D触发器的输入端D，第二个D触发器的输出端接第二个数据选择器MUX的一个输入端，第二个数据选择器MUX的输出端接第三个D触发器的输入端D，第三个D触发器的输出端接第三个数据选择器MUX的一个输入端，第三个数据选择器MUX的输出端接第四个D触发器的输入端D，第四个D触发器的输出端接第四个数据选择器MUX的一个输入端，第四个数据选择器MUX的输出端接第五个D触发器的输入端D，第五个D触发器的输出端为并行/串行转换器的输出；
并行输出信号P1，P2，P3，P4依次连接到第1,2,3,4个数据选择器MUX的另一个输入端。
数据选择器MUX的数据选择控制信号等于环形振荡器的振荡频率f0，D触发器的时钟控制信号等于环形振荡器振荡频率的5倍，以连续输出生成的随机位。
为了评估本发明所提的电路，使用65nm 1.2V CMOS工艺技术，由CadenceVirtuoso Spectre模拟所提出的基于电流饥饿型环形振荡器的高速真随机数发生器。模拟噪声由Spectre中的瞬态噪声进行，生成的输出位由MATLAB收集并处理。电流饥饿型反相器偏置在线性区域，Vp＝0.52V，Vn＝0.69V，电流饥饿型环形振荡器以97MHz的频率振荡，温度系数为3KHz/℃(温度为27℃)。
使用10000000个输出位进行偏置测试，测试结果如图8所示。从图中可以看出，比特位“0”和“1”的百分比与预期的几乎是相同的。
通过NIST Pub 800统计测试套件评估输出位的随机性。表2显示了在不同温度下从各个级提取的每个位的结果。结果表明，所提出的真随机数发生器产生的输出位的随机性不受温度的影响。
表2：NIST测试结果
| 测试 | P值 | Prop | 测试 | P值 | Prop |
| 频率 | 0.897763 | 99/100 | FFT | 0.042808 | 98/100 |
| 基本块频率 | 0.514124 | 98/100 | 无重叠匹配测试 | 0.455937 | 99/100 |
| 累积和 | 0.055361 | 99/100 | 重叠匹配测试 | 0.334538 | 99/100 |
| 运行长度 | 0.162606 | 98/100 | 近似熵 | 0.062821 | 100/100 |
| 最长运行长度 | 0.657933 | 100/100 | 串行 | 0.108791 | 99/100 |
| Rank | 0.002971 | 99/100 | 线性复杂度 | 0.616305 | 99/100 |
通过自相关因子(ACF)检测时间序列的相关性，图9显示了自相关测试的结果。使用10000000个输出位进行测试，绘制了输出位分别之后1到256的ACF值。结果表明，在95％的置信水平下，真随机数发生器的输出位在时间上是独立的。
吞吐量取决于提取的阶数的数量和环形振荡器的频率。NIST测试结果表明环形振荡器的所有级都可以被提取用于随机比特位生成。仿真结果表明，所提出的真随机数发生器的宽长比1.25，能量效率为1.52pJ/bit，吞吐量为485Mbps。
本发明的基于电流饥饿型环形振荡器的高速真随机数发生器，缓冲器和D触发器用于提取两个同步环形振荡器之间的每个反相器级的频率和相位差，输出被馈送到并行/串行转换器以产生随机比特序列。它具有精心选择的偏置电压，随机序列输出速率高，温度不敏感和轻量级实现使随机位生成可以抵御氮攻击。
以上已以较佳实施例公布了本发明，然其并非用以限制本发明，凡采取等同替换或等效变换的方案所获得的技术方案，均落在本发明的保护范围内。
Claims (6)
1.基于电流饥饿型环形振荡器的高速真随机数发生器，其特征在于：包括2个环形振荡器、2N个缓冲器、N个D触发器和1个并行/串行转换器；
每个环形振荡器包括N个反相器，其中N为奇数，N个反相器级联连接，每个反相器的输出作为下一个反相器的输入，最后一个反相器的输出反馈给第一个反向器；
2个环形振荡器的第N级输出通过缓冲器分别连接第N个D触发器的时钟信号控制端CLK和输入端D；
N个D触发器的输出端Q连接并行/串行转换器的输入端；
并行/串行转换器的输出信号为真随机数发生器的最终输出。
2.根据权利要求1所述的基于电流饥饿型环形振荡器的高速真随机数发生器，其特征在于：所述反相器为电流饥饿型反相器，包括2个PMOS器件M1和M2、2个NMOS器件M3和M4；M1的源极接高供电电压Vdd；M1的漏极接M2的源极，M2的漏极接M3的漏极，M3的源极接M4的漏极，M4的源极接地；M1的栅极接偏置电压Vp，M4的栅极接偏置电压Vn；M2、M3的栅极为输入端Vi，M2、M3的漏极为输出端Vo。
3.根据权利要求1所述的基于电流饥饿型环形振荡器的高速真随机数发生器，其特征在于：所述D触发器为主从D触发器，包括2个D锁存器，分别为主级锁存器和从级锁存器。
4.根据权利要求3所述的基于电流饥饿型环形振荡器的高速真随机数发生器，其特征在于：所述D触发器包括8个与非门（NAND_1，NAND_2，NAND_3，NAND_4，NAND_5，NAND_6，NAND_7，NAND_8）和3个非门（inverter_1，inverter_2，inverter_3）；
与非门NAND_1的两个输入端分别接输入信号和时钟控制信号CLK，输出端接与非门NAND_3的一个输入端；
反相器inverter_1的输入端接输入信号，输出端接与非门NAND_2的一个输入端；
与非门NAND_2的两个输入端分别接反相器inverter_1的输出端和时钟控制信号CLK，输出端接与非门NAND_4的一个输入端；
与非门NAND_3的两个输入端分别接与非门NAND_1的输出端和与非门NAND_4的输出端，输出端分别接与非门NAND_4的一个输入端、与非门NAND_5的一个输入端和反相器inverter_3的输入端；
与非门NAND_4的两个输入端分别接与非门NAND_2的输出端和与非门NAND_3的输出端，输出端接与非门NAND_3的一个输入端；
反相器inverter_2的输入端接时钟控制信号CLK，输出端接与非门NAND_5的一个输入端；
与非门NAND_5的两个输入端分别接与非门NAND_3的输出端和反相器inverter_2的输出端，输出端接与非门NAND_7的一个输入端；
反相器inverter_3的输入端接与非门NAND_3的输出端，输出端接与非门NAND_6的一个输入端；
与非门NAND_6的两个输入端分别接反相器inverter_3的输出端和反相器inverter_2的输出端，输出端接与非门NAND_8的一个输入端；
与非门NAND_7的两个输入端分别接与非门NAND_5的输出端和与非门NAND_8的输出端，输出端接与非门NAND_8的一个输入端，同时输出D触发器的输出信号Q；
与非门NAND_8的两个输入端分别接与非门NAND_6的输出端和与非门NAND_7的输出端，输出端接与非门NAND_7的一个输入端。
5.根据权利要求1所述的基于电流饥饿型环形振荡器的高速真随机数发生器，其特征在于：并行/串行转换器包括N个D触发器，（N-1）个数据选择器MUX；
N个D触发器的时钟控制端CLK接时钟信号Nf 0，(N-1)个数据选择器MUX的数据选择控制端接时钟信号f 0；
第一个D触发器的输入端D接并行输入信号P0，输出端Q接第一个数据选择器MUX的一个输入端，第一个数据选择器的输出端接第二个D触发器的输入端D，第二个D触发器的输出端接第二个数据选择器的一个输入端，以此类推，第(N-1)个D触发器的输出端接第(N-1)个数据选择器MUX的一个输入端，第(N-1)个数据选择器MUX的输出端接第N个D触发器的输入端D，第N个D触发器的输出端Q为串行输出信号；
并行输出信号P1，P2……PN依次连接到(N-1)个数据选择器MUX的另一个输入端。
6.根据权利要求5所述的基于电流饥饿型环形振荡器的高速真随机数发生器，其特征在于：数据选择器MUX的数据选择控制信号等于环形振荡器的振荡频率，D触发器的时钟控制信号等于环形振荡器振荡频率的N倍。
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|---|---|---|---|---|
| CN110286878A (zh) * | 2019-06-25 | 2019-09-27 | 电子科技大学 | Mcu随机间隔转换电桥电压的真随机数产生器及产生方法 |
| CN112363688A (zh) * | 2020-11-12 | 2021-02-12 | 东南大学 | 一种基于振荡环抖动的低功耗真随机数发生器 |
| WO2022027325A1 (zh) * | 2020-08-05 | 2022-02-10 | 武汉飞思灵微电子技术有限公司 | 一种可重构随机数发生器及其实现方法 |
| CN115333744A (zh) * | 2022-07-13 | 2022-11-11 | 南京航空航天大学 | 一种高可靠性ro puf电路及其激励产生方法 |
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- 2019-01-16 CN CN201910038061.XA patent/CN109783060A/zh not_active Withdrawn
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