CN109284084B - 一种无电容耦合效应的真随机数发生器 - Google Patents

Abstract

本发明公开了一种无电容耦合效应的真随机数发生器，包括环路逻辑控制单元、两个结构相同的反相器、两个结构相同的D触发器、第一PMOS管、第二PMOS管、第一NMOS管、监测模块和后处理模块，每个反相器分别包括第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和第十一PMOS管；优点是可以消除电容耦合效应，具有较高的随机性。

Description

一种无电容耦合效应的真随机数发生器

技术领域

本发明涉及一种真随机数发生器，尤其是涉及一种无电容耦合效应的真随机数发生器。

背景技术

亚稳态真随机数发生器设计方法中，文献1(Mathew S K,Srinivasan S,Anders MA,et al.2.4Gbps,7mW All-Digital PVT-Variation Tolerant True Random NumberGenerator for 45nm CMOS High-Performance Microprocessors[J].IEEE Journal ofSolid-State Circuits,2012,47(11):2807-2821.)采用如图1所示结构实现真随机数发生器。该真随机数发生器中，反相器inv0和反相器inv1组成双稳态电路；当时钟信号CLK＝0时，充电开关导通，电源VDD将电路中的节点a和节点b充电到高电平；当CLK＝1时，充电开关截止，节点a和节点b电压先回落到亚稳态电位(VDD/2)，然后在热噪声影响下随机输出高低电平。为了使电路在CLK＝1时能精确进入亚稳态，该真随机数发生器采用粗细两级负反馈调节结构：将反相器inv0和反相器inv1分别采用图2所示结构实现，将延时单元Delay0和延时单元Delay1用图3所示结构实现，b节点输出的随机数存入由四个D触发器A、B、C和D组成的移位寄存器中，环路控制逻辑单元(Loop Control Logic，LCL)每4个时钟周期从移位寄存器中读取4位输出序列并根据该输出序列生成控制信号分别对inv0、inv1、Delay0和Delay1进行配置以克服工艺偏差和环境变化。该真随机数发生器首先进入粗调阶段，在粗调阶段，环路控制逻辑单元生成四个4位并行控制信号pconf0、nconf0、pconf1和nconf1调节反相器inv0和反相器inv1，由此消除大的工艺偏差，使输出序列不恒为1或0，其中nconf0控制b节点的放电速度，nconf1控制a节点的放电速度，nconf0值越大，则b点放电速度越快，b点输出电位概率向0偏移；同理，nconf1值越大，a点输出电位概率向0偏移。pconf0控制b节点充电速度，pconf0值越大，b点充电速度越快，b点输出电位概率向1偏移；同理，pconf1控制a节点充电速度，pconf1值越大，a点充电速度越快，a点输出电位概率向1偏移。

因此，若初始状态下该真随机数发生器的输出序列恒为1，环路控制逻辑单元依次生成控制信号nconf1、nconf0、pconf1和pconf0对反相器inv0和反相器inv1进行调节，直至输出序列发生从1到0的翻转，粗调结束，此时nconf0，nconf1、pconf0、pconf1信号维持当前状态不变；若初始状态下真随机数发生器的输出序列恒为0时，则环路控制逻辑单元依次生成nconf0、nconf1、pconf0和pconf1对反相器inv0和反相器inv1进行调节，直至输出序列发生从0到1的翻转，粗调结束，此时nconf0，nconf1、pconf0、pconf1信号维持当前状态不变。粗调结束后，该真随机数发生器进入精调阶段，环路控制逻辑单元生成两个4位并行控制信号clkconf0和clkconf1对延时单元Delay0和延时单元Delay1进行调节，使输出序列0和1的概率接近50％，提高输出序列随机性。clkconf1值越大，Delay1单元延时越小，则相应端输出电位概率向1偏移；反之，Delay1单元延时越大，则相应端输出电位概率向0偏移。同理clkconf0值越大，Delay0单元延时越小，则相应端输出电位概率向1偏移；反之，Delay0单元延时越大，则相应端输出电位概率向0偏移。精调阶段每4个时钟周期环路控制逻辑单元对移位寄存器中的4位数据进行提取检测，根据数据0、1偏向性对延时单元Delay0和延时单元Delay1进行调节，使随机数发生器工作在高熵值区域。

但是，该真随机数发生器存在以下问题：反相器inv0和反相器inv1分别采用图2所示结构实现，该反相器结构中，如果只将其中一个4位并行控制信号pconf1导通(即pconf1＝0000)，理论上应该会造成反相器I1对节点a的上拉能力增强，导致节点a的输出偏向于‘1’而节点b的输出偏向于‘0’，但是该反相器结构存在电容耦合效应，在真随机数发生器实际的工作过程中，当CLK1下降沿到来时，节点a和节点b同时上拉到VDD，4位并行控制信号pconf1由于导通，反相器I1内部两两相互连接的PMOS管之间的节点电压始终被钳定在VDD；而4位并行控制信号pconf0没有导通，反相器I0内部两两相连的PMOS管之间的节点电压无法处于稳定状态，且处于下方PMOS管会通过栅极和源极之间存在的电容把部分电压耦合到对应的连接处，造成反向器I0该部位的电压高于反相器I1相同部位的电压，也就是说在实际的结果与理论的结果相反，即节点b的输出更偏向于‘1’，由此导致该真随机数发生器出现实际输出结果与预期不一致的情况，随机性不高。

发明内容

本发明所要解决的技术问题是提供一种随机性较高的无电容耦合效应的真随机数发生器。

本发明解决上述技术问题所采用的技术方案为：一种无电容耦合效应的真随机数发生器，包括环路逻辑控制单元和两个结构相同的反相器，所述的环路逻辑控制单元具有输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的环路控制逻辑单元的第一输出端用于输出第一个4位并行控制信号nconf0[3:0]，所述的环路控制逻辑单元的第二输出端用于输出第二个4位并行控制信号pconf0[3:0]，所述的环路控制逻辑单元的第三输出端用于输出第三个4位并行控制信号nconf1[3:0]，所述的环路控制逻辑单元的第四输出端用于输出第四个4位并行控制信号pconf1[3:0]，所述的反相器具有输入端、输出端、放电端、第一控制端、第二控制端、第三控制端、第四控制端、第五控制端、第六控制端、第七控制端和第八控制端，将两个所述的反相器分别称为第一反相器和第二反相器，所述的第一反相器的第一控制端接入所述的第三个4位并行控制信号nconf1[3:0]的第一位nconf1[0]，所述的第一反相器的第二控制端接入所述的第三个4位并行控制信号nconf1[3:0]的第二位nconf1[1]，所述的第一反相器的第三控制端接入所述的第三个4位并行控制信号nconf1[3:0]的第三位nconf1[2]，所述的第一反相器的第四控制端接入所述的第三个4位并行控制信号nconf1[3:0]的第四位nconf1[3]，所述的第一反相器的第五控制端接入所述的第四个4位并行控制信号pconf1[3:0]的第一位pconf1[0]，所述的第一反相器的第六控制端接入所述的第四个4位并行控制信号pconf1[3:0]的第二位pconf1[1]，所述的第一反相器的第七控制端接入所述的第四个4位并行控制信号pconf1[3:0]的第三位pconf1[2]，所述的第一反相器的第八控制端接入所述的第四个4位并行控制信号pconf1[3:0]的第四位pconf1[3]，所述的第二反相器的第一控制端接入所述的第一个4位并行控制信号nconf0[3:0]的第一位nconf0[0]，所述的第二反相器的第二控制端接入所述的第一个4位并行控制信号nconf0[3:0]的第二位nconf0[1]，所述的第二反相器的第三控制端接入所述的第一个4位并行控制信号nconf0[3:0]的第三位nconf02]，所述的第二反相器的第四控制端接入所述的第一个4位并行控制信号nconf0[3:0]的第四位nconf0[3]，所述的第二反相器的第五控制端接入所述的第二个4位并行控制信号pconf0[3:0]的第一位pconf0[0]，所述的第二反相器的第六控制端接入所述的第二个4位并行控制信号pconf0[3:0]的第二位pconf0[1]，所述的第二反相器的第七控制端接入所述的第二个4位并行控制信号pconf0[3:0]的第三位pconf0[2]，所述的第二反相器的第八控制端接入所述的第二个4位并行控制信号pconf0[3:0]的第四位pconf0[3]，所述的真随机数发生器还包括两个结构相同的D触发器、第一PMOS管、第二PMOS管、第一NMOS管、监测模块和后处理模块；所述的D触发器具有时钟端、输入端和输出端，所述的监测模块和所述的后处理模块分别具有输入端和输出端，将两个所述的D触发器分别称为第一D触发器和第二D触发器；所述的第一PMOS管的源极和所述的第二PMOS管的源极分别接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的真随机数发生器的第一时钟端，用于接入第一时钟信号，所述的第一PMOS管的漏极、所述的第一D触发器的输入端、所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二PMOS管的漏极、所述的第二D触发器的输入端、所述的第一反相器的输入端和所述的第二反相器的输出端连接，所述的第一反相器的放电端、所述的第二反相器的放电端和所述的第一NMOS管的漏极连接，所述的第一NMOS管的源极接地，所述的第一D触发器的输入端为所述的真随机数发生器的输入端，所述的第一D触发器的时钟端和所述的第二D触发器的时钟端连接且其连接端为所述的真随机数发生器的第二时钟端，用于接入第二时钟信号，所述的第二时钟信号与所述的第一时钟信号的周期和幅值分别相同，所述的第二时钟信号的相位相对于所述的第一时钟信号滞后四分之一周期，所述的第二D触发器的输出端分别与所述的后处理模块的输入端和所述的监测模块的输入端连接，所述的监测模块的输出端和所述的环路逻辑控制单元的输入端连接，所述的第二D触发器的输出端生成原始随机序列，所述的监测模块周期性的采集原始随机序列中的4位数据，并分析计算采集的4位数据中0和1的概率，得到概率计算结果，然后将概率计算结果发送给所述的环路逻辑控制单元，所述的环路逻辑控制单元根据所述的监测模块发送的概率计算结果在其第一输出端、第二输出端、第三输出端和第四输出端生成对应的控制信号对所述的第一反相器和所述的第二反相器的驱动能力进行调节，所述的后处理模块对输入其内的原始随机序列进行按位异或处理后输出；每个所述的反相器分别包括第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和第十一PMOS管；所述的第二NMOS管的栅极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极、所述的第五NMOS管的栅极、所述的第六NMOS管的栅极、所述的第三PMOS管的栅极、所述的第八PMOS管的栅极、所述的第九PMOS管的栅极、所述的第十PMOS管的栅极和所述的第十一PMOS管的栅极连接且其连接端为所述的反相器的输入端，所述的第二NMOS管的漏极、所述的第七NMOS管的漏极、所述的第八NMOS管的漏极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极和所述的第七PMOS管的漏极连接且其连接端为所述的反相器的输出端，所述的第二NMOS管的源极、所述的第三NMOS管的源极、所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的源极连接且其连接端为所述的反相器的放电端；所述的第三NMOS管的漏极和所述的第七NMOS管的源极连接，所述的第四NMOS管的漏极和所述的第八NMOS管的源极连接，所述的第五NMOS管的漏极和所述的第九NMOS管的源极连接，所述的第六NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第四PMOS管的源极和所述的第八PMOS管的漏极连接，所述的第五PMOS管的源极和所述的第九PMOS管的漏极连接，所述的第六PMOS管的源极和所述的第十PMOS管的漏极连接，所述的第七PMOS管的源极和所述的第十一PMOS管的漏极连接，所述的第七NMOS管的栅极为所述的反相器的第一控制端，所述的第八NMOS管的栅极为所述的反相器的第二控制端，所述的第九NMOS管的栅极为所述的反相器的第三控制端，所述的第十NMOS管的栅极为所述的反相器的第四控制端，所述的第四PMOS管的栅极为所述的反相器的第五控制端，所述的第五PMOS管的栅极为所述的反相器的第六控制端，所述的第六PMOS管的栅极为所述的反相器的第七控制端，所述的第七PMOS管的栅极为所述的反相器的第八控制端，所述的第三PMOS管的源极、所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第十一PMOS管的源极均接入电源；当所述的真随机数发生器工作时，当第一时钟信号为低电平时，所述的第一PMOS管和所述的第二PMOS管导通，所述的第一NMOS管截止，此时在所述的第一PMOS管和所述的第二PMOS管上拉作用下，所述的第一PMOS管的漏极、所述的第一D触发器的输入端、所述的第一反相器的输出端和所述的第二反相器的输入端的连接节点以及所述的第二PMOS管的漏极、所述的第二D触发器的输入端、所述的第二反相器的输出端和所述的第一反相器的输入端的连接节点电压被上拉至电源电压，当第一时钟信号位高电平时，所述的第一PMOS管和所述的第二PMOS管截止，所述的第一NMOS管导通，此时所述的第一PMOS管的漏极、所述的第一D触发器的输入端、所述的第一反相器的输出端和所述的第二反相器的输入端的连接节点以及所述的第二PMOS管的漏极、所述的第二D触发器的输入端、所述的第二反相器的输出端和所述的第一反相器的输入端的连接节点电压在所述的第一NMOS管下拉作用下开始下降竞争，竞争的结果由所述的第二D触发器采集并生成原始随机序列输出。

所述的第二NMOS管的宽长比为10，所述的第三NMOS管的宽长比为0.3，所述的第四NMOS管的宽长比为0.4，所述的第五NMOS管的宽长比为0.8，所述的第六NMOS管的宽长比为1.6，所述的第七NMOS管的宽长比为0.3，所述的第八NMOS管的宽长比为0.4，所述的第九NMOS管的宽长比为0.8，所述的第十NMOS管的宽长比为1.6，所述的第三PMOS管的宽长比为15，所述的第四PMOS管的宽长比为0.4，所述的第五PMOS管的宽长比为0.5，所述的第六PMOS管的宽长比为1，所述的第七PMOS管的宽长比为2，所述的第八PMOS管的宽长比为0.4，所述的第九PMOS管的宽长比为0.5，所述的第十PMOS管的宽长比为1，所述的第十一PMOS管的宽长比为2。

与现有技术相比，本发明的优点在于通过设置监测模块周期性的采集第二D触发器生成的原始随机序列中的4位数据，并分析计算采集的4位数据中0和1的概率，得到概率计算结果，然后将概率计算结果发送给环路逻辑控制单元，环路逻辑控制单元根据监测模块发送的概率计算结果在其第一输出端、第二输出端、第三输出端和第四输出端生成对应的控制信号对第一反相器和第二反相器的驱动能力进行调节，后处理模块对输入其内的原始随机序列进行按位异或处理后输出，采用第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和第十一PMOS管构建反相器，在真随机数发生器工作时，第一时钟信号为低电平时，第一PMOS管和第二PMOS管导通，第一NMOS管截止，此时在第一PMOS管和第二PMOS管上拉作用下，第一PMOS管的漏极、第一D触发器的输入端、第一反相器的输出端和第二反相器的输入端的连接节点以及第二PMOS管的漏极、第二D触发器的输入端、第二反相器的输出端和第一反相器的输入端的连接节点的电压被上拉至电源电压，第一时钟信号位高电平时，第一PMOS管和第二PMOS管截止，第一NMOS管导通，此时第一PMOS管的漏极、第一D触发器的输入端、第一反相器的输出端和第二反相器的输入端的连接节点以及第二PMOS管的漏极、第二D触发器的输入端、第二反相器的输出端和第一反相器的输入端的连接节点在第一NMOS管下拉作用下开始降竞争，竞争的结果由第二D触发器采集并生成原始随机序列输出，本发明的真随机数发生器中，当环路逻辑控制单元生成的第四个4位并行控制信号pconf1[3:0]＝0000时，第二反相器中，第四PMOS管的漏极和第八PMOS管的源极之间的连接节点电压、第五PMOS管的漏极和第九PMOS管的源极之间的连接节点电压、第六PMOS管的漏极和第十PMOS管的源极之间的连接节点电压、第七PMOS管的漏极和第十一PMOS管的源极之间的连接节点电压均会较稳定且不会高于第一反相器中，第四PMOS管的漏极和第八PMOS管的源极之间的连接节点电压、第五PMOS管的漏极和第九PMOS管的源极之间的连接节点电压、第六PMOS管的漏极和第十PMOS管的源极之间的连接节点电压、第七PMOS管的漏极和第十一PMOS管的源极之间的连接节点电压，由此使第一反相器和第二反相器在特定的配置情况下有着与期望一致的驱动能力，消除电容耦合效应，从而提高了整体系统的随机性。

附图说明

图1为现有的真随机数发生器的结构图；

图2为现有的真随机数发生器的反相器的结构图；

图3为现有的真随机数发生器的延迟单元的结构图；

图4为本发明的真随机数发生器的结构图；

图5为本发明的真随机数发生器的反相器的电路图；

图6为现有的真随机数发生器在第四个4位并行控制信号pconf1＝0000时，第一反相器I1内的连接节点a处的电压波形图；

图7为现有的真随机数发生器在第四个4位并行控制信号pconf1＝0000时，第二反相器I2内的连接节点a处的电压波形图；

图8为现有的真随机数发生器在第四个4位并行控制信号pconf1＝0000时，输出的随机序列的波形图；

图9为本发明的真随机数发生器在第四个4位并行控制信号pconf1＝0000时，第一反相器I1内的连接节点a处的电压波形图；

图10为本发明的真随机数发生器在第四个4位并行控制信号pconf1＝0000时，第二反相器I2内的连接节点a处的电压波形图；

图11为本发明的真随机数发生器在第四个4位并行控制信号pconf1＝0000时，输出的随机序列的波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图4所示，一种无电容耦合效应的真随机数发生器，包括环路逻辑控制单元和两个结构相同的反相器，环路逻辑控制单元具有输入端、第一输出端、第二输出端、第三输出端和第四输出端，环路控制逻辑单元的第一输出端用于输出第一个4位并行控制信号nconf0[3:0]，环路控制逻辑单元的第二输出端用于输出第二个4位并行控制信号pconf0[3:0]，环路控制逻辑单元的第三输出端用于输出第三个4位并行控制信号nconf1[3:0]，环路控制逻辑单元的第四输出端用于输出第四个4位并行控制信号pconf1[3:0]，反相器具有输入端、输出端、放电端、第一控制端、第二控制端、第三控制端、第四控制端、第五控制端、第六控制端、第七控制端和第八控制端，将两个反相器分别称为第一反相器I1和第二反相器I2，第一反相器I1的第一控制端接入第三个4位并行控制信号nconf1[3:0]的第一位nconf1[0]，第一反相器I1的第二控制端接入第三个4位并行控制信号nconf1[3:0]的第二位nconf1[1]，第一反相器I1的第三控制端接入第三个4位并行控制信号nconf1[3:0]的第三位nconf1[2]，第一反相器I1的第四控制端接入第三个4位并行控制信号nconf1[3:0]的第四位nconf1[3]，第一反相器I1的第五控制端接入第四个4位并行控制信号pconf1[3:0]的第一位pconf1[0]，第一反相器I1的第六控制端接入第四个4位并行控制信号pconf1[3:0]的第二位pconf1[1]，第一反相器I1的第七控制端接入第四个4位并行控制信号pconf1[3:0]的第三位pconf1[2]，第一反相器I1的第八控制端接入第四个4位并行控制信号pconf1[3:0]的第四位pconf1[3]，第二反相器I2的第一控制端接入第一个4位并行控制信号nconf0[3:0]的第一位nconf0[0]，第二反相器I2的第二控制端接入第一个4位并行控制信号nconf0[3:0]的第二位nconf0[1]，第二反相器I2的第三控制端接入第一个4位并行控制信号nconf0[3:0]的第三位nconf0[2]，第二反相器I2的第四控制端接入第一个4位并行控制信号nconf0[3:0]的第四位nconf0[3]，第二反相器I2的第五控制端接入第二个4位并行控制信号pconf0[3:0]的第一位pconf0[0]，第二反相器I2的第六控制端接入第二个4位并行控制信号pconf0[3:0]的第二位pconf0[1]，第二反相器I2的第七控制端接入第二个4位并行控制信号pconf0[3:0]的第三位pconf0[2]，第二反相器I2的第八控制端接入第二个4位并行控制信号pconf0[3:0]的第四位pconf0[3]，真随机数发生器还包括两个结构相同的D触发器、第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、监测模块和后处理模块；D触发器具有时钟端、输入端和输出端，监测模块和后处理模块分别具有输入端和输出端，将两个D触发器分别称为第一D触发器D1和第二D触发器D2；第一PMOS管P1的源极和第二PMOS管P2的源极分别接入电源，第一PMOS管P1的栅极、第二PMOS管P2的栅极和第一NMOS管N1的栅极连接且其连接端为真随机数发生器的第一时钟端，用于接入第一时钟信号CLK1，第一PMOS管P1的漏极、第一D触发器D1的输入端、第一反相器I1的输出端和第二反相器I2的输入端连接，第二PMOS管P2的漏极、第二D触发器D2的输入端、第一反相器I1的输入端和第二反相器I2的输出端连接，第一反相器I1的放电端、第二反相器I2的放电端和第一NMOS管N1的漏极连接，第一NMOS管N1的源极接地，第一D触发器D1的输入端为真随机数发生器的输入端，第一D触发器D1的时钟端和第二D触发器D2的时钟端连接且其连接端为真随机数发生器的第二时钟端，用于接入第二时钟信号CLK2，第二时钟信号CLK2与第一时钟信号CLK1的周期和幅值分别相同，第二时钟信号CLK2的相位相对于第一时钟信号CLK1滞后四分之一周期，第二D触发器D2的输出端分别与后处理模块的输入端和监测模块的输入端连接，监测模块的输出端和环路逻辑控制单元的输入端连接，第二D触发器D2的输出端生成原始随机序列，监测模块周期性的采集原始随机序列中的4位数据，并分析计算采集的4位数据中0和1的概率，得到概率计算结果，然后将概率计算结果发送给环路逻辑控制单元，环路逻辑控制单元根据监测模块发送的概率计算结果在其第一输出端、第二输出端、第三输出端和第四输出端生成对应的控制信号对第一反相器I1和第二反相器I2的驱动能力进行调节，后处理模块对输入其内的原始随机序列进行按位异或处理后输出；每个反相器分别包括第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十PMOS管P10和第十一PMOS管P11；第二NMOS管N2的栅极、第三NMOS管N3的栅极、第四NMOS管N4的栅极、第五NMOS管N5的栅极、第六NMOS管N6的栅极、第三PMOS管P3的栅极、第八PMOS管P8的栅极、第九PMOS管P9的栅极、第十PMOS管P10的栅极和第十一PMOS管P11的栅极连接且其连接端为反相器的输入端，第二NMOS管N2的漏极、第七NMOS管N7的漏极、第八NMOS管N8的漏极、第九NMOS管N9的漏极、第十NMOS管N10的漏极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第五PMOS管P5的漏极、第六PMOS管P6的漏极和第七PMOS管P7的漏极连接且其连接端为反相器的输出端，第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极和第六NMOS管N6的源极连接且其连接端为反相器的放电端；第三NMOS管N3的漏极和第七NMOS管N7的源极连接，第四NMOS管N4的漏极和第八NMOS管N8的源极连接，第五NMOS管N5的漏极和第九NMOS管N9的源极连接，第六NMOS管N6的漏极和第十NMOS管N10的源极连接，第四PMOS管P4的源极和第八PMOS管P8的漏极连接，第五PMOS管P5的源极和第九PMOS管P9的漏极连接，第六PMOS管P6的源极和第十PMOS管P10的漏极连接，第七PMOS管P7的源极和第十一PMOS管P11的漏极连接，第七NMOS管N7的栅极为反相器的第一控制端，第八NMOS管N8的栅极为反相器的第二控制端，第九NMOS管N9的栅极为反相器的第三控制端，第十NMOS管N10的栅极为反相器的第四控制端，第四PMOS管P4的栅极为反相器的第五控制端，第五PMOS管P5的栅极为反相器的第六控制端，第六PMOS管P6的栅极为反相器的第七控制端，第七PMOS管P7的栅极为反相器的第八控制端，第三PMOS管P3的源极、第八PMOS管P8的源极、第九PMOS管P9的源极、第十PMOS管P10的源极和第十一PMOS管P11的源极均接入电源；当真随机数发生器工作时，当第一时钟信号CLK1为低电平时，第一PMOS管P1和第二PMOS管P2导通，第一NMOS管N1截止，此时在第一PMOS管P1和第二PMOS管P2上拉作用下，第一PMOS管P1的漏极、第一D触发器D1的输入端、第一反相器I1的输出端和第二反相器I2的输入端的连接节点以及第二PMOS管P2的漏极、第二D触发器D2的输入端、第二反相器I2的输出端和第一反相器I1的输入端的连接节点的电压被上拉至电源电压，当第一时钟信号CLK1位高电平时，第一PMOS管P1和第二PMOS管P2截止，第一NMOS管N1导通，此时第一PMOS管P1的漏极、第一D触发器D1的输入端、第一反相器I1的输出端和第二反相器I2的输入端的连接节点以及第二PMOS管P2的漏极、第二D触发器D2的输入端、第二反相器I2的输出端和第一反相器I1的输入端的连接节点在第一NMOS管N1下拉作用下开始降竞争，竞争的结果由第二D触发器D2采集并生成原始随机序列输出。

本实施例中，监测模块和后处理模块均采用本技术领域的成熟产品。

实施例二：本实施例与实施例一基本相同，区别仅在于：本实施例中，第二NMOS管N2的宽长比为10，第三NMOS管N3的宽长比为0.3，第四NMOS管N4的宽长比为0.4，第五NMOS管N5的宽长比为0.8，第六NMOS管N6的宽长比为1.6，第七NMOS管N7的宽长比为0.3，第八NMOS管N8的宽长比为0.4，第九NMOS管N9的宽长比为0.8，第十NMOS管N10的宽长比为1.6，第三PMOS管P3的宽长比为15，第四PMOS管P4的宽长比为0.4，第五PMOS管P5的宽长比为0.5，第六PMOS管P6的宽长比为1，第七PMOS管P7的宽长比为2，第八PMOS管P8的宽长比为0.4，第九PMOS管P9的宽长比为0.5，第十PMOS管P10的宽长比为1，第十一PMOS管P11的宽长比为2。

以下通过仿真实验来验证本发明的真随机数发生器相对于图1所示的现有的真随机数发生器的优异性。其中，现有的真随机数发生器在第四个4位并行控制信号pconf1[3:0]＝0000时，第一反相器I1内的连接节点a处的电压波形如图6所示；现有的真随机数发生器在第四个4位并行控制信号pconf1[3:0]＝0000时，第二反相器I2内的连接节点a处的电压波形如图7所示；现有的真随机数发生器在第四个4位并行控制信号pconf1[3:0]＝0000时，输出的随机序列的波形如图8所示；本发明的真随机数发生器在第四个4位并行控制信号pconf1[3:0]＝0000时，第一反相器I1内的连接节点a处的电压波形如图9所示；本发明的真随机数发生器在第四个4位并行控制信号pconf1[3:0]＝0000时，第二反相器I2内的连接节点a处的电压波形如图10所示；本发明的真随机数发生器在第四个4位并行控制信号pconf1[3:0]＝0000时，输出的随机序列的波形如图11所示。

分析图6～图8可知：在现有的真随机数发生器中，中，当第四个4位并行控制信号pconf1[3:0]＝0000时，第二反相器中的第四PMOS管P4的漏极和第八PMOS管P8的源极之间的连接节点电压、第五PMOS管P5的漏极和第九PMOS管P9的源极之间的连接节点电压、第六PMOS管P6的漏极和第十PMOS管P10的源极之间的连接节点电压、第七PMOS管P7的漏极和第十一PMOS管P11的源极之间的连接节点电压在电容耦合效应的影响下要高于第一反相器中的第四PMOS管P4的漏极和第八PMOS管P8的源极之间的连接节点电压、第五PMOS管P5的漏极和第九PMOS管P9的源极之间的连接节点电压、第六PMOS管P6的漏极和第十PMOS管P10的源极之间的连接节点电压、第七PMOS管P7的漏极和第十一PMOS管P11的源极之间的连接节点电压，造成第二反相器对节点b(第二D触发器的输入端)的上拉能力更强，使采样结果大幅度偏向‘1’，背离理论上的采样结果偏向‘0’。

分析图9～图11可知：在本发明中，当第四个4位并行控制信号pconf1[3:0]＝0000时，第二反相器中的第四PMOS管P4的漏极和第八PMOS管P8的源极之间的连接节点电压、第五PMOS管P5的漏极和第九PMOS管P9的源极之间的连接节点电压、第六PMOS管P6的漏极和第十PMOS管P10的源极之间的连接节点电压、第七PMOS管P7的漏极和第十一PMOS管P11的源极之间的连接节点电压要低于第一反相器中的第四PMOS管P4的漏极和第八PMOS管P8的源极之间的连接节点电压、第五PMOS管P5的漏极和第九PMOS管P9的源极之间的连接节点电压、第六PMOS管P6的漏极和第十PMOS管P10的源极之间的连接节点电压、第七PMOS管P7的漏极和第十一PMOS管P11的源极之间的连接节点电压，使第二反相器对节点b(第二D触发器的输入端)的上拉能力要弱于第一反相器，使采样结果大幅度偏向‘0’，与理论上的采样结果偏向‘0’相符合。由此可知，本发明的真随机数发生器消除了电容耦合效应，使真随机数发生器输出了与理论一致的结果，提高了真随机数发生器的随机性。

Claims (2)

1.一种无电容耦合效应的真随机数发生器，包括环路逻辑控制单元和两个结构相同的反相器，所述的环路逻辑控制单元具有输入端、第一输出端、第二输出端、第三输出端和第四输出端，所述的环路控制逻辑单元的第一输出端用于输出第一个4位并行控制信号nconf0[3:0]，所述的环路控制逻辑单元的第二输出端用于输出第二个4位并行控制信号pconf0[3:0]，所述的环路控制逻辑单元的第三输出端用于输出第三个4位并行控制信号nconf1[3:0]，所述的环路控制逻辑单元的第四输出端用于输出第四个4位并行控制信号pconf1[3:0]，所述的反相器具有输入端、输出端、放电端、第一控制端、第二控制端、第三控制端、第四控制端、第五控制端、第六控制端、第七控制端和第八控制端，将两个所述的反相器分别称为第一反相器和第二反相器，所述的第一反相器的第一控制端接入所述的第三个4位并行控制信号nconf1[3:0]的第一位nconf1[0]，所述的第一反相器的第二控制端接入所述的第三个4位并行控制信号nconf1[3:0]的第二位nconf1[1]，所述的第一反相器的第三控制端接入所述的第三个4位并行控制信号nconf1[3:0]的第三位nconf1[2]，所述的第一反相器的第四控制端接入所述的第三个4位并行控制信号的第四位nconf1[3]，所述的第一反相器的第五控制端接入所述的第四个4位并行控制信号pconf1[3:0]的第一位pconf1[0]，所述的第一反相器的第六控制端接入所述的第四个4位并行控制信号pconf1[3:0]的第二位pconf1[1]，所述的第一反相器的第七控制端接入所述的第四个4位并行控制信号的第三位pconf1[2]，所述的第一反相器的第八控制端接入所述的第四个4位并行控制信号pconf1[3:0]的第四位pconf1[3]，所述的第二反相器的第一控制端接入所述的第一个4位并行控制信号nconf0[3:0]的第一位nconf0[0]，所述的第二反相器的第二控制端接入所述的第一个4位并行控制信号nconf0[3:0]的第二位nconf0[1]，所述的第二反相器的第三控制端接入所述的第一个4位并行控制信号nconf0[3:0]的第三位nconf0[2]，所述的第二反相器的第四控制端接入所述的第一个4位并行控制信号nconf0[3:0]的第四位nconf0[3]，所述的第二反相器的第五控制端接入所述的第二个4位并行控制信号pconf0[3:0]的第一位pconf0[0]，所述的第二反相器的第六控制端接入所述的第二个4位并行控制信号pconf0[3:0]的第二位pconf0[1]，所述的第二反相器的第七控制端接入所述的第二个4位并行控制信号pconf0[3:0]的第三位pconf0[2]，所述的第二反相器的第八控制端接入所述的第二个4位并行控制信号pconf0[3:0]的第四位pconf0[3]，其特征在于所述的真随机数发生器还包括两个结构相同的D触发器、第一PMOS管、第二PMOS管、第一NMOS管、监测模块和后处理模块；所述的D触发器具有时钟端、输入端和输出端，所述的监测模块和所述的后处理模块分别具有输入端和输出端，将两个所述的D触发器分别称为第一D触发器和第二D触发器；所述的第一PMOS管的源极和所述的第二PMOS管的源极分别接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极和所述的第一NMOS管的栅极连接且其连接端为所述的真随机数发生器的第一时钟端，用于接入第一时钟信号，所述的第一PMOS管的漏极、所述的第一D触发器的输入端、所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二PMOS管的漏极、所述的第二D触发器的输入端、所述的第一反相器的输入端和所述的第二反相器的输出端连接，所述的第一反相器的放电端、所述的第二反相器的放电端和所述的第一NMOS管的漏极连接，所述的第一NMOS管的源极接地，所述的第一D触发器的输入端为所述的真随机数发生器的输入端，所述的第一D触发器的时钟端和所述的第二D触发器的时钟端连接且其连接端为所述的真随机数发生器的第二时钟端，用于接入第二时钟信号，所述的第二时钟信号与所述的第一时钟信号的周期和幅值分别相同，所述的第二时钟信号的相位相对于所述的第一时钟信号滞后四分之一周期，所述的第二D触发器的输出端分别与所述的后处理模块的输入端和所述的监测模块的输入端连接，所述的监测模块的输出端和所述的环路逻辑控制单元的输入端连接，所述的第二D触发器的输出端生成原始随机序列，所述的监测模块周期性的采集原始随机序列中的4位数据，并分析计算采集的4位数据中0和1的概率，得到概率计算结果，然后将概率计算结果发送给所述的环路逻辑控制单元，所述的环路逻辑控制单元根据所述的监测模块发送的概率计算结果在其第一输出端、第二输出端、第三输出端和第四输出端生成对应的控制信号对所述的第一反相器和所述的第二反相器的驱动能力进行调节，所述的后处理模块对输入其内的原始随机序列进行按位异或处理后输出；

每个所述的反相器分别包括第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管和第十一PMOS管；所述的第二NMOS管的栅极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极、所述的第五NMOS管的栅极、所述的第六NMOS管的栅极、所述的第三PMOS管的栅极、所述的第八PMOS管的栅极、所述的第九PMOS管的栅极、所述的第十PMOS管的栅极和所述的第十一PMOS管的栅极连接且其连接端为所述的反相器的输入端，所述的第二NMOS管的漏极、所述的第七NMOS管的漏极、所述的第八NMOS管的漏极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极和所述的第七PMOS管的漏极连接且其连接端为所述的反相器的输出端，所述的第二NMOS管的源极、所述的第三NMOS管的源极、所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的源极连接且其连接端为所述的反相器的放电端；所述的第三NMOS管的漏极和所述的第七NMOS管的源极连接，所述的第四NMOS管的漏极和所述的第八NMOS管的源极连接，所述的第五NMOS管的漏极和所述的第九NMOS管的源极连接，所述的第六NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第四PMOS管的源极和所述的第八PMOS管的漏极连接，所述的第五PMOS管的源极和所述的第九PMOS管的漏极连接，所述的第六PMOS管的源极和所述的第十PMOS管的漏极连接，所述的第七PMOS管的源极和所述的第十一PMOS管的漏极连接，所述的第七NMOS管的栅极为所述的反相器的第一控制端，所述的第八NMOS管的栅极为所述的反相器的第二控制端，所述的第九NMOS管的栅极为所述的反相器的第三控制端，所述的第十NMOS管的栅极为所述的反相器的第四控制端，所述的第四PMOS管的栅极为所述的反相器的第五控制端，所述的第五PMOS管的栅极为所述的反相器的第六控制端，所述的第六PMOS管的栅极为所述的反相器的第七控制端，所述的第七PMOS管的栅极为所述的反相器的第八控制端，所述的第三PMOS管的源极、所述的第八PMOS管的源极、所述的第九PMOS管的源极、所述的第十PMOS管的源极和所述的第十一PMOS管的源极均接入电源；

当所述的真随机数发生器工作时，当第一时钟信号为低电平时，所述的第一PMOS管和所述的第二PMOS管导通，所述的第一NMOS管截止，此时在所述的第一PMOS管和所述的第二PMOS管上拉作用下，所述的第一PMOS管的漏极、所述的第一D触发器的输入端、所述的第一反相器的输出端和所述的第二反相器的输入端的连接节点以及所述的第二PMOS管的漏极、所述的第二D触发器的输入端、所述的第二反相器的输出端和所述的第一反相器的输入端的连接节点的电压被上拉至电源电压，当第一时钟信号位高电平时，所述的第一PMOS管和所述的第二PMOS管截止，所述的第一NMOS管导通，此时所述的第一PMOS管的漏极、所述的第一D触发器的输入端、所述的第一反相器的输出端和所述的第二反相器的输入端的连接节点以及所述的第二PMOS管的漏极、所述的第二D触发器的输入端、所述的第二反相器的输出端和所述的第一反相器的输入端的连接节点在所述的第一NMOS管下拉作用下开始降竞争，竞争的结果由所述的第二D触发器采集并生成原始随机序列输出。

2.根据权利要求1所述的一种无电容耦合效应的真随机数发生器，其特征在于所述的第二NMOS管的宽长比为10，所述的第三NMOS管的宽长比为0.3，所述的第四NMOS管的宽长比为0.4，所述的第五NMOS管的宽长比为0.8，所述的第六NMOS管的宽长比为1.6，所述的第七NMOS管的宽长比为0.3，所述的第八NMOS管的宽长比为0.4，所述的第九NMOS管的宽长比为0.8，所述的第十NMOS管的宽长比为1.6，所述的第三PMOS管的宽长比为15，所述的第四PMOS管的宽长比为0.4，所述的第五PMOS管的宽长比为0.5，所述的第六PMOS管的宽长比为1，所述的第七PMOS管的宽长比为2，所述的第八PMOS管的宽长比为0.4，所述的第九PMOS管的宽长比为0.5，所述的第十PMOS管的宽长比为1，所述的第十一PMOS管的宽长比为2。

Images