CN106961259A - D触发器 - Google Patents

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张步新
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Abstract

一种D触发器，适于输入第一时钟信号和第一数据信号，输出第二数据信号和与所述第二数据信号相反的第三数据信号；所述D触发器包括：脉冲信号发生电路，适于输入所述第一时钟信号、第一数据信号、第二数据信号和第三数据信号并产生时钟脉冲信号，响应于所述第一时钟信号的上升沿和下降沿，若所述第一数据信号与第二数据信号相反，则所述脉冲信号发生电路生成的时钟脉冲信号为脉冲信号，否则所述时钟脉冲信号保持低电平；锁存电路，响应于所述时钟脉冲信号，适于锁存所述第二数据信号和第三数据信号，或采样并传输所述第一数据信号和与所述第一数据信号相反的数据信号。本发明可以抑制冗余时钟脉冲信号的产生而降低功耗，还可以提高电路速度。

Description

D触发器
技术领域
本发明涉及电子技术领域，特别涉及一种D触发器。
背景技术
在数字系统中，触发器是一个极其重要的组成部分，它影响着系统的各项性能，如面积、功耗、速度等。现代超大规模集成电路(Very Large ScaleIntegration，VLSI)电路设计中，如何提高芯片的工作速度、降低芯片的功耗以及节省硅片的面积越来越重要，作为系统的重要组成部分，如何改进触发器的设计方案、设计低功耗和高速度的触发器是增强整个系统性能设计中最主要的任务。传统的主从触发器具有复杂的电路结构和正的建立时间等特点，很难实现较高的速度。D触发器是最常用的触发器之一，其中，双边沿型D触发器由于其抗干扰性较强而应用广泛。
现有技术的双边沿D触发器，其主流结构是由单边沿主从型触发器并联构成，该D触发器有两部分构成，分别为时钟上升沿触发的D触发器和时钟下降沿触发的D触发器。此结构的D触发器功耗较大，建立时间为正值。
现有技术中还存在一种脉冲式双边沿D触发器，由脉冲信号产生电路和锁存器组成。响应于时钟信号的上升沿和下降沿，所述脉冲信号产生电路分别产生一个窄脉冲信号，所述锁存器对所述D触发器的输入信号进行采样，所述锁存器的输出端有两个相互耦合的反相器对所述D触发器的输出信号进行锁存。此结构的D触发器的建立时间为负值，有利于应用于高速电路，但是容易产生冗余的窄脉冲信号增加了电路功耗。
因此，现有技术中的D触发器仍然面临着功耗较大的问题。
发明内容
本发明解决的技术问题是如何进一步降低现有技术中的D触发器的功耗。
为解决上述技术问题，本发明实施例提供一种D触发器，适于输入第一时钟信号和第一数据信号，输出第二数据信号和第三数据信号，所述第三数据信号与所述第二数据信号相反；所述D触发器包括：
脉冲信号发生电路，适于输入所述第一时钟信号、第一数据信号、第二数据信号和第三数据信号并产生时钟脉冲信号，其中，响应于所述第一时钟信号的上升沿和下降沿，如果所述第一数据信号与第二数据信号相反，则所述脉冲信号发生电路生成的时钟脉冲信号为脉冲信号，否则所述时钟脉冲信号保持低电平；
锁存电路，适于当所述时钟脉冲信号为低电平时，锁存所述第二数据信号和第三数据信号，当所述时钟脉冲信号为高电平时，采样并传输所述第一数据信号和与所述第一数据信号相反的数据信号，以分别作为所述第二数据信号和第三数据信号。
可选的，所述脉冲信号发生器包括：
充放电节点，与电源电连接；
第一时钟开启电路，所述第一时钟开启电路的输入端连接所述充放电节点，响应于所述第一时钟信号的上升沿，所述第一时钟开启电路的输出端和输入端之间的通路在第一预设时间窗口内导通；
第二时钟开启电路，所述第二时钟开启电路的输入端连接所述充放电节点，其输出端连接所述第一时钟开启电路的输出端，响应于所述第一时钟信号的下降沿，所述第二时钟开启电路的输出端和输入端之间的通路在第二预设时间窗口内导通；
脉冲翻转控制电路，所述脉冲翻转控制电路的输入端连接所述第一时钟开启电路和第二时钟开启电路的输出端，所述脉冲翻转控制电路的输出端接地，当所述第一数据信号与前一周期的第二数据信号相反时，所述脉冲翻转控制电路的输出端和输入端之间的通路导通；
第一反相器，所述第一反相器的输入端连接所述充放电节点，所述第一反相器的输出端输出所述时钟脉冲信号。
可选的，所述脉冲翻转控制电路包括：
第一数据开启电路和第二数据开启电路，其中，
所述第一数据开启电路的第一端和第二数据开启电路的第一端相连，并作为所述脉冲翻转控制电路的输入端；
所述第一数据开启电路的第二端和第二数据开启电路的第二端相连并接地；
所述第一数据开启电路适于输入所述第一数据信号和第三数据信号；
所述第二数据开启电路适于输入所述第二数据信号和第四数据信号，所述第四数据信号与所述第一数据信号相反。
可选的，所述第一数据开启电路包括：
第一NMOS晶体管和第二NMOS晶体管；其中，
所述第一NMOS晶体管的栅极适于输入所述第一数据信号，所述第一NMOS晶体管的源极连接所述第二NMOS晶体管的漏极，所述第一NMOS晶体管的漏极连接所述脉冲翻转控制电路的输入端；
所述第二NMOS晶体管的栅极适于输入所述第三数据信号，所述第二NMOS晶体管的源极接地。
可选的，所述第二数据开启电路包括：
第三NMOS晶体管和第四NMOS晶体管；其中，
所述第三NMOS晶体管的栅极适于输入所述第四数据信号，所述第三NMOS晶体管的源极连接所述第四NMOS晶体管的漏极，所述第三NMOS晶体管的漏极连接所述脉冲翻转控制电路的输入端；
所述第四NMOS晶体管的栅极适于输入所述第二数据信号，所述第四NMOS晶体管的源极接地。
可选的，所述充放电节点经由第一PMOS晶体管连接至电源，所述第一PMOS晶体管的源极接电源，所述第一PMOS晶体管的栅极接地，所述第一PMOS晶体管的漏极连接所述充放电节点。
可选的，所述第一时钟开启电路包括：
第五NMOS晶体管和第六NMOS晶体管；其中，
所述第五NMOS晶体管的漏极连接所述充放电节点，所述第五NMOS晶体管的栅极适于输入所述第一时钟信号，所述第五NMOS晶体管的源极连接所述第六NMOS晶体管的漏极；
所述第六NMOS晶体管的源极连接所述脉冲翻转控制电路的输入端，所述第六NMOS晶体管的栅极适于输入第四时钟信号，所述第四时钟信号与第一时钟信号反相，并且所述第四时钟信号相对于所述第一时钟信号具有第三延时。
可选的，所述第二时钟开启电路包括：
第七NMOS晶体管和第八NMOS晶体管；其中，
所述第七NMOS晶体管的漏极连接所述充放电节点，所述第七NMOS晶体管的栅极适于输入第二时钟信号，所述第七NMOS晶体管的源极连接所述第八NMOS晶体管的漏极，所述第二时钟信号与第一时钟信号反相，并且所述第二时钟信号相对于所述第一时钟信号具有第一延时，所述第一延时小于所述第三延时；
所述第八NMOS晶体管的源极连接所述脉冲翻转控制电路的输入端，所述第八NMOS晶体管的栅极适于输入第五时钟信号，所述第五时钟信号与所述第一时钟信号同相，并且所述第五时钟信号相对于所述第一时钟信号具有第四延时，所述第四延时大于所述第三延时。
可选的，所述第一时钟信号经第二反相器输出所述第二时钟信号，所述第二时钟信号经第三反相器输出第三时钟信号，所述第三时钟信号经第四反相器输出所述第四时钟信号，所述第四时钟信号经第五反相器输出所述第五时钟信号。
可选的，所述第二反向器包括：
第二PMOS晶体管、第九NMOS晶体管和第十NMOS晶体管；其中，
所述第二PMOS晶体管的栅极连接第九NMOS晶体管的栅极连接并作为所述第二反相器的输入端，所述第二PMOS晶体管的源极接电源，所述第二PMOS晶体管的漏极连接所述第九NMOS晶体管的漏极并作为所述第二反相器的输出端；
所述第九NMOS晶体管的源极连接所述第十NMOS晶体管的漏极；
所述第十NMOS晶体管的栅极接电源，所述第十NMOS晶体管的源极接地。
可选的，所述锁存电路包括：
第六反相器，适于对所述第一数据信号进行反相以输出第四数据信号；
相互连接的传输电路和锁存器，其中，
当所述时钟脉冲信号为高电平时，所述传输电路对所述第一数据信号采样并传输至所述锁存器的第一输出端以作为所述第二数据信号，对所述第四数据信号采样并传输至所述锁存器的第二输出端以作为所述第三数据信号；
当所述时钟脉冲信号为低电平时，所述锁存器对所述第二数据信号和第三数据信号进行锁存。
可选的，所述锁存器的电源端经由脉冲导通电路连接电源，所述脉冲导通电路在所述时钟脉冲信号为低电平时导通，在所述时钟脉冲信号为高电平时关断。
可选的，所述传输电路包括：
第十一NMOS晶体管和第十二NMOS晶体管；其中，
所述第十一NMOS晶体管的栅极适于输入所述时钟脉冲信号，所述第十一NMOS晶体管的漏极连接所述第六反相器的输入端，所述第十一NMOS晶体管的源极适于输出所述第二数据信号；
所述第十二NMOS晶体管的栅极适于输入所述时钟脉冲信号，所述第十二NMOS晶体管的漏极连接所述第六反相器的输出端，所述第十二NMOS晶体管的源极适于输出所述第三数据信号。
可选的，所述锁存器包括：
第三PMOS晶体管、第四PMOS晶体管、第十三NMOS晶体管和第十四NMOS晶体管；其中，
所述第三PMOS晶体管的栅极连接所述第十三NMOS晶体管的栅极并适于接收所述第二数据信号，所述第三PMOS晶体管的源极连接所述第四PMOS晶体管的源极，并作为所述锁存器的电源端，所述第三PMOS晶体管的漏极连接所述第十三NMOS晶体管的漏极和所述第四PMOS晶体管的栅极；
所述第四PMOS晶体管的栅极连接所述第十四NMOS晶体管的栅极并适于接收所述第三数据信号，所述第四PMOS晶体管的漏极连接所述第十四NMOS晶体管的漏极和所述第三PMOS晶体管的栅极；
所述第十三NMOS晶体管的源极接地；
所述第十四NMOS晶体管的源极接地。
可选的，所述脉冲导通电路包括：
第五PMOS晶体管，所述第五PMOS晶体管的栅极适于输入所述时钟脉冲信号，所述第五PMOS晶体管的源极接电源，所述第五PMOS晶体管的漏极连接所述锁存器的电源端。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例D触发器，适于输入第一时钟信号和第一数据信号，输出第二数据信号和与所述第二数据信号相反的第三数据信号；所述D触发器包括脉冲信号发生电路和锁存电路；所述锁存电路适于锁存所述第二数据信号和第三数据信号，或响应于所述时钟脉冲信号，采样并传输所述第一数据信号和与所述第一数据信号相反的数据信号；所述脉冲信号发生电路响应于所述第一时钟信号的上升沿和下降沿，如果所述第一数据信号与第二数据信号相反，则所述脉冲信号发生电路生成的时钟脉冲信号为脉冲信号，否则所述时钟脉冲信号保持低电平。本发明实施例在所述脉冲信号发生电路的输入端引入所述D触发器的输入信号和输出信号；相比于现有技术的D触发器仅响应于所述时钟信号的上升沿和下降沿，在所述时钟信号的上升沿和下降沿均产生所述时钟脉冲信号，而本发明实施例D触发器仅当所述第一数据信号与上一时钟周期的第二数据信号相反时，产生所述时钟脉冲信号，若所述第一数据信号与上一时钟周期的第二数据信号相同时，由于D触发器的输出信号不翻转，产生的时钟脉冲信号即为冗余。本发明实施例通过抑制冗余的窄脉冲信号的产生，可以有效的控制所述脉冲信号发生电路中内部动态节点的冗余跳变，使D触发器的功耗降低。
进一步，本发明实施例的锁存电路响应于所述时钟脉冲信号，对所述D触发器的输入信号(也即，第一数据信号)和所述输入信号相反的信号进行采样，并通过传输电路传输至所述D触发器的输出端，数据的传输延时由所述传输电路中的单个传输管决定，相比于现有技术中的反相器，本发明实施例具有更小的输入到输出的传输延时，提高了电路的工作速度；此外，所述锁存电路晶体管数量更少，功耗更小，并具有负的建立时间。
附图说明
图1是现有技术中一种D触发器的电路图；
图2(a)是现有技术另一种D触发器的双边沿脉冲信号发生器的电路图；
图2(b)是现有技术另一种D触发器的锁存器的电路图；
图3是本发明实施例D触发器的示意性结构框图；
图4是本发明实施例脉冲信号发生电路的电路图；
图5是本发明实施例用于产生第二时钟信号、第四时钟信号和第五时钟信号的电路的电路图；
图6是本发明实施例第二反相器的电路图；
图7是本发明实施例锁存电路的电路图。
具体实施方式
如背景技术部分所述，现有技术的D触发器具有功耗较大的问题。
本申请发明人对现有技术进行了分析。图1是现有技术中一种D触发器的电路图；如图1所示，在现有技术中，存在一种由单边沿主从型触发器并联构成的双边沿D触发器，包括传输门T1至T10、反相器I1至I9。该触发器可以分为两部分：分别为时钟上升沿触发的D触发器和时钟下降沿触发的D触发器。当CLK为低电平时，上升沿触发的D触发器的主锁存器对输入信号进行响应，从锁存器处于锁存状态；下降沿触发的D触发器的主锁存器处于锁存状态，从锁存器接受来自主锁存器的中间信号DB，完成D到Q的传输；当CLK为高电平时，上升沿触发的D触发器的主锁存器处于锁存状态，从锁存器接受来自主锁存器的中间信号DB，完成D到Q的传输；下降沿触发的D触发器的主锁存器对输入信号进行响应，从锁存器处于锁存状态。
一方面，这种简单的并联电路结构复杂，由10个传输门和9个反相器组成，所用晶体管的数目达到38个，对应的电路面积很大，同时功耗损失也会相应增加许多；另一方面该结构具有较长的建立时间和较大的传输延时，无法满足日益提高的运算速度的要求，从图1所示的触发器结构中可以看出，其建立时间为整数，tsetup＝tT1+tI2-tI1，CLK到Q的延迟时间为tckq＝tT3+tI4+tT5+tI1。
图2(a)和图2(b)分别是现有技术另一种D触发器中的双边沿脉冲信号发生器和锁存器的电路图；如图2(a)和图2(b)所示的D触发器是一种利用条件放电技术的新型脉冲式双边沿D触发器。在所述双边沿脉冲信号发生器中，PMOS管P1的栅极连接到GND，对节点Y进行充电，当时钟信号CLK的上升沿到来时，由于反相器I1、I2和I3的延迟作用，NMOS管N1和NMOS管N2同时导通一段很短的时间，此时Y点放电至低电位，并在输出端产生一个窄脉冲信号CP_Pulse；当时钟信号CLK的下降沿到来时，由于反相器I2、I3和I4的延迟作用，NMOS管N3和NMOS管N4同时导通一段很短的时间，同样Y点放电至低电位，在输出端产生一个窄脉冲信号CP_Pulse；于是，在时钟信号的上升沿和下降沿，双边沿脉冲信号发生器都会输出一个窄脉冲信号。在所述锁存器中，当窄脉冲信号CP_Pulse为低电平时，NMOS管N9截止，PMOS管P3导通，内部节点X通过PMOS管P3预充电到高电平，受X点控制的PMOS管P4截止，所述D触发器的输出信号通过一对交差耦合的反相器保持稳定。当窄脉冲信号CP_Pulse由低电平转变为高电平时，NMOS管N9导通，PMOS管P3截止，所述D触发器对输入信号进行求值响应，如果其输入信号D为高电平，同时上一个周期的输出信号Q与该周期的输入信号D相反，即上一个周期D触发器的输出信号Q＝0，Qb＝1，则NMOS管N6和NMOS管N7导通，节点X通过NMOS管N6、NMOS管N7和NMOS管N9放电至低电平，此时受X点控制的PMOS管P4导通，Z点被充电至高电平，输出信号Q＝1，Qb＝0；如果输入信号D为低电平，则Db为高电平，NMOS管N8导通，Z点放电至低电平，输出信号Q＝0，Qb＝1；于是，整个触发器完成了对输入信号的响应：Q＝D。
一方面，这种结构的触发器采用条件放电技术，通过N7去除节点X的冗余转换，降低了电路的功耗；另一方面，这种结构的触发器在反相器链的延迟足够大时，输入信号可以在时钟信号有效沿到来之后达到稳定状态，因此电路的建立时间可以为负值，电路的这种结构特性降低了对输入信号的时序要求，有利于被应用到高速电路中，但是容易产生冗余的窄脉冲信号增加了不必要的电路功耗。
根据以上分析可知，现有技术的D触发器仍然存在功耗较大的问题。
图3所示，本发明实施例提出一种D触发器100，具有较低的功耗。
所述D触发器100，适于输入第一时钟信号CP和第一数据信号D，输出第二数据信号Q和第三数据信号Qb，所述第三数据信号Qb与所述第二数据信号Q相反。
所述D触发器100可以包括：脉冲信号发生电路10，所述脉冲信号发生电路10适于输入所述第一时钟信号CP、第一数据信号D、第二数据信号Q和第三数据信号Qb并产生时钟脉冲信号CP_Pulse，其中，响应于所述第一时钟信号CP的上升沿和下降沿，如果所述第一数据信号D与第二数据信号Q相反，则所述脉冲信号发生电路10生成的时钟脉冲信号CP_Pulse为脉冲信号，否则所述时钟脉冲信号CP_Pulse保持低电平。
所述D触发器100还可以包括：锁存电路20，响应于所述时钟脉冲信号CP_Pulse，当所述时钟脉冲信号CP_Pulse为低电平时，锁存所述第二数据信号Q和第三数据信号Qb，当所述时钟脉冲信号CP_Pulse为高电平时，采样并传输所述第一数据信号D和与所述第一数据信号D相反的数据信号，经过传输的所述第一数据信号D和第一数据信号D的反相信号分别作为所述第二数据信号Q和第三数据信号Qb。
本发明实施例在所述脉冲信号发生电路10的输入端引入所述D触发器100的输入信号和输出信号，响应于所述第一时钟信号CP的上升沿和下降沿，仅当所述第一数据信号D与所述第一时钟信号CP的上一时钟周期的第二数据信号Q相反时，产生所述时钟脉冲信号CP_Pulse，若所述第一数据信号与上一时钟周期的第二数据信号相同，由于D触发器的输出信号不翻转，产生的时钟脉冲信号即为冗余，通过抑制冗余的窄脉冲信号的产生，可以使D触发器的功耗降低。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4是本发明实施例脉冲信号发生电路10的电路图。
如图4所示，在本发明实施例中，所述脉冲信号发生器10可以包括：
充放电节点Y，与电源电连接；
第一时钟开启电路(图中未示出)，所述第一时钟开启电路的输入端连接所述充放电节点Y，响应于所述第一时钟信号CP的上升沿，所述第一时钟开启电路的输出端和输入端之间的通路在第一预设时间窗口内导通；
第二时钟开启电路(图中未示出)，所述第二时钟开启电路的输入端连接所述充放电节点Y，其输出端连接所述第一时钟开启电路的输出端，响应于所述第一时钟信号CP的下降沿，所述第二时钟开启电路的输出端和输入端之间的通路在第二预设时间窗口内导通；
脉冲翻转控制电路(图中未示出)，所述脉冲翻转控制电路的输入端连接所述第一时钟开启电路和第二时钟开启电路的输出端，所述脉冲翻转控制电路的输出端接地，当所述第一数据信号D与前一周期的第二数据信号Q相反时，所述脉冲翻转控制电路的输出端和输入端之间的通路导通；
第一反相器I1，所述第一反相器I1的输入端连接所述充放电节点Y，所述第一反相器I1的输出端输出所述时钟脉冲信号CP_Pulse。
所述第一反相器I1为通用的反相器结构，为本领域技术人员所熟知。参见图4，所述第一反相器I1可以包括：第六PMOS晶体管P6和第十五NMOS晶体管N15。
其中，所述第六PMOS晶体管P6的源极接电源，所述第六PMOS晶体管P6的栅极连接所述第十五NMOS晶体管N15的栅极并连接所述第一导通电路的输出端，所述第六PMOS晶体管P6的漏极连接所述第十五NMOS晶体管N15的漏极并输出所述时钟脉冲信号CP_Pulse；所述第十五NMOS晶体管N15的源极接地。
继续参见图4，在本发明实施例中，所述脉冲翻转控制电路可以包括：第一数据开启电路(图中未示出)和第二数据开启电路(图中未示出)。
其中，所述第一数据开启电路的第一端和第二数据开启电路的第一端相连，并作为所述脉冲翻转控制电路的输入端；所述第一数据开启电路的第二端和第二数据开启电路的第二端相连并接地；所述第一数据开启电路适于输入所述第一数据信号D和第三数据信号Qb；所述第二数据开启电路适于输入所述第二数据信号Q和第四数据信号Db，所述第四数据信号Db与所述第一数据信号D相反。
继续参见图4，在具体实施中，所述第一数据开启电路可以包括：第一NMOS晶体管N1和第二NMOS晶体管N2。
其中，所述第一NMOS晶体管N1的栅极适于输入所述第一数据信号D，所述第一NMOS晶体管N1的源极连接所述第二NMOS晶体管N2的漏极，所述第一NMOS晶体管N1的漏极连接所述脉冲翻转控制电路的输入端；所述第二NMOS晶体管N2的栅极适于输入所述第三数据信号Qb，所述第二NMOS晶体管N2的源极接地。
在具体实施中，所述第二数据开启电路可以包括：第三NMOS晶体管N3和第四NMOS晶体管N4。
其中，所述第三NMOS晶体管N3的栅极适于输入所述第四数据信号Db，所述第三NMOS晶体管N3的源极连接所述第四NMOS晶体管N4的漏极，所述第三NMOS晶体管N3的漏极连接所述脉冲翻转控制电路的输入端；所述第四NMOS晶体管N4的栅极适于输入所述第二数据信号Q，所述第四NMOS晶体管N4的源极接地。
在本发明实施例中，所述第一数据开启电路和所述第二数据开启电路组成所述脉冲翻转控制电路，在具体实施中，分别设置为各包含两个NMOS晶体管，由于需要响应于所述第一至第四数据信号，从数量上设置为四个NMOS晶体管，其功能为当所述第一数据信号和第三数据信号共同为高电平时，所述第一数据开启电路导通，当所述第二数据信号和第四数据信号共同为高电平时，所述第二数据开启电路导通。因此，本实施例中的所述脉冲翻转控制电路仅以四个NMOS晶体管为例，却不以此为限，还可以采用数量大于等于四个的高电平可控导通的元件来实现。
继续参见图4，在具体实施中，所述充放电节点Y可以经由第一PMOS晶体管P1连接至电源。所述第一PMOS晶体管P1的源极接电源，所述第一PMOS晶体管P1的栅极接地，所述第一PMOS晶体管P1的漏极连接所述充放电节点Y。
以上所述的电路连接方式使所述第一PMOS晶体管P1始终导通，使所述充放电节点Y在上电时处于高电平(近似于电源电压)，而在本实施例中，所述充放电节点Y也可以经由例如电阻与电源连接，本实施例不加以限制。
在具体实施中，所述第一时钟开启电路可以包括：第五NMOS晶体管N5和第六NMOS晶体管N6。
其中，所述第五NMOS晶体管N5的漏极连接所述充放电节点Y，所述第五NMOS晶体管N5的栅极适于输入所述第一时钟信号CP，所述第五NMOS晶体管N5的源极连接所述第六NMOS晶体管N6的漏极；所述第六NMOS晶体管N6的源极连接所述脉冲翻转控制电路的输入端，所述第六NMOS晶体管N6的栅极适于输入第四时钟信号CP3b，所述第四时钟信号CP3b与第一时钟信号CP反相，并且所述第四时钟信号CP3b相对于所述第一时钟信号CP具有第三延时。
在具体实施中，所述第二时钟开启电路可以包括：第七NMOS晶体管N7和第八NMOS晶体管N8。
其中，所述第七NMOS晶体管N7的漏极连接所述充放电节点Y，所述第七NMOS晶体管N7的栅极适于输入第二时钟信号CPb，所述第七NMOS晶体管N7的源极连接所述第八NMOS晶体管N8的漏极，所述第二时钟信号CPb与第一时钟信号CP反相，并且所述第二时钟信号CPb相对于所述第一时钟信号CP具有第一延时，所述第一延时小于所述第三延时。
所述第八NMOS晶体管N8的源极连接所述脉冲翻转控制电路的输入端，所述第八NMOS晶体管N8的栅极适于输入第五时钟信号CP4b，所述第五时钟信号CP4b与所述第一时钟信号CP同相，并且所述第五时钟信号CP4b相对于所述第一时钟信号CP具有第四延时，所述第四延时大于所述第三延时。
在本发明实施例中，所述第一时钟开启电路和所述第二时钟开启电路分别设置为各包含两个NMOS晶体管，由于需要响应于所述第一、第二、第四和第五时钟信号，其实现的功能为当所述第一时钟信号和第四时钟信号共同为高电平时，所述第一时钟开启电路导通，当所述第二数据信号和第四数据信号共同为高电平时，所述第二时钟开启电路导通。因此，本实施例中的所述第一时钟开启电路和所述第二时钟开启电路仅以分别包含两个NMOS晶体管为例，却不以此为限，分别还可以采用数量大于等于两个的高电平可控导通的元件来实现。
图5是本发明实施例用于产生第二时钟信号CPb、第四时钟信号CP3b和第五时钟信号CP4b的电路的电路图。如图5所示，所述第一时钟信号CP可以经第二反相器I2输出所述第二时钟信号CPb，所述第二时钟信号CPb可以经第三反相器I3输出第三时钟信号CP2b，所述第三时钟信号CP2b可以经第四反相器I4输出所述第四时钟信号CP3b，所述第四时钟信号CP3b可以经第五反相器I5输出所述第五时钟信号CP4b。
参照图5，在本发明实施例中，所述第二时钟信号CPb相对于所述第一时钟信号CP的所述第一延时为所述第二反相器I2的器件延时；所述第四时钟信号CP3b相对于所述第一时钟信号CP的所述第三延时为所述第二反相器I2、第三反相器I3和第四反相器I4的器件延时之和；所述第五时钟信号CP4b相对于所述第一时钟信号CP的所述第四延时为所述第二反相器I2、第三反相器I3、第四反相器I4和第五反相器I5的器件延时之和。
理论上，每一个反相器的器件延时相同，则所述第三延时为所述第一延时的三倍，所述第四延时为所述第一延时的四倍；且对应地，所述第一预设时间窗口和第二预设时间窗口相同，且所述第一预设时间窗口或第二预设时间窗口对应于所述时钟脉冲信号CP_Pulse的脉宽。但实际上，每一个反相器的器件延时不尽相同，因此并不能限制所述第一延时、第三延时和第四延时之间，以及所述第一预设时间窗口和第二预设时间窗口的关系。
并且，本发明实施例不限制所述第二时钟信号、第三时钟信号和第五时钟信号的产生方式，本实施例仅以通用的反相器为例，但在本实施中，任何具有反相功能并具有满足本实施例的延时功能的元件或若干元件的组合均可满足本发明的需求。
图6是本发明实施例第二反相器I2的电路图。
如图6所示，在具体实施中，所述第二反向器I2可以包括：第二PMOS晶体管P2、第九NMOS晶体管N9和第十NMOS晶体管N10。
其中，所述第二PMOS晶体管P2的栅极连接第九NMOS晶体管N9的栅极连接并作为所述第二反相器I2的输入端，所述第二PMOS晶体管P2的源极接电源，所述第二PMOS晶体管P2的漏极连接所述第九NMOS晶体管N9的漏极并作为所述第二反相器I2的输出端。
所述第九NMOS晶体管N9的源极连接所述第十NMOS晶体管N10的漏极；所述第十NMOS晶体管N10的栅极接电源，所述第十NMOS晶体管N10的源极接地。
本发明实施例中的反相器I2可以采用图4所示的所述第一反相器I1的结构，也可以采用图6所示的电路结构。而相对优选地，如图6所示，所述第十NMOS晶体管N10的栅极连接高电平，因此所述第十NMOS晶体管N10可以等效为电阻，其阻值可以通过其半导体工艺中的沟道长度进行调节，从而可以根据需要调节以上所述的反相器链的延迟，从而满足所述D触发器100对不同的建立时间的需求。
参见图4和图5，所述脉冲信号产生电路10的工作机制如下：第一PMOS晶体管P1的栅极连接到地，对所述充放电节点Y进行充电。当所述第一时钟信号CP的上升沿到来时，由于所述第二反相器I2、第三反相器I3和第四反相器I4的延迟作用，所述第五NMOS晶体管N5和第六NMOS晶体管N6同时导通一段很短的时间，如果此时当前的所述第一数据信号D与上一个时钟周期的所述第二数据信号Q相反，那么所述第一数据导通电路(第一NMOS晶体管N1和第二NMOS晶体管N2)和所述第二数据导通电路(第三NMOS晶体管N3和第四NMOS晶体管N4)总有一路导通，因此所述充放电节点Y放电至低电位，并在所述第一反相器I1的输出端产生一个窄脉冲信号，即所述时钟脉冲信号CP_Pulse。同理，当所述第一时钟信号CP的下降沿到来时，由于所述第三反相器I3、第四反相器I4和第五反相器I5的延迟作用，所述第七NMOS晶体管N7和第八NMOS晶体管N8同时导通一段很短的时间，如果此时当前的所述第一数据信号D与上一个时钟周期的所述第二数据信号Q相反，那么所述第一数据导通电路和所述第二数据导通电路总有一路导通，因此所述充放电节点Y放电至低电位，并在所述第一反相器I1的输出端产生一个窄脉冲信号，即所述时钟脉冲信号CP_Pulse。然而，所述第一数据信号D与上一个时钟周期的所述第二数据信号Q一致时，无论所述第一时钟信号CP如何变化，所述第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3和第四NMOS晶体管N4时钟截止，所述充放电节点Y始终为高电平，因此所述时钟脉冲信号CP_Pulse始终为低电平。
图7是本发明实施例锁存电路的电路图。如图7所示，本发明实施例中的所述锁存电路20包括：
第六反相器I6，适于对所述第一数据信号D进行反相以输出第四数据信号Db；
相互连接的传输电路(图中未示出)和锁存器(图中未示出)，其中，
当所述时钟脉冲信号CP_Pulse为高电平时，所述传输电路对所述第一数据信号D采样并传输至所述锁存器的第一输出端以作为所述第二数据信号Q，对所述第四数据信号Db采样并传输至所述锁存器的第二输出端以作为所述第三数据信号Qb；
当所述时钟脉冲信号CP_Pulse为低电平时，所述锁存器对所述第二数据信号Q和第三数据信号Qb进行锁存。
所述第六反相器I6的实施方式可以参考图4中所述第一反相器I1，此处不再赘述。
继续参见图7，在具体实施中，所述锁存器的电源端可以经由脉冲导通电路(图中未示出)连接电源，所述脉冲导通电路在所述时钟脉冲信号CP_Pulse为低电平时导通，在所述时钟脉冲信号CP_Pulse为高电平时关断。
在具体实施中，所述传输电路可以包括：第十一NMOS晶体管N11和第十二NMOS晶体管N12。
其中，所述第十一NMOS晶体管N11的栅极适于输入所述时钟脉冲信号CP_Pulse，所述第十一NMOS晶体管N11的漏极连接所述第六反相器I6的输入端，所述第十一NMOS晶体管N11的源极适于输出所述第二数据信号Q。
所述第十二NMOS晶体管N12的栅极适于输入所述时钟脉冲信号CP_Pulse，所述第十二NMOS晶体管N12的漏极连接所述第六反相器I6的输出端，所述第十二NMOS晶体管N12的源极适于输出所述第三数据信号Qb。
本发明实施例并不对所述传输电路的具体实施方式加以限制，在数字电路中，响应于所述时钟脉冲信号，可以对高电平或低电平进行传输的电子元件或电子元件的组合众多，如MOS晶体管、三极管、传输门等。而本实施例优选单一的MOS晶体管作为传输电路的组成，这样可以保证本实施例具有较小的传输时间，可以提高本实施例的电路速度。
在具体实施中，所述锁存器可以包括：
第三PMOS晶体管P3、第四PMOS晶体管P4、第十三NMOS晶体管N13和第十四NMOS晶体管N14。
其中，所述第三PMOS晶体管P3的栅极连接所述第十三NMOS晶体管N13的栅极并适于接收所述第二数据信号Q，所述第三PMOS晶体管P3的源极连接所述第四PMOS晶体管P4的源极，并作为所述锁存器的电源端，所述第三PMOS晶体管P3的漏极连接所述第十三NMOS晶体管N13的漏极和所述第四PMOS晶体管P4的栅极；
所述第四PMOS晶体管P4的栅极连接所述第十四NMOS晶体管N14的栅极并适于接收所述第三数据信号Qb，所述第四PMOS晶体管P4的漏极连接所述第十四NMOS晶体管N14的漏极和所述第三PMOS晶体管P3的栅极；
所述第十三NMOS晶体管N13的源极接地；所述第十四NMOS晶体管N14的源极接地。
在本发明实施例中，所述锁存电路还可以采用图2(b)所示的双反相器的锁存电路，实现对数据信号的锁存功能，因此，本实施例对所述锁存电路的电路结构不加以限制。
在具体实施中，所述脉冲导通电路可以包括：
第五PMOS晶体管，所述第五PMOS晶体管的栅极适于输入所述时钟脉冲信号，所述第五PMOS晶体管的源极接电源，所述第五PMOS晶体管的漏极连接所述锁存器的电源端。
在本发明实施例中，所述脉冲导通电路响应于所述时钟脉冲信号CP_Pulse，当所述时钟脉冲信号CP_Pulse为低电平时导通，当所述时钟脉冲信号CP_Pulse为高电平时关断，本发明实施例以PMOS晶体管为例，却不以此为限，任何能够响应于所述时钟脉冲信号CP_Pulse且低电平有效的电子元件或电子元件的组合均适用于本实施例。
继续参见图7，所述锁存电路20的工作机制如下：所述时钟脉冲信号CP_Pulse输入至所述第十一NMOS管N11和第十二NMOS晶体管N12和所述第五PMOS晶体管P5的栅端。当所述时钟脉冲信号CP_Pulse为低电平时，所述第十一NMOS管N11和第十二NMOS晶体管N12截止，所述第五PMOS晶体管P5导通，包括两个相互耦合的反相器的所述锁存器处于锁存状态。当所述时钟脉冲信号CP_Pulse为高电平，所述第十一NMOS管N11和第十二NMOS晶体管N12导通，所述第五PMOS晶体管P5截止，此时，所述第一数据信号D和经过所述第六反相器I6的与所述第一数据信号D相反的数据信号——第四数据信号Db分别通过所述第十一NMOS管N11和第十二NMOS晶体管N12传输到所述锁存电路20的输出端，输出所述第二数据信号Q和第三数据信号Qb。在本实施例中，所述第十一NMOS管N11和第十二NMOS晶体管N12在传输“高电平”数据时会存在阈值损失，但所述锁存器处于锁存时，输出信号的高电平将被拉伸至电源电压，将所述阈值损失消除。
本发明实施例D触发器100的建立时间可以表示为tsetup＝tI6+tN12-ton，其中，tI6表示反相器I6的延时，tN12表示作为传输管的第十二NMOS晶体管N12的传输延时，ton表示在所述脉冲信号发生电路10上所述第一时钟信号CP的延时(主要包括4个反相器)。当所述时钟脉冲信号CP_Pulse从高电平变为低电平时，所述时钟脉冲信号CP_Pulse成为所述第十一NMOS管N11和第十二NMOS晶体管N12的关断信号，只要所述关断信号到来之前，所述第十二NMOS晶体管N12栅极的输入信号能够建立成功，则tsetup即为负值，即本发明实施例具有负的建立时间。而实际上，ton明显大于tI6和tN12。并且所述建立时间tsetup的大小可以通过所述第二反相器I2进行调节。
从所述锁存电路20的电路结构可以看出，所述锁存电路20的传输延时由单个传输管决定，与反相器相比，本发明实施例减小了传输延时，提高了电路的工作速度。此外，本发明实施例D触发器100包含的晶体管数量更少，可以进一步降低所述D触发器100的功耗。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种D触发器，适于输入第一时钟信号和第一数据信号，输出第二数据信号和第三数据信号，所述第三数据信号与所述第二数据信号相反；其特征在于，所述D触发器包括：
脉冲信号发生电路，适于输入所述第一时钟信号、第一数据信号、第二数据信号和第三数据信号并产生时钟脉冲信号，其中，响应于所述第一时钟信号的上升沿和下降沿，如果所述第一数据信号与第二数据信号相反，则所述脉冲信号发生电路生成的时钟脉冲信号为脉冲信号，否则所述时钟脉冲信号保持低电平；
锁存电路，适于当所述时钟脉冲信号为低电平时，锁存所述第二数据信号和第三数据信号，当所述时钟脉冲信号为高电平时，采样并传输所述第一数据信号和与所述第一数据信号相反的数据信号，以分别作为所述第二数据信号和第三数据信号。
2.如权利要求1所述的D触发器，其特征在于，所述脉冲信号发生器包括：
充放电节点，与电源电连接；
第一时钟开启电路，所述第一时钟开启电路的输入端连接所述充放电节点，响应于所述第一时钟信号的上升沿，所述第一时钟开启电路的输出端和输入端之间的通路在第一预设时间窗口内导通；
第二时钟开启电路，所述第二时钟开启电路的输入端连接所述充放电节点，其输出端连接所述第一时钟开启电路的输出端，响应于所述第一时钟信号的下降沿，所述第二时钟开启电路的输出端和输入端之间的通路在第二预设时间窗口内导通；
脉冲翻转控制电路，所述脉冲翻转控制电路的输入端连接所述第一时钟开启电路和第二时钟开启电路的输出端，所述脉冲翻转控制电路的输出端接地，当所述第一数据信号与前一周期的第二数据信号相反时，所述脉冲翻转控制电路的输出端和输入端之间的通路导通；
第一反相器，所述第一反相器的输入端连接所述充放电节点，所述第一反相器的输出端输出所述时钟脉冲信号。
3.如权利要求2所述的D触发器，其特征在于，所述脉冲翻转控制电路包括：
第一数据开启电路和第二数据开启电路，其中，
所述第一数据开启电路的第一端和第二数据开启电路的第一端相连，并作为所述脉冲翻转控制电路的输入端；
所述第一数据开启电路的第二端和第二数据开启电路的第二端相连并接地；
所述第一数据开启电路适于输入所述第一数据信号和第三数据信号；
所述第二数据开启电路适于输入所述第二数据信号和第四数据信号，所述第四数据信号与所述第一数据信号相反。
4.如权利要求3所述的D触发器，其特征在于，所述第一数据开启电路包括：
第一NMOS晶体管和第二NMOS晶体管；其中，
所述第一NMOS晶体管的栅极适于输入所述第一数据信号，所述第一NMOS晶体管的源极连接所述第二NMOS晶体管的漏极，所述第一NMOS晶体管的漏极连接所述脉冲翻转控制电路的输入端；
所述第二NMOS晶体管的栅极适于输入所述第三数据信号，所述第二NMOS晶体管的源极接地。
5.如权利要求3所述的D触发器，其特征在于，所述第二数据开启电路包括：
第三NMOS晶体管和第四NMOS晶体管；其中，
所述第三NMOS晶体管的栅极适于输入所述第四数据信号，所述第三NMOS晶体管的源极连接所述第四NMOS晶体管的漏极，所述第三NMOS晶体管的漏极连接所述脉冲翻转控制电路的输入端；
所述第四NMOS晶体管的栅极适于输入所述第二数据信号，所述第四NMOS晶体管的源极接地。
6.如权利要求2所述的D触发器，其特征在于，所述充放电节点经由第一PMOS晶体管连接至电源，所述第一PMOS晶体管的源极接电源，所述第一PMOS晶体管的栅极接地，所述第一PMOS晶体管的漏极连接所述充放电节点。
7.如权利要求2所述的D触发器，其特征在于，所述第一时钟开启电路包括：
第五NMOS晶体管和第六NMOS晶体管；其中，
所述第五NMOS晶体管的漏极连接所述充放电节点，所述第五NMOS晶体管的栅极适于输入所述第一时钟信号，所述第五NMOS晶体管的源极连接所述第六NMOS晶体管的漏极；
所述第六NMOS晶体管的源极连接所述脉冲翻转控制电路的输入端，所述第六NMOS晶体管的栅极适于输入第四时钟信号，所述第四时钟信号与第一时钟信号反相，并且所述第四时钟信号相对于所述第一时钟信号具有第三延时。
8.如权利要求7所述的D触发器，其特征在于，所述第二时钟开启电路包括：
第七NMOS晶体管和第八NMOS晶体管；其中，
所述第七NMOS晶体管的漏极连接所述充放电节点，所述第七NMOS晶体管的栅极适于输入第二时钟信号，所述第七NMOS晶体管的源极连接所述第八NMOS晶体管的漏极，所述第二时钟信号与第一时钟信号反相，并且所述第二时钟信号相对于所述第一时钟信号具有第一延时，所述第一延时小于所述第三延时；
所述第八NMOS晶体管的源极连接所述脉冲翻转控制电路的输入端，所述第八NMOS晶体管的栅极适于输入第五时钟信号，所述第五时钟信号与所述第一时钟信号同相，并且所述第五时钟信号相对于所述第一时钟信号具有第四延时，所述第四延时大于所述第三延时。
9.如权利要求8所述的D触发器，其特征在于，所述第一时钟信号经第二反相器输出所述第二时钟信号，所述第二时钟信号经第三反相器输出第三时钟信号，所述第三时钟信号经第四反相器输出所述第四时钟信号，所述第四时钟信号经第五反相器输出所述第五时钟信号。
10.如权利要求9所述的D触发器，其特征在于，所述第二反向器包括：
第二PMOS晶体管、第九NMOS晶体管和第十NMOS晶体管；其中，
所述第二PMOS晶体管的栅极连接第九NMOS晶体管的栅极连接并作为所述第二反相器的输入端，所述第二PMOS晶体管的源极接电源，所述第二PMOS晶体管的漏极连接所述第九NMOS晶体管的漏极并作为所述第二反相器的输出端；
所述第九NMOS晶体管的源极连接所述第十NMOS晶体管的漏极；
所述第十NMOS晶体管的栅极接电源，所述第十NMOS晶体管的源极接地。
11.如权利要求1所述的D触发器，其特征在于，所述锁存电路包括：
第六反相器，适于对所述第一数据信号进行反相以输出第四数据信号；
相互连接的传输电路和锁存器，其中，
当所述时钟脉冲信号为高电平时，所述传输电路对所述第一数据信号采样并传输至所述锁存器的第一输出端以作为所述第二数据信号，对所述第四数据信号采样并传输至所述锁存器的第二输出端以作为所述第三数据信号；
当所述时钟脉冲信号为低电平时，所述锁存器对所述第二数据信号和第三数据信号进行锁存。
12.如权利要求11所述的D触发器，其特征在于，所述锁存器的电源端经由脉冲导通电路连接电源，所述脉冲导通电路在所述时钟脉冲信号为低电平时导通，在所述时钟脉冲信号为高电平时关断。
13.如权利要求11所述的D触发器，其特征在于，所述传输电路包括：
第十一NMOS晶体管和第十二NMOS晶体管；其中，
所述第十一NMOS晶体管的栅极适于输入所述时钟脉冲信号，所述第十一NMOS晶体管的漏极连接所述第六反相器的输入端，所述第十一NMOS晶体管的源极适于输出所述第二数据信号；
所述第十二NMOS晶体管的栅极适于输入所述时钟脉冲信号，所述第十二NMOS晶体管的漏极连接所述第六反相器的输出端，所述第十二NMOS晶体管的源极适于输出所述第三数据信号。
14.如权利要求12所述的D触发器，其特征在于，所述锁存器包括：
第三PMOS晶体管、第四PMOS晶体管、第十三NMOS晶体管和第十四NMOS晶体管；其中，
所述第三PMOS晶体管的栅极连接所述第十三NMOS晶体管的栅极并适于接收所述第二数据信号，所述第三PMOS晶体管的源极连接所述第四PMOS晶体管的源极，并作为所述锁存器的电源端，所述第三PMOS晶体管的漏极连接所述第十三NMOS晶体管的漏极和所述第四PMOS晶体管的栅极；
所述第四PMOS晶体管的栅极连接所述第十四NMOS晶体管的栅极并适于接收所述第三数据信号，所述第四PMOS晶体管的漏极连接所述第十四NMOS晶体管的漏极和所述第三PMOS晶体管的栅极；
所述第十三NMOS晶体管的源极接地；
所述第十四NMOS晶体管的源极接地。
15.如权利要求12所述的D触发器，其特征在于，所述脉冲导通电路包括：
第五PMOS晶体管，所述第五PMOS晶体管的栅极适于输入所述时钟脉冲信号，所述第五PMOS晶体管的源极接电源，所述第五PMOS晶体管的漏极连接所述锁存器的电源端。
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