CN112019194A - 一种高速串化电路 - Google Patents

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Abstract

本发明公开了一种高速串化电路，包括动态单沿寄存器、动态双沿寄存器以及第一CMOS反相器；所述动态单沿寄存器用于在时钟控制信号的第m个时钟低电平到来时接收第一数据信号，并在所述第m个时钟低电平之后的第一个时钟高电平到来时输出所述第一数据信号的反相信号，m为正整数；所述动态双沿寄存器用于在所述第m个时钟低电平到来时接收第二数据信号，并在第m+1个时钟低电平到来时输出所述第二数据信号的反相信号；所述第一CMOS反相器的输入端连接所述动态单沿寄存器的输出端和所述动态双沿寄存器的输出端，所述第一CMOS反相器的输出端作为所述高速串化电路的输出端。本发明提供的高速串化电路，提高了系统的串化效率。

Description

一种高速串化电路
技术领域
本发明涉及数据通信技术领域，具体涉及一种高速串化电路。
背景技术
在当今移动应用的宽范围内，高速串行传输技术已逐渐取代并行传输方法而成为高速数据传输主流。当今很多公用互连标准都是基于串行传输来实现速度、物理紧密度和链路坚韧性，例如笔记本电脑显示互连、高速背板互连和呈现出的存储器结构。在高速串行接口中，发送器起着至关重要的作用，它将低速的并行数据有序地串化后，再发送到信道上去。在整个发送器中，串化电路的功耗占总功耗的三分之一，因而如何降低串化电路的功耗是发送器低功耗设计的关键要素。
图1是传统的串化电路的电路结构示意图，所述串化电路包括第一D触发器11、第二D触发器12以及二选一数据选择器13。所述第一D触发器11和所述第二D触发器12在时钟控制信号CLK的作用下，对第一数据信号D0和第二数据信号D1进行同步和采样；所述二选一数据选择器13在片选信号SCK的作用下，将两位数据有序地发送出去，完成数据二串一的转换。其中，
Figure BDA0002618494330000011
为所述片选信号SCK的反相信号，D为D触发器的数据端，CK为D触发器的时钟端，Q为D触发器的输出端，OUT为所述串化电路的输出端。
由于采用两个D触发器和一个数据选择器，并且需要两路时钟束完成两位数据的串化，图1所示的串化电路所用的晶体管数目较多，因而存在面积开销大、功耗高的问题。不仅如此，在图1所示的串化电路的实现过程中，往往需要在D触发器的输出端设置反相器，使数据和时钟满足相应的时序要求，进一步增加了所述串化电路的面积和功耗。
发明内容
本发明所要解决的是现有的串化电路面积开销大、功耗高的问题。
本发明通过下述技术方案实现：
一种高速串化电路，包括动态单沿寄存器、动态双沿寄存器以及第一CMOS反相器；
所述动态单沿寄存器用于在时钟控制信号的第m个时钟低电平到来时接收第一数据信号，并在所述第m个时钟低电平之后的第一个时钟高电平到来时输出所述第一数据信号的反相信号，m为正整数；
所述动态双沿寄存器用于在所述第m个时钟低电平到来时接收第二数据信号，并在第m+1个时钟低电平到来时输出所述第二数据信号的反相信号；
所述第一CMOS反相器的输入端连接所述动态单沿寄存器的输出端和所述动态双沿寄存器的输出端，所述第一CMOS反相器的输出端作为所述高速串化电路的输出端。
可选的，所述动态单沿寄存器包括第一受控反相器、第一锁存器以及第二受控反相器；
所述第一受控反相器用于在所述第m个时钟低电平到来时对所述第一数据信号进行反相；
所述第一锁存器用于对所述第一受控反相器的输出信号进行反相并锁存；
所述第二受控反相器用于在所述第m个时钟低电平之后的第一个时钟高电平到来时对所述第一锁存器的输出信号进行反相。
可选的，所述第一受控反相器包括第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管；
所述第一PMOS管的源极用于接收电源电压，所述第一PMOS管的漏极连接所述第二PMOS管的源极，所述第一PMOS管的栅极连接所述第二NMOS管的栅极并用于接收所述第一数据信号，所述第二PMOS管的漏极连接所述第一NMOS管的漏极并作为所述第一受控反相器的输出端，所述第二PMOS管的栅极用于接收所述时钟控制信号，所述第一NMOS管的源极连接所述第二NMOS管的漏极，所述第一NMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第二NMOS管的源极接地。
可选的，所述第一锁存器包括第二CMOS反相器、第四PMOS管、第五PMOS管、第四NMOS管以及第五NMOS管；
所述第二CMOS反相器的输入端连接所述第五PMOS管的漏极和所述第四NMOS管的漏极并作为所述第一锁存器的输入端，所述第二CMOS反相器的输出端连接所述第四PMOS管的栅极和所述第五NMOS管的栅极并作为所述第一锁存器的输出端，所述第四PMOS管的源极用于接收电源电压，所述第四PMOS管的漏极连接所述第五PMOS管的源极，所述第五PMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第四NMOS管的栅极用于接收所述时钟控制信号，所述第四NMOS管的源极连接所述第五NMOS管的漏极，所述第五NMOS管的源极接地。
可选的，所述第二受控反相器包括第六PMOS管、第七PMOS管、第六NMOS管以及第七NMOS管；
所述第六PMOS管的源极用于接收电源电压，所述第六PMOS管的漏极连接所述第七PMOS管的源极，所述第六PMOS管的栅极连接所述第七NMOS管的栅极并作为所述第二受控反相器的输入端，所述第七PMOS管的漏极连接所述第六NMOS管的漏极并作为所述第二受控反相器的输出端，所述第七PMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第六NMOS管的源极连接所述第七NMOS管的漏极，所述第六NMOS管的栅极用于接收所述时钟控制信号，所述第七NMOS管的源极接地。
可选的，所述动态双沿寄存器包括第三受控反相器、第二锁存器、第四受控反相器、第三锁存器以及第五受控反相器；
所述第三受控反相器用于在所述第m个时钟低电平到来时对所述第二数据信号进行反相；
所述第二锁存器用于对所述第三受控反相器的输出信号进行反相并锁存；
所述第四受控反相器用于在所述第m个时钟低电平之后的第一个时钟高电平到来时对所述第二锁存器的输出信号进行反相；
所述第三锁存器用于对所述第四受控反相器的输出信号进行反相并锁存；
所述第五受控反相器用于在所述第m+1个时钟低电平到来时对所述第三锁存器的输出信号进行反相。
可选的，所述第三受控反相器包括第八PMOS管、第九PMOS管、第八NMOS管以及第九NMOS管；
所述第八PMOS管的源极用于接收电源电压，所述第八PMOS管的漏极连接所述第九PMOS管的源极，所述第八PMOS管的栅极连接所述第九NMOS管的栅极并用于接收所述第二数据信号，所述第九PMOS管的漏极连接所述第八NMOS管的漏极并作为所述第三受控反相器的输出端，所述第九PMOS管的栅极用于接收所述时钟控制信号，所述第八NMOS管的源极连接所述第九NMOS管的漏极，所述第八NMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第九NMOS管的源极接地。
可选的，所述第二锁存器包括第三CMOS反相器、第十一PMOS管、第十二PMOS管、第十一NMOS管以及第十二NMOS管；
所述第三CMOS反相器的输入端连接所述第十二PMOS管的漏极和所述第十一NMOS管的漏极并作为所述第二锁存器的输入端，所述第三CMOS反相器的输出端连接所述第十一PMOS管的栅极和所述第十二NMOS管的栅极并作为所述第二锁存器的输出端，所述第十一PMOS管的源极用于接收电源电压，所述第十一PMOS管的漏极连接所述第十二PMOS管的源极，所述第十二PMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第十一NMOS管的栅极用于接收所述时钟控制信号，所述第十一NMOS管的源极连接所述第十二NMOS管的漏极，所述第十二NMOS管的源极接地。
可选的，所述第四受控反相器包括第十三PMOS管、第十四PMOS管、第十三NMOS管以及第十四NMOS管；
所述第十三PMOS管的源极用于接收电源电压，所述第十三PMOS管的漏极连接所述第十四PMOS管的源极，所述第十三PMOS管的栅极连接所述第十四NMOS管的栅极并作为所述第四受控反相器的输入端，所述第十四PMOS管的漏极连接所述第十三NMOS管的漏极并作为所述第四受控反相器的输出端，所述第十四PMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第十三NMOS管的源极连接所述第十四NMOS管的漏极，所述第十三NMOS管的栅极用于接收所述时钟控制信号，所述第十四NMOS管的源极接地。
可选的，所述第三锁存器包括第四CMOS反相器、第十六PMOS管、第十七PMOS管、第十六NMOS管以及第十七NMOS管；
所述第四CMOS反相器的输入端连接所述第十七PMOS管的漏极和所述第十六NMOS管的漏极并作为所述第三锁存器的输入端，所述第四CMOS反相器的输出端连接所述第十六PMOS管的栅极和所述第十七NMOS管的栅极并作为所述第三锁存器的输出端，所述第十六PMOS管的源极用于接收电源电压，所述第十六PMOS管的漏极连接所述第十七PMOS管的源极，所述第十七PMOS管的栅极用于接收所述时钟控制信号，所述第十六NMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第十六NMOS管的源极连接所述第十七NMOS管的漏极，所述第十七NMOS管的源极接地；
所述第五受控反相器包括第十八PMOS管、第十九PMOS管、第十八NMOS管以及第十九NMOS管；
所述第十八PMOS管的源极用于接收电源电压，所述第十八PMOS管的漏极连接所述第十九PMOS管的源极，所述第十八PMOS管的栅极连接所述第十九NMOS管的栅极并作为所述第五受控反相器的输入端，所述第十九PMOS管的漏极连接所述第十八NMOS管的漏极并作为所述第五受控反相器的输出端，所述第十九PMOS管的栅极用于接收所述时钟控制信号，所述第十八NMOS管的源极连接所述第十九NMOS管的漏极，所述第十八NMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第十九NMOS管的源极接地。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明提供的高速串化电路，采用动态单沿寄存器传输第一数据信号，采用动态双沿寄存器传输第二数据信号，采用第一CMOS反相器对所述动态单沿寄存器和所述动态双沿寄存器的输出信号进行反相。由于所述动态单沿寄存器是在时钟控制信号的第m个时钟低电平到来时接收所述第一数据信号，在所述第m个时钟低电平之后的第一个时钟高电平到来时输出所述第一数据信号的反相信号，所述动态双沿寄存器是在所述第m个时钟低电平到来时接收所述第二数据信号，在第m+1个时钟低电平到来时输出所述第二数据信号的反相信号，因而本发明提供的高速串化电路可以在所述时钟控制信号的一个周期内完成两位数据信号的串化，克服了现有高速串化电路串化时间长的缺点，大大提高了系统的串化效率。
本发明提供的高速串化电路结构简单，所用的晶体管数目少，占用芯片面积小，减小了系统的功耗，适用于各类数据串化场景，特别是在高速数据通信系统中，更能体现出低功耗、高效能的特点。凡是涉及到并行数据转换成串行数据的场景，均可使用本发明提供的高速串化电路，本发明提供的高速串化电路在不同频率的时钟控制下，能够完成不同数据率的串化，采用多个电路树形连接，能够完成2n位数据的串化。本发明提供的高速串化电路采用两条数据通路传输数据，两条数据通路相互独立，互不干扰，时钟控制信号的利用率高。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1是传统的串化电路的电路结构示意图；
图2是传统的串化电路中的D触发器的电路图；
图3是传统的串化电路中的二选一数据选择器的电路图；
图4是本发明实施例的高速串化电路的电路结构示意图；
图5是本发明实施例的高速串化电路的电路图；
图6是传统的串化电路的时序图；
图7是本发明实施例的高速串化电路的时序图。
具体实施方式
为了便于对比分析本发明的特征，以下对图1所示的传统串化电路中的D触发器的工作原理进行说明。
图2是传统串化电路中的D触发器的电路图。所述D触发器为主从结构的触发器，数据端D到结点n0之间的电路为触发器的主级电路，结点n0到输出端Q之间的电路为触发器的从级电路，整个D触发器由20个晶体管构成。在时钟控制信号CLK为低电平时，所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000061
为高电平，数据信号从数据端D传输到结点n0，主级电路中的锁存器将数据信号稳定地存储在结点n0，待所述时钟控制信号CLK跳变为高电平，所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000062
跳变为低电平，数据信号从结点n0传输到输出端Q，完成数据信号的传播。整个D触发器是由上升沿触发，数据信号的传输受所述时钟控制信号CLK的控制，一个时钟周期传输一个数据信号。
图3是传统串化电路中的二选一数据选择器13的电路图。为减小数据信号的传播延迟时间，所述二选一数据选择器13采用传输门逻辑组成的多路选择电路，片选信号SCK是与所述时钟控制信号CLK不同相的时钟。当所述片选信号SCK为低电平时，所述片选信号SCK的反相信号
Figure BDA0002618494330000063
为高电平，将第一数据信号D0输出；当所述片选信号SCK为SCK为高电平时，所述片选信号SCK的反相信号
Figure BDA0002618494330000064
为低电平，将第二数据信号D1输出。整个电路在所述片选信号SCK及其反相信号
Figure BDA0002618494330000065
的控制下，依次有序地实现串化功能。
正如背景技术中所描述的，图1所示的串化电路所用的晶体管数目较多，存在面积开销大、功耗高的问题。基于此，本发明实施例提供一种功耗低、面积开销小的高速串化电路，只需要一组差分时钟，在一个时钟周期内完成两位数据的串化。
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
本发明实施例提供一种高速串化电路，图4是所述高速串化电路的电路结构示意图，所述高速串化电路包括动态单沿寄存器41、动态双沿寄存器42以及第一CMOS反相器43。
具体地，所述动态单沿寄存器41用于在时钟控制信号CLK的第m个时钟低电平到来时接收第一数据信号D0，并在所述第m个时钟低电平之后的第一个时钟高电平到来时输出所述第一数据信号D0的反相信号，m为正整数。所述动态单沿寄存器41构成了所述第一数据信号D0的传输路径，在所述时钟控制信号CLK的上升沿将数据信号打出。
所述动态双沿寄存器42用于在所述第m个时钟低电平到来时接收第二数据信号D1，并在第m+1个时钟低电平到来时输出所述第二数据信号D1的反相信号。所述动态双沿寄存器42构成了所述第二数据信号D1的传输路径，在所述时钟控制信号CLK的下降沿将数据信号打出。
所述第一CMOS反相器43的输入端连接所述动态单沿寄存器41的输出端和所述动态双沿寄存器42的输出端，所述第一CMOS反相器43的输出端作为所述高速串化电路的输出端OUT。在所述第一数据信号D0的反相信号到来时，所述第一CMOS反相器43对所述第一数据信号D0的反相信号进行反相，输出所述第一数据信号D0；在所述第二数据信号D1的反相信号到来时，所述第一CMOS反相器43对所述第二数据信号D1的反相信号进行反相，输出所述第一数据信号D1。
本发明实施例提供的高速串化电路，采用所述动态单沿寄存器41传输所述第一数据信号D0，采用所述动态双沿寄存器42传输所述第二数据信号D1，采用所述第一CMOS反相器43对所述动态单沿寄存器41和所述动态双沿寄存器42的输出信号进行反相。由于所述动态单沿寄存器41是在所述时钟控制信号CLK的第m个时钟低电平到来时接收所述第一数据信号D0，在所述第m个时钟低电平之后的第一个时钟高电平到来时输出所述第一数据信号D0的反相信号，所述动态双沿寄存器42是在所述第m个时钟低电平到来时接收所述第二数据信号D1，在第m+1个时钟低电平到来时输出所述第二数据信号D1的反相信号，因而本发明实施例提供的高速串化电路可以在所述时钟控制信号CLK的一个周期内完成两位数据信号的串化，克服了现有高速串化电路串化时间长的缺点，大大提高了系统的串化效率。
本发明实施例提供的高速串化电路结构简单，所用的晶体管数目少，占用芯片面积小，减小了系统的功耗，适用于各类数据串化场景，特别是在高速数据通信系统中，更能体现出低功耗、高效能的特点。凡是涉及到并行数据转换成串行数据的场景，均可使用本发明实施例提供的高速串化电路，本发明实施例提供的高速串化电路在不同频率的时钟控制下，能够完成不同数据率的串化，采用多个电路树形连接，能够完成2n位数据的串化。本发明实施例提供的高速串化电路采用两条数据通路传输数据，两条数据通路相互独立，互不干扰，时钟控制信号的利用率高。
本发明实施例提供一种所述高速串化电路的具体电路，图5是所述高速串化电路的电路图。
参考图5，所述动态单沿寄存器41包括第一受控反相器、第一锁存器以及第二受控反相器。所述第一受控反相器用于在所述第m个时钟低电平到来时对所述第一数据信号D0进行反相；所述第一锁存器用于对所述第一受控反相器的输出信号进行反相并锁存；所述第二受控反相器用于在所述第m个时钟低电平之后的第一个时钟高电平到来时对所述第一锁存器的输出信号进行反相。所述第一受控反相器和所述第一锁存器构成主级触发和锁存，所述第二受控反相器和所述第一CMOS反相器43构成从级触发。
作为一种可选实现方式，所述第一受控反相器包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1以及第二NMOS管N2。所述第一PMOS管P1的源极用于接收电源电压VDD，所述第一PMOS管P1的漏极连接所述第二PMOS管P2的源极，所述第一PMOS管P1的栅极连接所述第二NMOS管N2的栅极并作为所述第一受控反相器的输入端，用于接收所述第一数据信号D0，所述第二PMOS管P2的漏极连接所述第一NMOS管N1的漏极并作为所述第一受控反相器的输出端，所述第二PMOS管P2的栅极用于接收所述时钟控制信号CLK，所述第一NMOS管N1的源极连接所述第二NMOS管N2的漏极，所述第一NMOS管N1的栅极用于接收所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000081
所述第二NMOS管N2的源极接地。
作为一种可选实现方式，所述第一锁存器包括第二CMOS反相器、第四PMOS管P4、第五PMOS管P5、第四NMOS管N4以及第五NMOS管N5。其中，所述第二CMOS反相器由第三NMOS管N3和第三PMOS管P3构成。所述第二CMOS反相器的输入端连接所述第五PMOS管P5的漏极和所述第四NMOS管N4的漏极并作为所述第一锁存器的输入端，所述第二CMOS反相器的输出端连接所述第四PMOS管P4的栅极和所述第五NMOS管N5的栅极并作为所述第一锁存器的输出端，所述第四PMOS管P4的源极用于接收电源电压VDD，所述第四PMOS管P4的漏极连接所述第五PMOS管P5的源极，所述第五PMOS管P5的栅极用于接收所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000082
所述第四NMOS管N4的栅极用于接收所述时钟控制信号CLK，所述第四NMOS管N4的源极连接所述第五NMOS管N5的漏极，所述第五NMOS管N5的源极接地。所述第一锁存器由反馈反相器和传输反相器构成，在所述时钟控制信号CLK及其反相信号
Figure BDA0002618494330000091
的作用下，将数据信号有效地存储在结点n2，结点n2没有对地和对电源的通路，因而不会有电荷泄放，改善了电路的抗噪声能力。
作为一种可选实现方式，所述第二受控反相器包括第六PMOS管P6、第七PMOS管P7、第六NMOS管N6以及第七NMOS管N7。所述第六PMOS管P6的源极用于接收电源电压VDD，所述第六PMOS管P6的漏极连接所述第七PMOS管P7的源极，所述第六PMOS管P6的栅极连接所述第七NMOS管N7的栅极并作为所述第二受控反相器的输入端，所述第七PMOS管P7的漏极连接所述第六NMOS管N6的漏极并作为所述第二受控反相器的输出端，所述第七PMOS管P7的栅极用于接收所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000092
所述第六NMOS管N6的源极连接所述第七NMOS管N7的漏极，所述第六NMOS管N6的栅极用于接收所述时钟控制信号CLK，所述第七NMOS管N7的源极接地。
所述动态双沿寄存器42包括第三受控反相器、第二锁存器、第四受控反相器、第三锁存器以及第五受控反相器。所述第三受控反相器用于在所述第m个时钟低电平到来时对所述第二数据信号D1进行反相；所述第二锁存器用于对所述第三受控反相器的输出信号进行反相并锁存；所述第四受控反相器用于在所述第m个时钟低电平之后的第一个时钟高电平到来时对所述第二锁存器的输出信号进行反相；所述第三锁存器用于对所述第四受控反相器的输出信号进行反相并锁存；所述第五受控反相器用于在所述第m+1个时钟低电平到来时对所述第三锁存器的输出信号进行反相。
所述第三受控反相器与所述第一受控反相器的尺寸、物理连接以及控制信号均相同，所述第二锁存器与所述第一锁存器的尺寸、物理连接以及控制信号均相同，所述第四受控反相器与所述第二受控反相器的尺寸、物理连接以及控制信号均相同。具体地，所述第三受控反相器包括第八PMOS管P8、第九PMOS管P9、第八NMOS管N8以及第九NMOS管N9。所述第八PMOS管P8的源极用于接收电源电压VDD，所述第八PMOS管P8的漏极连接所述第九PMOS管P9的源极，所述第八PMOS管P8的栅极连接所述第九NMOS管N9的栅极并用于接收所述第二数据信号D1，所述第九PMOS管P9的漏极连接所述第八NMOS管N8的漏极并作为所述第三受控反相器的输出端，所述第九PMOS管P9的栅极用于接收所述时钟控制信号CLK，所述第八NMOS管N8的源极连接所述第九NMOS管N9的漏极，所述第八NMOS管N8的栅极用于接收所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000101
，所述第九NMOS管N9的源极接地。
所述第二锁存器包括第三CMOS反相器、第十一PMOS管P11、第十二PMOS管P12、第十一NMOS管N11以及第十二NMOS管N12。其中，所述第三CMOS反相器由第十NMOS管N10和第十PMOS管P10构成。所述第三CMOS反相器的输入端连接所述第十二PMOS管P12的漏极和所述第十一NMOS管N11的漏极并作为所述第二锁存器的输入端，所述第三CMOS反相器的输出端连接所述第十一PMOS管P11的栅极和所述第十二NMOS管N12的栅极并作为所述第二锁存器的输出端，所述第十一PMOS管P11的源极用于接收电源电压VDD，所述第十一PMOS管P11的漏极连接所述第十二PMOS管P12的源极，所述第十二PMOS管P12的栅极用于接收所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000102
，所述第十一NMOS管N11的栅极用于接收所述时钟控制信号CLK，所述第十一NMOS管N11的源极连接所述第十二NMOS管N12的漏极，所述第十二NMOS管N12的源极接地。
所述第四受控反相器包括第十三PMOS管P13、第十四PMOS管P14、第十三NMOS管N13以及第十四NMOS管N14。所述第十三PMOS管P13的源极用于接收电源电压VDD，所述第十三PMOS管P13的漏极连接所述第十四PMOS管P14的源极，所述第十三PMOS管P13的栅极连接所述第十四NMOS管N14的栅极并作为所述第四受控反相器的输入端，所述第十四PMOS管P14的漏极连接所述第十三NMOS管N13的漏极并作为所述第四受控反相器的输出端，所述第十四PMOS管P14的栅极用于接收所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000103
，所述第十三NMOS管N13的源极连接所述第十四NMOS管N14的漏极，所述第十三NMOS管N13的栅极用于接收所述时钟控制信号CLK，所述第十四NMOS管N14的源极接地。
所述第三锁存器包括第四CMOS反相器、第十六PMOS管P16、第十七PMOS管P17、第十六NMOS管N16以及第十七NMOS管N17。其中，所述第四CMOS反相器由第十五NMOS管N15和第十五PMOS管P15构成。所述第四CMOS反相器的输入端连接所述第十七PMOS管P17的漏极和所述第十六NMOS管N16的漏极并作为所述第三锁存器的输入端，所述第四CMOS反相器的输出端连接所述第十六PMOS管P16的栅极和所述第十七NMOS管N17的栅极并作为所述第三锁存器的输出端，所述第十六PMOS管P16的源极用于接收电源电压VDD，所述第十六PMOS管P16的漏极连接所述第十七PMOS管P17的源极，所述第十七PMOS管P17的栅极用于接收所述时钟控制信号CLK，所述第十六NMOS管N16的栅极用于接收所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000111
所述第十六NMOS管N16的源极连接所述第十七NMOS管N17的漏极，所述第十七NMOS管N17的源极接地。
所述第五受控反相器包括第十八PMOS管P18、第十九PMOS管P19、第十八NMOS管N18以及第十九NMOS管N19。所述第十八PMOS管P18的源极用于接收电源电压VDD，所述第十八PMOS管P18的漏极连接所述第十九PMOS管P19的源极，所述第十八PMOS管P18的栅极连接所述第十九NMOS管N19的栅极并作为所述第五受控反相器的输入端，所述第十九PMOS管P19的漏极连接所述第十八NMOS管N18的漏极并作为所述第五受控反相器的输出端，所述第十九PMOS管P19的栅极用于接收所述时钟控制信号CLK，所述第十八NMOS管N18的源极连接所述第十九NMOS管N19的漏极，所述第十八NMOS管N18的栅极用于接收所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000112
所述第十九NMOS管N19的源极接地。
所述第一CMOS反相器43作为输出级电路，由第二十NMOS管N20和第二十PMOS管P20构成。
以下对本发明实施例的高速串化电路的工作原理进行说明：
当所述时钟控制信号CLK为低电平时，所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000113
为高电平，所述第一数据信号D0从所述动态单沿寄存器41的输入端传输到结点n2，并在所述第一锁存器的作用下稳定存储在结点n2。与此同时，在所述第二数据信号D1的传播支路上，所述第二数据信号D1也在所述时钟控制信号CLK的控制下从所述动态双沿寄存器42的输入端传输到结点n5。
当所述时钟控制信号CLK跳变为高电平时，所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000114
跳变为低电平，所述第一数据信号D0从结点n2传输到输出端OUT。与此同时，所述第二数据信号D1从结点n5传输到结点n7，并在所述第三锁存器的作用下，稳定存储在结点n7。
当所述时钟控制信号CLK跳变为低电平时，所述时钟控制信号CLK的反相信号
Figure BDA0002618494330000115
跳变为高电平，所述第二数据信号D1从结点n7传输到输出端OUT。与此同时，下一刻的第一数据信号D0已传输到结点n2，下一刻的第二数据信号D1已传输到结点n5，完成了两条数据传播路径数据的建立。
因此，本发明实施例的高速串化电路能在一个时钟周期内，完成两位数据的串化和下一刻数据的建立。本发明实施例的高速串化电路在所述时钟控制信号CLK的控制下，能够高效有序地完成数据串化，串化的全部过程只用了一个时钟周期，因而电路对时钟的利用率高，在相同时间内完成的数据串化数目多，提高了电路高速串化的速度，则串化相同数目的数据，本发明所消耗的电路功耗更小。并且，本发明实施例的高速串化电路在高速数据流串化的过程中，数据信号和时钟控制信号之间满足建立时间、维持时间的时序约束要求，不需要引入额外的反相器，进一步减小了电路功耗。
为了直观地对比本发明实施例的高速串化电路的高效能特点，图6和图7给出了传统高速串化电路与本发明实施例的高速串化电路的时序图。其中，图6为传统高速串化电路的时序图，图7为本发明实施例的高速串化电路的时序图。对于相同数据率的2比特数据串化，本发明实施例的高速串化电路在串化效率和功耗上具有明显的优势。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种高速串化电路，其特征在于，包括动态单沿寄存器、动态双沿寄存器以及第一CMOS反相器；
所述动态单沿寄存器用于在时钟控制信号的第m个时钟低电平到来时接收第一数据信号，并在所述第m个时钟低电平之后的第一个时钟高电平到来时输出所述第一数据信号的反相信号，m为正整数；
所述动态双沿寄存器用于在所述第m个时钟低电平到来时接收第二数据信号，并在第m+1个时钟低电平到来时输出所述第二数据信号的反相信号；
所述第一CMOS反相器的输入端连接所述动态单沿寄存器的输出端和所述动态双沿寄存器的输出端，所述第一CMOS反相器的输出端作为所述高速串化电路的输出端。
2.根据权利要求1所述的高速串化电路，其特征在于，所述动态单沿寄存器包括第一受控反相器、第一锁存器以及第二受控反相器；
所述第一受控反相器用于在所述第m个时钟低电平到来时对所述第一数据信号进行反相；
所述第一锁存器用于对所述第一受控反相器的输出信号进行反相并锁存；
所述第二受控反相器用于在所述第m个时钟低电平之后的第一个时钟高电平到来时对所述第一锁存器的输出信号进行反相。
3.根据权利要求2所述的高速串化电路，其特征在于，所述第一受控反相器包括第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管；
所述第一PMOS管的源极用于接收电源电压，所述第一PMOS管的漏极连接所述第二PMOS管的源极，所述第一PMOS管的栅极连接所述第二NMOS管的栅极并用于接收所述第一数据信号，所述第二PMOS管的漏极连接所述第一NMOS管的漏极并作为所述第一受控反相器的输出端，所述第二PMOS管的栅极用于接收所述时钟控制信号，所述第一NMOS管的源极连接所述第二NMOS管的漏极，所述第一NMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第二NMOS管的源极接地。
4.根据权利要求2所述的高速串化电路，其特征在于，所述第一锁存器包括第二CMOS反相器、第四PMOS管、第五PMOS管、第四NMOS管以及第五NMOS管；
所述第二CMOS反相器的输入端连接所述第五PMOS管的漏极和所述第四NMOS管的漏极并作为所述第一锁存器的输入端，所述第二CMOS反相器的输出端连接所述第四PMOS管的栅极和所述第五NMOS管的栅极并作为所述第一锁存器的输出端，所述第四PMOS管的源极用于接收电源电压，所述第四PMOS管的漏极连接所述第五PMOS管的源极，所述第五PMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第四NMOS管的栅极用于接收所述时钟控制信号，所述第四NMOS管的源极连接所述第五NMOS管的漏极，所述第五NMOS管的源极接地。
5.根据权利要求2所述的高速串化电路，其特征在于，所述第二受控反相器包括第六PMOS管、第七PMOS管、第六NMOS管以及第七NMOS管；
所述第六PMOS管的源极用于接收电源电压，所述第六PMOS管的漏极连接所述第七PMOS管的源极，所述第六PMOS管的栅极连接所述第七NMOS管的栅极并作为所述第二受控反相器的输入端，所述第七PMOS管的漏极连接所述第六NMOS管的漏极并作为所述第二受控反相器的输出端，所述第七PMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第六NMOS管的源极连接所述第七NMOS管的漏极，所述第六NMOS管的栅极用于接收所述时钟控制信号，所述第七NMOS管的源极接地。
6.根据权利要求1所述的高速串化电路，其特征在于，所述动态双沿寄存器包括第三受控反相器、第二锁存器、第四受控反相器、第三锁存器以及第五受控反相器；
所述第三受控反相器用于在所述第m个时钟低电平到来时对所述第二数据信号进行反相；
所述第二锁存器用于对所述第三受控反相器的输出信号进行反相并锁存；
所述第四受控反相器用于在所述第m个时钟低电平之后的第一个时钟高电平到来时对所述第二锁存器的输出信号进行反相；
所述第三锁存器用于对所述第四受控反相器的输出信号进行反相并锁存；
所述第五受控反相器用于在所述第m+1个时钟低电平到来时对所述第三锁存器的输出信号进行反相。
7.根据权利要求6所述的高速串化电路，其特征在于，所述第三受控反相器包括第八PMOS管、第九PMOS管、第八NMOS管以及第九NMOS管；
所述第八PMOS管的源极用于接收电源电压，所述第八PMOS管的漏极连接所述第九PMOS管的源极，所述第八PMOS管的栅极连接所述第九NMOS管的栅极并用于接收所述第二数据信号，所述第九PMOS管的漏极连接所述第八NMOS管的漏极并作为所述第三受控反相器的输出端，所述第九PMOS管的栅极用于接收所述时钟控制信号，所述第八NMOS管的源极连接所述第九NMOS管的漏极，所述第八NMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第九NMOS管的源极接地。
8.根据权利要求6所述的高速串化电路，其特征在于，所述第二锁存器包括第三CMOS反相器、第十一PMOS管、第十二PMOS管、第十一NMOS管以及第十二NMOS管；
所述第三CMOS反相器的输入端连接所述第十二PMOS管的漏极和所述第十一NMOS管的漏极并作为所述第二锁存器的输入端，所述第三CMOS反相器的输出端连接所述第十一PMOS管的栅极和所述第十二NMOS管的栅极并作为所述第二锁存器的输出端，所述第十一PMOS管的源极用于接收电源电压，所述第十一PMOS管的漏极连接所述第十二PMOS管的源极，所述第十二PMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第十一NMOS管的栅极用于接收所述时钟控制信号，所述第十一NMOS管的源极连接所述第十二NMOS管的漏极，所述第十二NMOS管的源极接地。
9.根据权利要求6所述的高速串化电路，其特征在于，所述第四受控反相器包括第十三PMOS管、第十四PMOS管、第十三NMOS管以及第十四NMOS管；
所述第十三PMOS管的源极用于接收电源电压，所述第十三PMOS管的漏极连接所述第十四PMOS管的源极，所述第十三PMOS管的栅极连接所述第十四NMOS管的栅极并作为所述第四受控反相器的输入端，所述第十四PMOS管的漏极连接所述第十三NMOS管的漏极并作为所述第四受控反相器的输出端，所述第十四PMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第十三NMOS管的源极连接所述第十四NMOS管的漏极，所述第十三NMOS管的栅极用于接收所述时钟控制信号，所述第十四NMOS管的源极接地。
10.根据权利要求6所述的高速串化电路，其特征在于，所述第三锁存器包括第四CMOS反相器、第十六PMOS管、第十七PMOS管、第十六NMOS管以及第十七NMOS管；
所述第四CMOS反相器的输入端连接所述第十七PMOS管的漏极和所述第十六NMOS管的漏极并作为所述第三锁存器的输入端，所述第四CMOS反相器的输出端连接所述第十六PMOS管的栅极和所述第十七NMOS管的栅极并作为所述第三锁存器的输出端，所述第十六PMOS管的源极用于接收电源电压，所述第十六PMOS管的漏极连接所述第十七PMOS管的源极，所述第十七PMOS管的栅极用于接收所述时钟控制信号，所述第十六NMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第十六NMOS管的源极连接所述第十七NMOS管的漏极，所述第十七NMOS管的源极接地；
所述第五受控反相器包括第十八PMOS管、第十九PMOS管、第十八NMOS管以及第十九NMOS管；
所述第十八PMOS管的源极用于接收电源电压，所述第十八PMOS管的漏极连接所述第十九PMOS管的源极，所述第十八PMOS管的栅极连接所述第十九NMOS管的栅极并作为所述第五受控反相器的输入端，所述第十九PMOS管的漏极连接所述第十八NMOS管的漏极并作为所述第五受控反相器的输出端，所述第十九PMOS管的栅极用于接收所述时钟控制信号，所述第十八NMOS管的源极连接所述第十九NMOS管的漏极，所述第十八NMOS管的栅极用于接收所述时钟控制信号的反相信号，所述第十九NMOS管的源极接地。
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