CN111540392B - 时钟生成电路以及包含时钟生成电路的存储器件 - Google Patents

时钟生成电路以及包含时钟生成电路的存储器件 Download PDF

Info

Publication number
CN111540392B
CN111540392B CN201911288841.6A CN201911288841A CN111540392B CN 111540392 B CN111540392 B CN 111540392B CN 201911288841 A CN201911288841 A CN 201911288841A CN 111540392 B CN111540392 B CN 111540392B
Authority
CN
China
Prior art keywords
clock
signal
internal
data
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911288841.6A
Other languages
English (en)
Other versions
CN111540392A (zh
Inventor
金光淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020180173971A external-priority patent/KR102687581B1/ko
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111540392A publication Critical patent/CN111540392A/zh
Application granted granted Critical
Publication of CN111540392B publication Critical patent/CN111540392B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

本发明公开一种时钟生成电路以及包含时钟生成电路的存储器件。存储器件可以包括：时钟分频电路，其适于通过将外部时钟分频来生成多个内部时钟；模式判定电路，其适于基于内部时钟而根据读取命令的输入时间点来确定操作模式；以及时钟排列电路，其适于按照根据操作模式而确定的顺序来排列内部时钟，并且输出排列的时钟作为多个数据输出时钟；以及数据排列电路，其适于根据操作模式来排列读取数据，以及响应于数据输出时钟而输出被排列的数据。

Description

时钟生成电路以及包含时钟生成电路的存储器件
相关申请的交叉引用
本申请要求2018年12月31日向韩国知识产权局提交的申请号为10-2018-0173971的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
示例性实施例涉及一种基于时钟来将数据排序的存储器件。
背景技术
近来，随着存储系统的操作速度的提高，要求存储系统中的存储器件具有高传输速率。为了满足高数据传输速率或高带宽数据传输，存储器件应用预取(prefetch)来对数据进行排序。预取指的是对串行输入的数据进行锁存和解串行化的操作。
为了对并行或串行的数据进行排序，存储器件使用对内部时钟进行分频的方法。存储器件包括时钟生成电路，以通过对内部时钟进行分频来生成具有不同相位的多相时钟。存储器件根据该多相时钟对数据进行排序，以及传输被排序的数据。
发明内容
各种实施例针对一种存储器件，该存储器件能够根据命令的输入时间点来调整从外部时钟分频的内部时钟的排序顺序，从而确保基于内部时钟来排序的数据的有效窗口。
在一个实施例中，一种时钟生成电路可以包括：时钟分频电路，适于通过将外部时钟分频来生成第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟；模式信号生成电路，适于基于第一内部时钟和第三内部时钟，根据读取命令的输入时间点来生成第一模式信号和第二模式信号；第一移位电路，适于通过响应于第一内部时钟而将第一模式信号移位来生成多个第一移位信号；第二移位电路，适于通过响应于第三内部时钟而将第二模式信号移位来生成多个第二移位信号；时钟排列电路，适于响应于所述多个第一移位信号和所述第二移位信号来排列所述第一内部时钟至第四内部时钟，并输出被排列的时钟作为第一数据输出时钟、第二数据输出时钟、第三数据输出时钟和第四数据输出时钟。
在一个实施例中，一种存储器件可以包括：时钟分频电路，适于通过将外部时钟分频来生成多个内部时钟；模式判定电路，适于基于内部时钟而根据读取命令的输入时间点来确定操作模式；时钟排列电路，适于按照根据操作模式而确定的顺序来排列内部时钟，并且输出被排列的时钟作为多个数据输出时钟；以及数据排列电路，适于根据操作模式来排列读取数据，并响应于数据输出时钟而输出被排列的数据。
在一个实施例中，一种存储器件可以包括：时钟发生电路，其适于接收外部时钟，通过将外部时钟分频来生成多个内部时钟，并且根据基于读取命令的输入定时而确定的操作模式来排列多个内部时钟，以生成多个数据输出时钟；以及数据排列电路，适于从存储单元阵列接收并行的多个数据，根据操作模式来排列所述多个数据以生成被排列的多个数据，并且根据所述多个数据输出时钟来将被排列的所述多个数据串行化，以输出串行化的数据。
附图说明
图1是图示根据一个实施例的存储器件的框图。
图2是图示图1中所示的模式判定电路的框图。
图3是图示图2中所示的第一移位电路的框图。
图4是图示图1中所示的时钟排列电路的电路图。
图5是图示图1中所示的时钟脉冲生成电路的电路图。
图6是图示图1中所示的时钟组合电路的电路图。
图7A和图7B是图示根据一个实施例的存储器件的操作的信号波形图。
具体实施方式
下面参照附图来更详细地描述各个实施例。然而，本发明可以以不同的形式来实施，从而不应当被解释成局限于本文中所阐述的实施例。与此相反，提供这些实施例使得此公开是彻底且完整的，且这些实施例将本发明的范围完全传达给本领域技术人员。此外，本文中对“一个实施例”、“另一实施例”等的引用不一定指向仅一个实施例，以及对任何这样的短语的引用不一定指向相同的实施例。贯穿本公开，相同的附图标记在本发明的附图和实施例中指代相同的部件。
本发明可以以多种方式来实现，包括作为过程；装置；系统；在计算机可读存储介质上实施的计算机程序产品；和/或处理器，例如适于执行存储在耦接到处理器的存储器上的指令和/或由耦接到处理器的存储器提供的指令的处理器。在本说明书中，这些实施方式或本发明可以采用的任何其他形式可以被称为技术。通常，在本发明的范围内，可以改变所公开的过程的步骤顺序。除非另有说明，否则，被描述为适于执行任务的诸如处理器或存储器之类的组件可以被实现为：被临时配置为在给定时间执行任务的通用组件、或被制造为执行该任务的特定组件。如本文所使用的，术语“处理器”等是指适于处理诸如计算机程序指令之类的数据的一个或多个器件、电路、和/或处理核心。
下面结合示出本发明各方面的附图提供本发明实施例的详细描述。结合这样的实施例描述了本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求书限制。本发明包括在权利要求的范围内的许多替代、修改和等同物。在下面的描述中阐述了许多具体细节，以便提供对本发明的透彻理解。提供这些详细信息仅作为示例。可以在没有这些具体细节中的一些或全部的情况下根据权利要求来实践本发明。为了清楚起见，没有详细描述与本发明相关的技术领域中已知的技术材料，从而不会不必要地模糊本发明。
图1是图示根据一个实施例的存储器件100的框图。
参照图1，存储器件100可以包括时钟生成电路110和数据排列电路120。时钟生成电路110可以包括时钟分频电路111、模式判定电路112、时钟排列电路113、时钟脉冲生成电路114以及时钟组合电路115。数据排列电路120可以包括选择电路121和数据串行化电路122。时钟分频电路111、模式判定电路112、时钟排列电路113、时钟脉冲生成电路114、时钟组合电路115、选择电路121和数据串行化电路122包括针对它们各自的操作和功能所需的所有电路、系统、软件、固件以及器件。
时钟分频电路111可以通过将外部时钟CLK分频来生成具有不同相位的多个内部时钟ICLK<1:4>。可以将外部时钟CLK设置为周期性跳变的信号。时钟分频电路111可以在外部时钟CLK的第一上升沿/下降沿和第二上升沿/下降沿处生成具有90°的相位差的第一内部时钟至第四内部时钟ICLK<1:4>。然而，本实施例不限于此，而是可以被实现为生成各种数量的内部时钟。
模式判定电路112可以基于第一内部时钟ICLK<1>和第三内部时钟和ICLK<3>，根据读取命令RD的输入时间点来确定操作模式。模式判定电路112可以生成指示所确定的操作模式的第一模式信号LTOE_A和第二模式信号LTOE_B、以及分别与第一模式信号LTOE_A和第二模式信号LTOE_B相对应的多个第一移位信号LTOE_A<1:5>和多个第二移位信号LTOE_B<1:5>。将参照图2更详细地描述模式判定电路112的操作。
时钟排列电路113可以按照根据操作模式而确定的顺序来排列第一内部时钟至第四内部时钟ICLK<1:4>，并且输出被排序的时钟作为第一数据输出时钟至第四数据输出时钟DOCLK<1:4>。时钟排列电路113可以响应于多个第一移位信号LTOE_A<1:5>和多个第二移位信号LTOE_B<1:5>之中的第一至第四个第一移位信号LTOE_A<1:4>和第一至第四个第二移位信号LTOE_B<1:4>而对第一内部时钟至第四内部时钟ICLK<1:4>进行排序，并输出被排序的时钟作为第一数据输出时钟至第四数据输出时钟DOCLK<1:4>。
时钟脉冲生成电路114可以利用第三内部时钟ICLK<3>和第一内部时钟ICLK<1>生成第一时钟脉冲和第二时钟脉冲CLK_PL<1:2>。特别地，时钟脉冲生成电路114可以响应于多个第一移位信号LTOE_A<1:5>和多个第二移位信号LTOE_B<1:5>中的第一个第一移位信号LTOE_A<1>和最后一个第一移位信号LTOE_A<5>以及第一个第二移位信号LTOE_B<1>和最后一个第二移位信号LTOE_B<5>而生成第一时钟脉冲和第二时钟脉冲CLK_PL<1:2>。
时钟组合电路115可以组合第一数据输出时钟至第四数据输出时钟DOCLK<1:4>以及第一时钟脉冲和第二时钟脉冲CLK_PL<1:2>，并且输出组合的时钟作为第一最终时钟至第四最终时钟CLK_FL<1:4>。将参考图6更详细地描述时钟组合电路115的操作。
选择电路121可以根据由模式判定电路112确定的操作模式来对从存储单元阵列(未示出)读取的数据RDATA<1:4>进行排序。选择电路121可以响应于第一模式信号LTOE_A和第二模式信号LTOE_B，对通过第一输入节点至第四输入节点输入的数据RDATA<1:4>进行排序，并且将被排序的数据DATA<1:4>输出至第一输出节点至第四输出节点。
当第一模式信号LTOE_A被激活时，选择电路121可以将通过第一输入节点至第四输入节点输入的数据RDATA<1:4>分别排序给第三输出节点、第四输出节点、第一输出节点和第二输出节点，并且顺序地输出被排序的数据DATA<3><4><1><2>。当第二模式信号LTOE_B被激活时，选择电路121可以将通过第一输入节点至第四输入节点输入的数据RDATA<1:4>分别排序给第一输出节点至第四输出节点，并顺序地输出被排序的数据DATA<1:4>。
数据串行化电路122可以响应于第一最终时钟至第四最终时钟CLK_FL<1:4>而将被排序的数据DATA<1:4>输出给数据焊盘DQ。数据串行化电路122可以响应于第一最终时钟至第四最终时钟CLK_FL<1:4>而将并行输入的数据DATA<1:4>串行化，并且将串行化的数据输出给数据焊盘DQ。
图2是图示图1中所示的模式判定电路的框图。
参照图2，模式判定电路112可以包括模式信号生成电路210、第一移位电路220以及第二移位电路230。
模式信号生成电路210可以基于第一内部时钟ICLK<1>和第三内部时钟ICLK<3>，根据读取命令RD的输入时间点来生成第一模式信号LTOE_A和第二模式信号LTOE_B。当读取命令RD与第一内部时钟ICLK<1>同步地输入时，模式信号生成电路210可以激活第一模式信号LTOE_A。当读取命令RD与第三内部时钟ICLK<3>同步地输入时，模式信号生成电路210可以激活第二模式信号LTOE_B。
当第一模式信号LTOE_A被激活时，第一移位电路220可以通过响应于第一内部时钟ICLK<1>而将第一模式信号LTOE_A移位来生成多个第一移位信号LTOE_A<1:5>。当第二模式信号LTOE_B被激活时，第二移位电路230可以通过响应于第三内部时钟ICLK<3>而将第二模式信号LTOE_B移位来生成多个第二移位信号LTOE_B<1:5>。
图3是图示图2中所示的第一移位电路220的框图。由于第一移位电路220和第二移位电路230除了输入信号不同之外具有相同的配置，因此将代表性地描述第一移位电路220。
参照图3，第一移位电路220可以包括多个第一触发器(F/F)310、多个多路复用器(MUX)320和多个第二触发器(F/F)330。第一移位电路220可以通过同步于第一内部时钟ICLK<1>而将第一模式信号LTOE_A延迟与读取潜伏时间(read latency)相对应的时间并且将延迟信号LTOE_A<0>移位来生成多个第一移位信号LTOE_A<1:5>。
多个第一触发器310可以响应于第一内部时钟ICLK<1>而将第一模式信号LTOE_A移位。此时，输入到每个多路复用器320的信号RL<X>可以响应于读取潜伏时间而被激活。因此，通过与被激活的信号RL<X>相对应的多路复用器320，第一模式信号LTOE_A可以被延迟与读取潜伏时间相对应的时间，并且被输出为延迟信号LTOE_A<0>。
多个第二触发器330可以通过响应于第一内部时钟ICLK<1>而将延迟信号LTOE_A<0>移位来生成多个第一移位信号LTOE_A<1:5>。多个第二触发器330可以生成五个第一移位信号LTOE_A<1:5>，它们具有与第一内部时钟ICLK<1>的90°相对应的相位差。然而，本实施例不限于此，而是可以被实现为生成各种数量的移位信号。
类似地，图2的第二移位电路230可以通过同步于第三内部时钟ICLK<3>而将第二模式信号LTOE_B延迟与读取潜伏时间相对应的时间并且将延迟的信号移位来生成多个第二移位信号LTOE_B<1:5>。第二移位电路230可以生成五个第二移位信号LTOE_B<1:5>，它们具有与第三内部时钟ICLK<3>的90°相对应的相位差。
图4是图示图1所示的时钟排列电路113的电路图。
参照图4，时钟排列电路113可以包括第一时钟传输电路410至第四时钟传输电路440。第一时钟传输电路410至第四时钟传输电路440中的每个可以包括第一与非门NAND1与第二与非门NAND2以及第一反相器INV1与第二反相器INV2。第一时钟传输电路410至第四时钟传输电路440包括针对它们各自的操作和功能所需的所有电路、系统、软件、固件和器件。
第一时钟传输电路410可以响应于多个第一移位信号LTOE_A<1:5>中的第三个第一移位信号LTOE_A<3>和多个第二移位信号LTOE_B<1:5>中的第一个第二移位信号LTOE_B<1>，来传输第一内部时钟ICLK<1>作为第一数据输出时钟DOCLK<1>。此时，多个第一和第二移位信号LTOE_A<1:5>和LTOE_B<1:5>可以是被激活为逻辑低电平的信号。
因此，当第三个第一移位信号LTOE_A<3>被激活为逻辑低电平时，由第一反相器INV1反相为逻辑高电平的信号可以被输入到第一与非门NAND1。因此，响应于第一内部时钟ICLK<1>，第一与非门NAND1可以使PMOS晶体管导通/截止以输出第一数据输出时钟DOCLK<1>。
当第一个第二移位信号LTOE_B<1>被激活为逻辑低电平时，由第二反相器INV2反相为逻辑高电平的信号可以被输入到第二与非门NAND2。因此，响应于第一内部时钟ICLK<1>，第二与非门NAND2可以使NMOS晶体管导通/截止以输出第一数据输出时钟DOCLK<1>。
类似地，第二时钟传输电路420可以响应于多个第一移位信号LTOE_A<1:5>中的第四个第一移位信号LTOE_A<4>和多个第二移位信号LTOE_B<1:5>中的第二个第二移位信号LTOE_B<2>，来传输第二内部时钟ICLK<2>作为第二数据输出时钟DOCLK<2>。第三时钟传输电路430可以响应于多个第一移位信号LTOE_A<1:5>中的第一个第一移位信号LTOE_A<1>和多个第二移位信号LTOE_B<1:5>中的第三个第二移位信号LTOE_B<3>，来传输第三内部时钟ICLK<3>作为第三数据输出时钟DOCLK<3>。第四时钟传输电路440可以响应于多个第一移位信号LTOE_A<1:5>中的第二个第一移位信号LTOE_A<2>和多个第二移位信号LTOE_B<1:5>中的第四个第二移位信号LTOE_B<4>，来传输第四内部时钟ICLK<4>作为第四数据输出时钟DOCLK<4>。
即，时钟排列电路113可以响应于多个第一移位信号LTOE_A<1:5>中的第三个第一移位信号LTOE_A<3>、第四个第一移位信号LTOE_A<4>、第一个第一移位信号LTOE_A<1>和第二个第一移位信号LTOE_A<2>，来传输第一内部时钟至第四内部时钟ICLK<1:4>作为第一数据输出时钟至第四数据输出时钟DOCLK<1:4>。此外，时钟排列电路113可以分别响应于多个第二移位信号LTOE_B<1:5>中的第一个第二移位信号至第四个第二移位信号LTOE_B<1:4>，来传输第一内部时钟至第四内部时钟ICLK<1:4>作为第一数据输出时钟至第四数据输出时钟DOCLK<1:4>。
图5是图示图1中所示的时钟脉冲生成电路的电路图。
参照图5，时钟脉冲生成电路114可以包括第一时钟脉冲生成电路510和第二时钟脉冲生成电路520。第一时钟脉冲生成电路510和第二时钟脉冲生成电路520中的每个可以包括第三与非门NAND3和第四与非门NAND4、以及第三反相器INV3和第四反相器INV4。第一时钟脉冲生成电路510和第二时钟脉冲生成电路520包括针对它们各自的操作和功能所需的所有电路、系统、软件、固件和器件。
第一时钟脉冲生成电路510可以响应于多个第一移位信号LTOE_A<1:5>中的第一个第一移位信号LTOE_A<1>和第五个第一移位信号LTOE_A<5>来输出第三内部时钟ICLK<3>作为第一时钟脉冲CLK_PL<1>。在多个第一移位信号LTOE_A<1:5>之中的第一个第一移位信号LTOE_A<1>和第五个第一移位信号LTOE_A<5>分别具有逻辑高电平和逻辑低电平的区间中，第一时钟脉冲生成电路510可以输出第三内部时钟ICLK<3>作为第一时钟脉冲CLK_PL<1>。
具体地，当多个第一移位信号LTOE_A<1:5>中的第一个第一移位信号LTOE_A<1>和第五个第一移位信号LTOE_A<5>分别具有逻辑高电平和逻辑低电平时，第三与非门NAND3可以输出逻辑低电平的输出信号。第四反相器INV4可以将第三与非门NAND3的输出信号反相，并且将逻辑高电平的信号输入到第四与非门NAND4。
因此，在多个第一移位信号LTOE_A<1:5>之中的第一个第一移位信号LTOE_A<1>和第五个第一移位信号LTOE_A<5>分别具有逻辑高电平和逻辑低电平的区间中，第四与非门NAND4可以响应于第三内部时钟ICLK<3>而使NMOS晶体管导通/截止。在该区间中，随着第三内部时钟ICLK<3>变为逻辑高/低电平，第一时钟脉冲CLK_PL<1>也可以变为逻辑高/低电平。
类似地，第二时钟脉冲生成电路520可以响应于多个第二移位信号LTOE_B<1:5>中的第一个第二移位信号LTOE_B<1>和第五个第二移位信号LTOE_B<5>来输出第一内部时钟ICLK<1>作为第二时钟脉冲CLK_PL<2>。在多个第二移位信号LTOE_B<1:5>之中的第一个第二移位信号LTOE_B<1>和第五个第二移位信号LTOE_B<5>分别具有逻辑高电平和逻辑低电平的区间中，第二时钟脉冲生成电路520可以输出第一内部时钟ICLK<1>作为第二时钟脉冲CLK_PL<2>。
图6是图示图1所示的时钟组合电路115的电路图。
参照图6，时钟组合电路115可以包括第一时钟组合电路610至第四时钟组合电路640。第一时钟组合电路610和第三时钟组合电路630中的每个可以包括第五与非门NAND5和第六与非门NAND6、第五反相器INV5和第六反相器INV6、以及第一或非门NOR1。第二时钟组合电路620和第四时钟组合电路640中的每个可以包括第七与非门NAND7和第八与非门NAND8、第七反相器INV7和第八反相器INV8、以及第二或非门NOR2。第一时钟组合电路610至第四时钟组合电路640包括针对它们各自的操作和功能所需的所有电路、系统、软件、固件和器件。
第一时钟组合电路610可以组合第一数据输出时钟和第二数据输出时钟DOCLK<1:2>，并输出第一最终时钟CLK_FL<1>。在第一数据输出时钟和第二数据输出时钟DOCLK<1:2>分别具有逻辑高电平和逻辑低电平的区间中，第一时钟组合电路610可以输出处于逻辑高电平的第一最终时钟CLK_FL<1>。
此时，使能信号EN可以是在读取操作期间被激活的信号。当第一数据输出时钟DOCLK<1>具有逻辑高电平时，第五与非门NAND5可以输出逻辑低电平的输出信号。第五反相器INV5可以将第五与非门NAND5的输出信号反相，并且将逻辑高电平的信号输入到第六与非门NAND6。
当第二数据输出时钟DOCLK<2>具有逻辑低电平时，第一或非门NOR1可以输出逻辑高电平的输出信号。因此，在第一数据输出时钟和第二数据输出时钟DOCLK<1:2>分别具有逻辑高电平和逻辑低电平的区间中，第六与非门NAND6可以输出逻辑低电平的输出信号，并且第一最终时钟CLK_FL<1>可以被激活为逻辑高电平。
类似地，第三时钟组合电路630可以组合第三数据输出时钟和第四数据输出时钟DOCLK<3:4>，并输出第三最终时钟CLK_FL<3>。在第三数据输出时钟和第四数据输出时钟DOCLK<3:4>分别具有逻辑高电平和逻辑低电平的区间中，第三时钟组合电路630可以输出处于逻辑高电平的第三最终时钟CLK_FL<3>。
第二时钟组合电路620可以组合第二数据输出时钟和第三数据输出时钟DOCLK<2:3>以及第一时钟脉冲CLK_PL<1>，并且输出第二最终时钟CLK_FL<2>。在第二数据输出时钟DOCLK<2>具有逻辑高电平以及第三数据输出时钟DOCLK<3>和第一时钟脉冲CLK_PL<1>具有逻辑低电平的区间中，第二时钟组合电路620可以输出处于逻辑高电平的第二最终时钟CLK_FL<2>。
如上所述，使能信号EN可以是在读取操作期间被激活的信号。当第二数据输出时钟DOCLK<2>具有逻辑高电平时，第七与非门NAND7可以输出逻辑低电平的输出信号。第七反相器INV7可以将第七与非门NAND7的输出信号反相，并且将逻辑高电平的信号输入到第八与非门NAND8。
当第三数据输出时钟DOCLK<3>和第一时钟脉冲CLK_PL<1>具有逻辑低电平时，第二或非门NOR2可以输出逻辑高电平的输出信号。因此，在第二数据输出时钟DOCLK<2>具有逻辑高电平以及第三数据输出时钟DOCLK<3>和第一时钟脉冲CLK_PL<1>具有逻辑低电平的区间中，第八与非门NAND8可以输出逻辑低电平的输出信号，并且第二最终时钟CLK_FL<2>可以被激活为逻辑高电平。
类似地，第四时钟组合电路640可以组合第四数据输出时钟DOCLK<4>、第一数据输出时钟DOCLK<1>和第二时钟脉冲CLK_PL<2>，并且输出第四最终时钟CLK_FL<4>。在第四数据输出时钟DOCLK<4>具有逻辑高电平以及第一数据输出时钟DOCLK<1>和第二时钟脉冲CLK_PL<2>具有逻辑低电平的区间中，第四时钟组合电路640可以输出处于逻辑高电平的第四最终时钟CLK_FL<4>。
图7A和7B是图示根据实施例的存储器件100的操作的信号波形图。图7A和7B示出了图1至图6所示的存储器件100在读取命令RD的不同输入时间点的信号波形。
参照图7A，时钟分频电路111可以通过将外部时钟CLK分频来生成具有90°的相位差的第一内部时钟至第四内部时钟ICLK<1:4>。模式判定电路112可以基于第一内部时钟至第四内部时钟ICLK<1:4>中的第一内部时钟ICLK<1>和第三内部时钟ICLK<3>，根据读取命令RD的输入时间点来确定操作模式。
当读取命令RD与第一内部时钟ICLK<1>同步地输入时(①)，模式判定电路112可以激活第一模式信号LTOE_A。模式判定电路112可以通过将第一模式信号LTOE_A延迟与读取潜伏时间相对应的时间并且对延迟的信号移位来生成第一移位信号LTOE_A<1:5>。
第一模式信号LTOE_A可以在与突发长度相对应的区间BL期间被激活。从第一模式信号LTOE_A生成的第一移位信号LTOE_A<1:5>可以用作用于根据读取操作来将数据输出电路使能的输出使能信号。尽管图7A示出了五个第一移位信号LTOE_A<1:5>，但是可以通过根据数据输出电路在数据路径上的位置而将第一模式信号LTOE_A移位来生成多个移位信号。
时钟排列电路113可以响应于第一个第一移位信号LTOE_A<1>而传输第三内部时钟ICLK<3>作为第三数据输出时钟DOCLK<3>。然后，响应于随后被激活的第二个第一移位信号至第四个第一移位信号LTOE_A<2:4>，时钟排列电路113可以分别传送第四内部时钟ICLK<4>、第一内部时钟ICLK<1>和第二内部时钟ICLK<2>作为第四数据输出时钟DOCLK<4>、第一数据输出时钟DOCLK<1>和第二数据输出时钟DOCLK<2>。
时钟脉冲生成电路114可以响应于第一个第一移位信号LTOE_A<1>和第五个第一移位信号LTOE_A<5>而利用第三内部时钟ICLK<3>来生成第一时钟脉冲CLK_PL<1>。在对应于突发长度的区间期间，可以通过第一个第一移位信号LTOE_A<1>而将第三内部时钟ICLK<3>排序为第三数据输出时钟DOCLK<3>。时钟脉冲生成电路114可以将第一个第一移位信号LTOE_A<1>和第五个第一移位信号LTOE_A<5>组合，并生成在与突发长度相对应的区间之后被激活的、具有第三内部时钟ICLK<3>的时钟脉冲(②)的第一时钟脉冲CLK_PL<1>。
时钟组合电路115可以组合第一数据输出时钟至第四数据输出时钟DOCLK<1:4>和第一时钟脉冲CLK_PL<1>，并生成第一最终时钟至第四最终时钟CLK_FL<1:4>。时钟组合电路115可以通过组合第一数据输出时钟至第四数据输出时钟DOCLK<1:4>中的相邻的时钟来生成第一最终时钟至第四最终时钟CLK_FL<1:4>。特别地，时钟组合电路115可以通过将第二数据输出时钟和第三数据输出时钟DOCLK<2:3>与第一时钟脉冲CLK_PL<1>组合来生成第二最终时钟CLK_FL<2>。
当第一模式信号LTOE_A被激活时，选择电路121可以将通过第一输入节点至第四输入节点输入的数据RDATA<1:4>分别排序到第三输出节点、第四输出节点、第一输出节点和第二输出节点，并且顺序地输出被排序的数据DATA<3><4><1><2>。数据串行化电路122可以响应于第三最终时钟CLK_FL<3>、第四最终时钟CLK_FL<4>、第一最终时钟CLK_FL<1>和第二最终时钟CLK_FL<2>而顺序地将被排序的数据DATA<3><4><1><2>串行化，并将串行化的数据输出到数据焊盘DQ。
参照图7B，当读取命令RD与第三内部时钟ICLK<3>同步地输入时(①)，模式判定电路112可以激活第二模式信号LTOE_B。模式判定电路112可以通过将第二模式信号LTOE_B延迟与读取潜伏时间相对应的时间并将该延迟的信号移位来生成第二移位信号LTOE_B<1:5>。
第二模式信号LTOE_B可以在与突发长度相对应的区间BL期间被激活。从第二模式信号LTOE_B生成的第二移位信号LTOE_B<1:5>可以用作用于根据读取操作来将数据输出电路使能的输出使能信号。虽然图7B示出了五个第二移位信号LTOE_B<1:5>，但是可以通过根据数据输出电路在数据路径上的位置而将第二模式信号LTOE_B移位来生成多个移位信号。
时钟排列电路113可以响应于第一个第二移位信号LTOE_B<1>而传输第一内部时钟ICLK<1>作为第一数据输出时钟DOCLK<1>。然后，响应于随后被激活的第二个第二移位信号至第四个第二移位信号LTOE_B<2:4>，时钟排列电路113可以分别传输第二内部时钟至第四内部时钟ICLK<2:4>作为第二数据输出时钟至第四数据输出时钟DOCLK<2:4>。
时钟脉冲生成电路114可以响应于第一个第二移位信号LTOE_B<1>和第五个第二移位信号LTOE_B<5>而利用第一内部时钟ICLK<1>来生成第二时钟脉冲CLK_PL<2>。在对应于突发长度的区间期间，可以通过第一个第二移位信号LTOE_B<1>将第一内部时钟ICLK<1>排序为第一数据输出时钟DOCLK<1>。时钟脉冲生成电路114可将第一个第二移位信号LTOE_B<1>和第五个第二移位信号LTOE_B<5>组合，并生成在与突发长度相对应的时间区间之后被激活的、具有第一内部时钟ICLK<1>的时钟脉冲(②)的第二时钟脉冲CLK_PL<2>。
时钟组合电路115可以通过组合第一数据输出时钟至第四数据输出时钟DOCLK<1:4>和第二时钟脉冲CLK_PL<2>来生成第一最终时钟至第四最终时钟CLK_FL<1:4>。时钟组合电路115可以通过组合第一数据输出时钟至第四数据输出时钟DOCLK<1:4>中的相邻的时钟来生成第一最终时钟至第四最终时钟CLK_FL<1:4>。特别地，时钟组合电路115可以通过将第四数据输出时钟DOCLK<4>和第一数据输出时钟DOCLK<1>与第二时钟脉冲CLK_PL<2>组合来生成第四最终时钟CLK_FL<4>。
当第二模式信号LTOE_B被激活时，选择电路121可以将通过第一输入节点至第四输入节点输入的数据RDATA<1:4>排序给第一输出节点至第四输出节点，并且顺序地输出被排序的数据DATA<1:4>。数据串行化电路122可以响应于第一最终时钟至第四最终时钟CLK_FL<1:4>而顺序地将被排序的数据DATA<1:4>串行化，并将串行化的数据输出至数据焊盘DQ。
根据本发明实施例，存储器件可以从命令的输入时间点根据数据的突发长度来生成时钟脉冲，并且通过使用所生成的时钟脉冲将外部时钟分频来生成内部时钟。因此，存储器件可以使被跳变以生成内部时钟的时钟的数量最小化，从而减少电流消耗。
当通过将外部时钟分频来生成内部时钟时，存储器件可以根据命令的输入时间点来调整内部时钟的排序顺序。因此，不管命令的输入时间点如何，存储器件都可以确保基于内部时钟而排序和输入/输出的数据的恒定有效窗口。
尽管已经出于说明性目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种时钟生成电路，包括：
时钟分频电路，适于通过将外部时钟分频来生成第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟；
模式信号生成电路，适于基于所述第一内部时钟和所述第三内部时钟而根据读取命令的输入时间点来生成第一模式信号和第二模式信号；
第一移位电路，适于通过响应于所述第一内部时钟而将所述第一模式信号移位来生成多个第一移位信号；
第二移位电路，适于通过响应于所述第三内部时钟而将所述第二模式信号移位来生成多个第二移位信号；以及
时钟排列电路，适用于：响应于所述多个第一移位信号和所述多个第二移位信号，排列所述第一内部时钟至所述第四内部时钟，以及输出被排列的时钟作为第一数据输出时钟、第二数据输出时钟、第三数据输出时钟和第四数据输出时钟，
其中，当所述读取命令与所述第一内部时钟同步地输入时，所述模式信号生成电路激活所述第一模式信号，以及当所述读取命令与所述第三内部时钟同步地输入时，所述模式信号生成电路激活所述第二模式信号。
2.如权利要求1所述的时钟生成电路，其中，所述第一内部时钟至所述第四内部时钟分别对应于所述外部时钟的第一上升沿和第一下降沿以及第二上升沿和第二下降沿，并且彼此具有90°的相位差。
3.根据权利要求1所述的时钟生成电路，其中，所述第一模式信号和所述第二模式信号在与突发长度相对应的区间期间被激活。
4.根据权利要求1所述的时钟生成电路，还包括：
时钟脉冲生成电路，适于响应于所述多个第一移位信号和所述多个第二移位信号而分别利用所述第三内部时钟和所述第一内部时钟来生成第一时钟脉冲和第二时钟脉冲。
5.根据权利要求4所述的时钟生成电路，其中，所述第一移位电路同步于所述第一内部时钟而将所述第一模式信号延迟与读取潜伏时间相对应的时间，并且通过将延迟的信号移位来生成所述多个第一移位信号，它们具有与所述第一内部时钟的90°相对应的相位差。
6.根据权利要求5所述的时钟生成电路，其中，所述第二移位电路同步于所述第三内部时钟而将所述第二模式信号延迟与所述读取潜伏时间相对应的时间，并且通过将延迟的信号移位来生成所述多个第二移位信号，它们具有与所述第三内部时钟的90°相对应的相位差。
7.根据权利要求6所述的时钟生成电路，其中，所述时钟排列电路包括：
第一时钟传输电路，适于响应于所述第一移位信号的第三信号和所述第二移位信号的第一信号，传输所述第一内部时钟作为所述第一数据输出时钟；
第二时钟传输电路，适于响应于所述第一移位信号的第四信号和所述第二移位信号的第二信号，传输所述第二内部时钟作为所述第二数据输出时钟；
第三时钟传输电路，适于响应于所述第一移位信号的第一信号和所述第二移位信号的第三信号，传输所述第三内部时钟作为所述第三数据输出时钟；以及
第四时钟传输电路，适于响应于所述第一移位信号的第二信号和所述第二移位信号中的第四信号，传输所述第四内部时钟作为所述第四数据输出时钟。
8.根据权利要求6所述的时钟生成电路，其中，所述时钟脉冲生成电路包括：
第一时钟脉冲生成电路，适于响应于所述多个第一移位信号中的第一信号和第五信号，输出所述第三内部时钟作为所述第一时钟脉冲；以及
第二时钟脉冲生成电路，适于响应于所述多个第二移位信号中的第一信号和第五信号，输出所述第一内部时钟作为所述第二时钟脉冲。
9.根据权利要求4所述的时钟生成电路，还包括：
时钟组合电路，适于将所述第一数据输出时钟至所述第四数据输出时钟与所述第一时钟脉冲和所述第二时钟脉冲进行组合，并输出被组合的时钟作为第一最终时钟、第二最终时钟、第三最终时钟和第四最终时钟。
10.根据权利要求9所述的时钟生成电路，其中，所述时钟组合电路包括：
第一时钟组合电路，适于：在其中所述第一数据输出时钟和所述第二数据输出时钟分别具有逻辑高电平和逻辑低电平的区间中，输出处于逻辑高电平的所述第一最终时钟；
第二时钟组合电路，适于：在其中所述第二数据输出时钟具有逻辑高电平而所述第三数据输出时钟和所述第一时钟脉冲具有逻辑低电平的区间中，输出处于逻辑高电平的所述第二最终时钟；
第三时钟组合电路，适于：在其中所述第三数据输出时钟和所述第四数据输出时钟分别具有逻辑高电平和逻辑低电平的区间中，输出处于逻辑高电平的所述第三最终时钟；以及
第四时钟组合电路，适于：在其中所述第四数据输出时钟具有逻辑高电平而所述第一数据输出时钟和所述第二时钟脉冲具有逻辑低电平的区间中，输出处于逻辑高电平的所述第四最终时钟。
11.一种存储器件，包括：
时钟分频电路，适于通过将外部时钟分频来生成多个内部时钟；
模式判定电路，适于基于所述内部时钟而根据读取命令的输入时间点来确定操作模式，所述内部时钟包括第一内部时钟至第四内部时钟；
时钟排列电路，适于按照根据所述操作模式而确定的顺序来排列所述内部时钟，并且输出被排列的时钟作为多个数据输出时钟；以及
数据排列电路，适于根据所述操作模式来排列读取数据，并响应于所述数据输出时钟而输出被排列的数据，
其中，所述模式判定电路包括：
模式信号生成电路，适于在所述读取命令与所述第一内部时钟同步地输入时激活第一模式信号，并且在所述读取命令与所述第三内部时钟同步地输入时激活第二模式信号。
12.根据权利要求11所述的存储器件，其中，所述内部时钟分别对应于所述外部时钟的第一上升沿和第一下降沿以及第二上升沿和第二下降沿，并且彼此具有90°的相位差。
13.根据权利要求12所述的存储器件，其中，所述模式判定电路还包括：
第一移位电路，适于将所述第一模式信号延迟与读取潜伏时间相对应的时间，并且通过将延迟的信号移位来生成多个第一移位信号，它们具有与所述第一内部时钟的90°相对应的相位差；以及
第二移位电路，适于将所述第二模式信号延迟与所述读取潜伏时间相对应的时间，并且通过将延迟的信号移位来生成多个第二移位信号，它们具有与所述第三内部时钟的90°相对应的相位差。
14.根据权利要求13所述的存储器件，还包括：
时钟脉冲生成电路，适于响应于所述多个第一移位信号和所述多个第二移位信号而分别利用所述第三内部时钟和所述第一内部时钟来生成第一时钟脉冲和第二时钟脉冲。
15.根据权利要求14所述的存储器件，其中，所述时钟脉生成电路包括：
第一时钟脉冲生成电路，适于响应于所述多个第一移位信号中的第一信号和第五信号，输出所述第三内部时钟作为所述第一时钟脉冲；以及
第二时钟脉冲生成电路，适于响应于所述多个第二移位信号中的第一信号和第五信号，输出所述第一内部时钟作为所述第二时钟脉冲。
16.根据权利要求14所述的存储器件，其中，所述时钟排列电路分别响应于所述第一移位信号的第三信号、第四信号、第一信号和第二信号，来传输所述第一内部时钟至所述第四内部时钟作为所述数据输出时钟的第一数据输出时钟至第四数据输出时钟，以及分别响应于所述第二移位信号的第一信号至第四信号，来传输所述第一内部时钟至所述第四内部时钟作为所述第一数据输出时钟至所述第四数据输出时钟。
17.根据权利要求16所述的存储器件，还包括：
时钟组合电路，适于将所述第一数据输出时钟至所述第四数据输出时钟与所述第一时钟脉冲和所述第二时钟脉冲进行组合，并输出被组合的时钟作为第一最终时钟、第二最终时钟、第三最终时钟和第四最终时钟，
其中，所述数据排列电路响应于所述第一最终时钟至所述第四最终时钟来输出被排列的数据。
18.根据权利要求13所述的存储器件，其中，所述数据排列电路包括：
选择电路，适于：响应于所述第一模式信号和所述第二模式信号，将通过第一输入节点、第二输入节点、第三输入节点和第四输入节点输入的数据进行排列，以及将被排列的数据输出到第一输出节点、第二输出节点、第三输出节点和第四输出节点；以及
数据串行化电路，适于响应于所述数据输出时钟而将从所述第一输出节点至所述第四输出节点并行输入的数据输出为串行数据。
19.根据权利要求18所述的存储器件，其中，当所述第一模式信号被激活时，所述选择电路将通过所述第一输入节点至所述第四输入节点输入的数据分别输出到所述第三输出节点、所述第四输出节点、所述第一输出节点和所述第二输出节点，而当所述第二模式信号被激活时，所述选择电路将通过所述第一输入节点至所述第四输入节点输入的数据分别输出到所述第一输出节点至所述第四输出节点。
20.一种存储器件，包括：
时钟生成电路，适于：接收外部时钟，通过将所述外部时钟分频来生成包括第一内部时钟至第四内部时钟的多个内部时钟，根据基于读取命令的输入定时而确定的包括第一模式和第二模式的操作模式来排列所述多个内部时钟，以生成多个数据输出时钟，在所述读取命令与所述第一内部时钟同步地输入时激活与所述第一模式对应的第一模式信号，并且在所述读取命令与所述第三内部时钟同步地输入时激活与所述第二模式对应的第二模式信号；以及
数据排列电路，适于：从存储单元阵列接收并行的多个数据，根据所述操作模式来排列所述多个数据以生成被排列的多个数据，并且根据所述多个数据输出时钟来将被排列的所述多个数据串行化，以输出串行化的数据。
CN201911288841.6A 2018-12-31 2019-12-12 时钟生成电路以及包含时钟生成电路的存储器件 Active CN111540392B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0173971 2018-12-31
KR1020180173971A KR102687581B1 (ko) 2018-12-31 클럭 생성 회로 및 이를 포함하는 메모리 장치

Publications (2)

Publication Number Publication Date
CN111540392A CN111540392A (zh) 2020-08-14
CN111540392B true CN111540392B (zh) 2023-09-29

Family

ID=71123229

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911288841.6A Active CN111540392B (zh) 2018-12-31 2019-12-12 时钟生成电路以及包含时钟生成电路的存储器件

Country Status (3)

Country Link
US (1) US11031056B2 (zh)
CN (1) CN111540392B (zh)
TW (1) TWI837222B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10839876B1 (en) * 2019-11-15 2020-11-17 Micron Technology, Inc. Apparatuses and methods for clock leveling in semiconductor memories
KR20220062701A (ko) * 2020-11-09 2022-05-17 삼성전자주식회사 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 메모리 시스템

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4267463A (en) * 1977-12-15 1981-05-12 Nippon Electric Co., Ltd. Digital integrated circuit
US5566117A (en) * 1994-09-22 1996-10-15 Nec Corporation Reliable self-refreshing operation in a dram type of semiconductor memory device
JPH0973774A (ja) * 1995-07-03 1997-03-18 Mitsubishi Electric Corp 半導体記憶装置
CN1204894A (zh) * 1997-05-21 1999-01-13 三星电子株式会社 数字锁相环电路以及方法
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
US6125078A (en) * 1998-11-27 2000-09-26 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing control of operation mode in accordance with operation conditions of a system
US6188640B1 (en) * 1998-09-18 2001-02-13 Fujitsu Limited Data output circuits for semiconductor memory devices
CN1495896A (zh) * 2002-08-23 2004-05-12 ���ش�洢����ʽ���� 存储系统和数据传输方法
JP2004288261A (ja) * 2003-03-20 2004-10-14 Fujitsu Ltd 半導体記憶装置
CN1625167A (zh) * 2003-09-10 2005-06-08 索尼株式会社 信号处理设备以及信号处理方法，程序，以及记录介质
CN1627441A (zh) * 2003-11-25 2005-06-15 尔必达存储器株式会社 锁存电路和包括该电路的同步存储器
CN1677309A (zh) * 2004-03-29 2005-10-05 三星电子株式会社 串行总线通信的时钟信号发生器电路
CN1862701A (zh) * 2005-05-04 2006-11-15 英飞凌科技股份公司 用于使信号与时钟信号同步的集成半导体存储设备
CN102281051A (zh) * 2010-06-09 2011-12-14 海力士半导体有限公司 数据输入电路
CN102446544A (zh) * 2010-10-11 2012-05-09 海力士半导体有限公司 半导体存储器件和具有所述半导体存储器件的存储系统
CN103383587A (zh) * 2012-05-04 2013-11-06 爱思开海力士有限公司 半导体装置
CN103544989A (zh) * 2012-07-11 2014-01-29 爱思开海力士有限公司 半导体存储器器件
US9160520B1 (en) * 2014-11-17 2015-10-13 SK Hynix Inc. Serializer and serializing apparatus using the same
CN105336367A (zh) * 2014-07-08 2016-02-17 爱德斯托科技有限公司 串行闪速存储器装置中的并发读写操作

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3624848B2 (ja) * 2000-10-19 2005-03-02 セイコーエプソン株式会社 クロック生成回路、データ転送制御装置及び電子機器
JP3776847B2 (ja) * 2002-07-24 2006-05-17 エルピーダメモリ株式会社 クロック同期回路及び半導体装置
KR100868016B1 (ko) 2007-04-13 2008-11-11 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
US8243543B2 (en) * 2008-02-29 2012-08-14 Hynix Semiconductor Inc. Semiconductor memory device for high-speed data input/output
US8300754B2 (en) 2008-07-29 2012-10-30 Fujitsu Limited Clock and data recovery with a data aligner
KR100985410B1 (ko) * 2008-12-30 2010-10-06 주식회사 하이닉스반도체 반도체 장치
JP2011060385A (ja) * 2009-09-11 2011-03-24 Elpida Memory Inc 半導体装置及びその制御方法並びにデータ処理システム
KR20140052417A (ko) 2012-10-24 2014-05-07 에스케이하이닉스 주식회사 직병렬변환기
US8823426B2 (en) * 2012-10-24 2014-09-02 SK Hynix Inc. Deserializers
KR102032225B1 (ko) 2012-11-20 2019-10-16 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20180072316A (ko) * 2016-12-21 2018-06-29 에스케이하이닉스 주식회사 반도체장치
KR20180125827A (ko) * 2017-05-16 2018-11-26 에스케이하이닉스 주식회사 반도체장치
KR20190058158A (ko) * 2017-11-21 2019-05-29 삼성전자주식회사 데이터 출력 회로, 데이터 출력 회로를 포함하는 메모리 장치 및 메모리 장치의 동작 방법

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4267463A (en) * 1977-12-15 1981-05-12 Nippon Electric Co., Ltd. Digital integrated circuit
US5566117A (en) * 1994-09-22 1996-10-15 Nec Corporation Reliable self-refreshing operation in a dram type of semiconductor memory device
JPH0973774A (ja) * 1995-07-03 1997-03-18 Mitsubishi Electric Corp 半導体記憶装置
CN1204894A (zh) * 1997-05-21 1999-01-13 三星电子株式会社 数字锁相环电路以及方法
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
US6188640B1 (en) * 1998-09-18 2001-02-13 Fujitsu Limited Data output circuits for semiconductor memory devices
US6125078A (en) * 1998-11-27 2000-09-26 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing control of operation mode in accordance with operation conditions of a system
CN1495896A (zh) * 2002-08-23 2004-05-12 ���ش�洢����ʽ���� 存储系统和数据传输方法
JP2004288261A (ja) * 2003-03-20 2004-10-14 Fujitsu Ltd 半導体記憶装置
CN1625167A (zh) * 2003-09-10 2005-06-08 索尼株式会社 信号处理设备以及信号处理方法，程序，以及记录介质
CN1627441A (zh) * 2003-11-25 2005-06-15 尔必达存储器株式会社 锁存电路和包括该电路的同步存储器
CN1677309A (zh) * 2004-03-29 2005-10-05 三星电子株式会社 串行总线通信的时钟信号发生器电路
CN1862701A (zh) * 2005-05-04 2006-11-15 英飞凌科技股份公司 用于使信号与时钟信号同步的集成半导体存储设备
CN102281051A (zh) * 2010-06-09 2011-12-14 海力士半导体有限公司 数据输入电路
CN102446544A (zh) * 2010-10-11 2012-05-09 海力士半导体有限公司 半导体存储器件和具有所述半导体存储器件的存储系统
CN103383587A (zh) * 2012-05-04 2013-11-06 爱思开海力士有限公司 半导体装置
CN103544989A (zh) * 2012-07-11 2014-01-29 爱思开海力士有限公司 半导体存储器器件
CN105336367A (zh) * 2014-07-08 2016-02-17 爱德斯托科技有限公司 串行闪速存储器装置中的并发读写操作
US9160520B1 (en) * 2014-11-17 2015-10-13 SK Hynix Inc. Serializer and serializing apparatus using the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
陈科等.一种状态优化的I2C总线主控制器的FPGA设计.《电子器件》.2010,第33卷(第6期),第738-741页. *

Also Published As

Publication number Publication date
US11031056B2 (en) 2021-06-08
CN111540392A (zh) 2020-08-14
KR20200082918A (ko) 2020-07-08
TWI837222B (zh) 2024-04-01
US20200211606A1 (en) 2020-07-02
TW202042226A (zh) 2020-11-16

Similar Documents

Publication Publication Date Title
US20190180803A1 (en) Semiconductor memory device and memory system
US7990781B1 (en) Write strobe generation for a memory interface controller
KR101009335B1 (ko) 반도체 메모리 장치 및 그 구동방법
KR100753421B1 (ko) 반도체 메모리 장치의 어드레스 래치 회로
WO2008098349A1 (en) Semiconductor device and method for selection and de-selection of memory devices interconnected in series
TWI433166B (zh) 半導體裝置及操作其之方法
JP2006191567A (ja) オンチップデータ伝送制御装置及びその制御方法
EP2808801B1 (en) Multiple data rate memory with read timing information
KR100753412B1 (ko) 반도체 메모리 장치의 커맨드 디코더 회로
KR101589542B1 (ko) 라이트드라이빙 장치
KR102123524B1 (ko) 반도체 장치
KR100883140B1 (ko) 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법
CN111540392B (zh) 时钟生成电路以及包含时钟生成电路的存储器件
KR101045070B1 (ko) 반도체 메모리 장치와 반도체 메모리 장치를 포함하는 반도체 시스템 및 그 동작방법
US10186314B2 (en) Data output circuit and semiconductor memory device including the same
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
CN109687854B (zh) 半导体器件及使用其的半导体系统
US7233543B2 (en) System and method to change data window
US10587256B2 (en) Operation method of signal receiver, pulse width controller, and electronic device including the same
US8222931B2 (en) Semiconductor device and driving method thereof
US9959230B2 (en) Data transfer device
US6885589B2 (en) Synchronous up/down address generator for burst mode read
KR102687581B1 (ko) 클럭 생성 회로 및 이를 포함하는 메모리 장치
US9058859B2 (en) Data output circuit
CN110875068B (zh) 存储器装置的命令在管线中计数器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant