KR102032225B1 - 반도체 메모리 장치 - Google Patents

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Abstract

조절 모드 신호가 인에이블되면 펄스를 생성하여 데이터 정렬 제어 신호로서 출력하고, 상기 조절 모드 신호에 의해 생성된 데이터 정렬 제어 신호가 출력된 이후 카운트 펄스의 입력에 따라 상기 데이터 정렬 제어 신호를 생성하는 데이터 정렬 제어 신호 생성부, 지연 코드에 따라 지연량을 결정하고, 결정된 지연량으로 상기 데이터 정렬 제어 신호를 지연시켜 지연 제어 신호를 생성하며, 상기 지연 제어 신호를 데이터 출력 제어 신호의 인에이블 타이밍에 래치하여 타이밍 제어 신호로서 출력하는 타이밍 제어부, 상기 조절 모드 신호, 상기 지연 제어 신호, 상기 데이터 출력 제어 신호, 및 상기 타이밍 제어 신호에 응답하여 상기 지연 코드를 생성하는 지연 시간 제어부, 및 병렬 데이터를 직렬 데이터로 변환하여 출력하며, 상기 타이밍 제어 신호에 응답하여 상기 직렬 데이터의 데이터 순서를 가변시키는 데이터 정렬부를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 이때, 반도체 메모리 장치는 직렬 형태의 데이터를 입력 받아 병렬 형태의 데이터로 변환하여 저장하고, 저장된 병렬 형태의 데이터를 다시 직렬 형태로 변환하여 출력한다. 반도체 메모리 장치는 직렬 형태의 데이터를 병렬 형태의 데이터로 변환한 알고리즘에 따라 다시 병렬 형태의 데이터를 직렬 형태의 데이터로 변환한다.
병렬 형태의 데이터를 직렬 형태의 데이터로 변환시 특정 어드레스에 따라서 데이터 순서가 바뀌어지기도 한다.
일반적인 반도체 메모리 장치는 도 1에 도시된 바와 같이, 데이터 정렬 제어 신호 생성부(10), 타이밍 제어부(20), 데이터 정렬부(30), 및 데이터 출력 제어 신호 생성부(40)를 포함한다.
상기 데이터 정렬 제어 신호 생성부(10)는 리드 펄스(Read_p) 및 특정 어드레스(Address)에 응답하여 데이터 정렬 제어 신호(ctrl_r)를 생성한다.
상기 타이밍 제어부(20)는 상기 데이터 정렬 제어 신호(ctrl_r)를 데이터 출력 제어 신호(PINCNT)에 응답하여 타이밍 제어 신호(ctrl_t)로서 출력한다.
상기 데이터 정렬부(30)는 상기 데이터 출력 제어 신호(PINCNT)에 응답하여 병렬 데이터(Data_p)를 입력 받아 직렬 데이터(Data_s)로서 변환하여 출력한다. 이때, 상기 데이터 정렬부(30)는 상기 타이밍 제어 신호(ctrl_t)에 응답하여 상기 병렬 데이터(Data_p)를 상기 직렬 데이터(Data_s)로서 변환할 경우 상기 직렬 데이터(Data_s)의 순서를 변경시킨다.
상기 데이터 출력 제어 신호 생성부(40)는 상기 리드 명령(Read_com)에 응답하여 상기 데이터 출력 제어 신호(PINCNT)를 생성한다.
상기 타이밍 제어부(20)는 도 2에 도시된 바와 같이, 지연부(21), 및 래치부(22)를 포함한다.
상기 지연부(21)는 상기 데이터 정렬 제어 신호(ctrl_r)를 지연시켜 지연 제어 신호(ctrl_d)로서 출력한다.
상기 래치부(22)는 상기 데이터 출력 제어 신호(PINCNT)에 응답하여 상기 지연 제어 신호(ctrl_d)를 래치하여 상기 타이밍 제어 신호(ctrl_t)로서 출력한다.
상기 지연부(21)의 지연 시간이 설정된 지연 시간보다 짧거나 길어지면 상기 래치부(22)는 잘못된 상기 지연 제어 신호(ctrl_d)를 래치하여 상기 타이밍 제어 신호(ctrl_t)로서 출력하므로, 반도체 메모리 장치는 순서가 잘못된 직렬 데이터를 출력할 수 있다.
본 발명은 데이터를 정상적으로 출력할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 조절 모드 신호가 인에이블되면 펄스를 생성하여 데이터 정렬 제어 신호로서 출력하고, 상기 조절 모드 신호에 의해 생성된 데이터 정렬 제어 신호가 출력된 이후 카운트 펄스의 입력에 따라 상기 데이터 정렬 제어 신호를 생성하는 데이터 정렬 제어 신호 생성부, 지연 코드에 따라 지연량을 결정하고, 결정된 지연량으로 상기 데이터 정렬 제어 신호를 지연시켜 지연 제어 신호를 생성하며, 상기 지연 제어 신호를 데이터 출력 제어 신호의 인에이블 타이밍에 래치하여 타이밍 제어 신호로서 출력하는 타이밍 제어부, 상기 조절 모드 신호, 상기 지연 제어 신호, 상기 데이터 출력 제어 신호, 및 상기 타이밍 제어 신호에 응답하여 상기 지연 코드를 생성하는 지연 시간 제어부, 및 병렬 데이터를 직렬 데이터로 변환하여 출력하며, 상기 타이밍 제어 신호에 응답하여 상기 직렬 데이터의 데이터 순서를 가변시키는 데이터 정렬부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 조절 모드 신호가 인에이블되면 상기 조절 모드 신호 및 카운트 펄스에 응답하여 데이터 정렬 제어 신호 및 데이터 출력 제어 인에이블 신호를 생성하고, 상기 조절 모드 신호가 디스에이블되면 리드 펄스 및 특정 어드레스에 응답하여 상기 데이터 정렬 제어 신호를 생성하며, 상기 리드 펄스를 상기 데이터 출력 제어 인에이블 신호로서 출력하는 데이터 정렬 제어 신호 생성부, 지연 코드에 응답하여 지연량을 결정하고, 결정된 지연량으로 상기 데이터 정렬 제어 신호를 지연시키며, 지연된 신호를 데이터 출력 제어 신호에 응답하여 래치하고, 래치된 신호를 타이밍 제어 신호로서 출력하는 타이밍 제어부, 상기 조절 모드 신호가 인에이블되고 상기 타이밍 제어 신호가 디스에이블되면 상기 지연 제어 신호와 상기 데이터 출력 제어 신호의 위상을 비교하여 상기 지연 코드를 가변시키는 지연 시간 제어부, 상기 데이터 출력 제어 인에이블 신호에 응답하여 상기 데이터 출력 제어 신호를 생성하는 데이터 출력 제어 신호 생성부, 및 병렬 데이터를 직렬 데이터로 변환하여 출력하며, 상기 타이밍 제어 신호에 응답하여 상기 직렬 데이터의 데이터 순서를 가변시키는 데이터 정렬부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 정상적으로 데이터를 출력할 수 있어, 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 일반적인 반도체 메모리 장치의 구성도,
도 2는 도 1의 타이밍 제어부의 구성도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 4는 도 3의 데이터 정렬 제어 신호 생성부의 구성도,
도 5는 도 3의 가변 지연부의 구성도,
도 6은 도 3의 지연 제어부의 구성도,
도 7은 도 6의 증가 감소 신호 생성부의 구성도,
도 8은 도 6의 카운트 펄스 생성부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 3에 도시된 바와 같이, 데이터 정렬 제어 신호 생성부(100), 타이밍 제어부(200), 데이터 정렬부(300), 데이터 출력 제어 신호 생성부(400), 및 지연 시간 제어부(500)를 포함한다.
상기 데이터 정렬 제어 신호 생성부(100)는 조절 모드가 아닐 경우 즉, 조절 모드 신호(Tune_mode)가 디스에이블일 경우 리드 펄스(Read_p)에 응답하여 특정 어드레스(Address)를 래치하여 데이터 정렬 제어 신호(ctrl_r)로서 출력한다. 또한 상기 데이터 정렬 신호 제어 생성부(100)는 조절 모드일 경우 즉, 상기 조절 모드 신호(Tune_mode)가 인에이블일 경우 상기 조절 모드 신호(Tune_mode)가 인에이블될 때 펄스를 생성하여 상기 데이터 정렬 제어 신호(ctrl_r)로서 출력하고, 이후 카운트 펄스(P_cnt)를 상기 데이터 정렬 제어 신호(ctrl_r)로서 출력한다. 한편, 상기 데이터 정렬 제어 신호 생성부(100)는 상기 조절 모드 신호(Tune_mode)가 디스에이블된 경우 상기 리드 펄스(Read_p)를 데이터 출력 제어 인에이블 신호(PIN_en)로서 출력하고, 상기 조절 모드 신호(Tune_mode)가 인에이블된 경우 상기 조절 모드 신호(Tune_mode)에 의해 생성된 펄스 및 상기 카운트 펄스(P_cnt)를 상기 데이터 출력 제어 인에이블 신호(PIN_en)로서 출력한다. 이때, 상기 조절 모드 신호(Tune_mode)는 반도체 메모리 장치의 초기 동작시 즉, 파워 업 신호가 인에이블될 때 같이 인에이블되어 소정 시간 인에이블 상태를 유지하는 신호이다.
상기 타이밍 제어부(200)는 지연 코드(dl_code<0:3>)에 응답하여 지연 시간을 결정하고 결정된 지연 시간으로 상기 데이터 정렬 제어 신호(ctrl_r)를 지연시킨다. 또한 상기 타이밍 제어부(200)는 지연된 신호를 데이터 출력 제어 신호(PINCNT)에 응답하여 래치하고, 래치된 신호를 타이밍 제어 신호(ctrl_t)로서 출력한다.
상기 타이밍 제어부(200)는 가변 지연부(210), 및 래치부(220)를 포함한다.
상기 가변 지연부(210)는 상기 지연 코드(dl_code<0:3>)에 응답하여 지연 시간을 결정한다. 또한 상기 가변 지연부(210)는 결정된 지연 시간으로 상기 데이터 정렬 제어 신호(ctrl_r)를 지연시켜 지연 제어 신호(ctrl_d)로서 출력한다.
상기 래치부(220)는 상기 데이터 출력 제어 신호(PINCNT)에 응답하여 상기 지연 제어 신호(ctrl_d)를 래치하고, 래치된 신호를 상기 타이밍 제어 신호(ctrl_t)로서 출력한다.
상기 데이터 정렬부(300)는 상기 데이터 출력 제어 신호(PINCNT)에 응답하여 병렬 데이터(Data_p)를 입력 받아 직렬 데이터(Data_s)로서 변환하여 출력한다. 이때, 상기 데이터 정렬부(300)는 상기 타이밍 제어 신호(ctrl_t)에 응답하여 상기 병렬 데이터(Data_p)를 상기 직렬 데이터(Data_s)로서 변환할 경우 상기 직렬 데이터(Data_s)의 순서를 변경시킨다.
상기 데이터 출력 제어 신호 생성부(400)는 상기 데이터 출력 제어 인에이블 신호(PIN_en)에 응답하여 상기 데이터 출력 제어 신호(PINCNT)를 생성한다.
상기 지연 시간 제어부(500)는 상기 조절 모드 신호(Tune_mode) 및 상기 타이밍 제어 신호(ctrl_t)에 응답하여 상기 지연 제어 신호(ctrl_d)와 상기 데이터 출력 제어 신호(PINCNT)의 위상을 비교한다. 상기 지연 시간 제어부(500)는 상기 지연 제어 신호(ctrl_d)와 상기 데이터 출력 제어 신호(PINCNT)의 위상을 비교한 결과에 따라 상기 카운트 펄스(P_cnt), 증가 제어 신호(ctrl_inc) 및 감소 제어 신호(ctrl_dec)를 생성한다. 또한, 상기 지연 시간 제어부(500)는 상기 카운트 펄스(P_cnt), 상기 증가 제어 신호(ctrl_inc), 및 상기 감소 제어 신호(ctrl_dec)에 응답하여 상기 지연 코드(dl_code<0:3)를 생성한다.
상기 지연 시간 제어부(500)는 지연 제어부(510), 및 상기 지연 코드 생성부(520)를 포함한다.
상기 지연 제어부(510)는 상기 조절 모드 신호(Tune_mode) 및 상기 타이밍 제어 신호(ctrl_t)에 응답하여 상기 지연 제어 신호(ctrl)와 상기 데이터 출력 제어 신호(PINCNT)의 위상을 비교하고, 비교 결과를 상기 카운트 펄스(P_cnt), 상기 증가 제어 신호(ctrl_inc), 및 상기 감소 제어 신호(ctrl_inc)로서 출력한다.
상기 지연 코드 생성부(520)는 상기 카운트 펄스(P_cnt), 상기 증가 제어 신호(ctrl_inc), 및 상기 감소 제어 신호(ctrl_inc)에 응답하여 상기 지연 코드(dl_code<0:3>)를 생성한다. 예를 들어, 상기 지연 코드 생성부(520)는 상기 증가 제어 신호(ctrl_inc)가 인에이블되고 상기 카운트 펄스(P_cnt)가 입력되면 상기 지연 코드(dl_code<0:3>)의 코드 값을 증가시키고, 상기 감소 제어 신호(ctlr_dec)가 인에이블되고 상기 카운트 펄스(P_cnt)가 입력되면 상기 지연 코드(dl_code<0:3>)의 코드 값을 감소시킨다. 더욱 상세하게는 만약, 상기 지연 코드(dl_code<0:3>)의 코드 초기 값이 (0,0,1,0)이라고 가정하면, 상기 증가 제어 신호(ctrl_inc)가 인에이블되고 상기 카운트 펄스(P_cnt)가 입력될 경우 (0,1,0,0)이 된다. 한편, 상기 지연 코드(dl_code<0:3>)의 코드 초기 값이 (0,0,1,0)이라고 가정하면 상기 감소 제어 신호(ctrl_dec)가 인에이블되고 상기 카운트 펄스(P_cnt)가 입력될 경우 상기 지연 코드(dl_code<0:3>)의 코드 값은 (0,0,0,1)이 된다. 상기 지연 코드 생성부(520)가 상기 지연 코드(dl_code<0:3>)의 코드 값을 생성한 이후, 다음 카운트 펄스(P_cnt), 증가 제어 신호(ctrl_inc), 및 감소 제어 신호(ctrl_dec)에 의해 코드 값이 변하기 전까지 현재의 코드 값을 유지한다. 상기 지연 코드 생성부(520)는 카운터 또는 쉬프트 레지스터로 구현 가능하다.
상기 데이터 정렬 제어 신호 생성부(100)는 도 4에 도시된 바와 같이, 선택 펄스 생성부(110), 래치 신호 생성부(120), 및 신호 선택부(130)를 포함한다.
상기 선택 펄스 생성부(110)는 상기 조절 모드 신호(Tune_mode)가 인에이블되면 선택 펄스(Sel_p)를 생성하고, 이후 상기 카운트 펄스(P_cnt)를 상기 선택 펄스(Sel_p)로서 출력한다.
상기 선택 펄스 생성부(110)는 제 1 펄스 생성부(111), 지연부(112), 및 제 1 멀티 플렉서(113)를 포함한다.
상기 제 1 펄스 생성부(111)는 상기 조절 모드 신호(Tune_mode)가 인에이블될 때 펄스(pulse)를 생성한다.
상기 지연부(112)는 상기 조절 모드 신호(Tune_mode)를 지연시켜 지연 조절 모드 신호(Tune_dl)로서 출력한다.
상기 제 1 멀티 플렉서(113)는 상기 지연 조절 모드 신호(Tune_dl)에 응답하여 상기 펄스(pulse) 또는 상기 카운트 펄스(P_cnt)를 상기 선택 펄스(Sel_p)로서 출력한다. 예를 들어, 상기 제 1 멀티 플렉서(113)는 상기 지연 조절 모드 신호(Tune_dl)가 디스에이블된 경우 상기 펄스(pulse)를 상기 선택 펄스(Sel_p)로서 출력하고, 상기 지연 조절 모드 신호(Tune_dl)가 인에이블된 경우 상기 카운트 펄스(P_cnt)를 상기 선택 펄스(Sel_p)로서 출력한다. 그러므로, 상기 선택 펄스 생성부(110)는 상기 제 1 조절 모드 신호(Tune_mode)가 인에이블될 때 생성된 상기 펄스(pulse)를 상기 선택 펄스(Sel_p)로서 출력하고, 상기 펄스(pulse)가 상기 선택 펄스(Sel_p)로서 출력된 이후에는 상기 카운트 펄스(P_cnt)를 상기 선택 펄스(Sel_p)로서 출력한다.
상기 래치 신호 생성부(120)는 제 1 플립플롭(121)을 포함하며, 상기 리드 펄스(Read_p)가 입력될 때 상기 특정 어드레스(Address)를 래치하여 래치 신호(latch_s)로서 출력한다.
상기 신호 선택부(130)는 상기 조절 모드 신호(Tune_mode)에 응답하여 상기 선택 펄스(Sel_p) 또는 상기 래치 신호(latch_s)를 상기 데이터 정렬 제어 신호(ctrl_r)로서 출력하며, 상기 조절 모드 신호(Tune_mode)에 응답하여 상기 리드 펄스(Read_p) 또는 상기 선택 펄스(Sel_p)를 상기 데이터 출력 제어 인에이블 신호(PIN_en)로서 출력한다.
상기 신호 선택부(130)는 제 2 및 제 3 멀티 플렉서(131, 132)를 포함한다.
상기 제 2 멀티 플렉서(131)는 상기 조절 모드 신호(Tune_mode)가 인에이블되면 상기 선택 펄스(Sel_p)를 상기 데이터 정렬 제어 신호(ctrl_r)로서 출력하며, 상기 조절 모드 신호(Tune_mode)가 디스에이블되면 상기 래치 신호(latch_s)를 상기 데이터 정렬 제어 신호(ctrl_r)로서 출력한다.
상기 제 3 멀티 플렉서(132)는 상기 조절 모드 신호(Tune_mode)가 인에이블되면 상기 선택 펄스(Sel_p)를 상기 데이터 출력 제어 인에이블 신호(PIN_en)로서 출력하며, 상기 조절 모드 신호(Tune_mode)가 디스에이블되면 상기 리드 펄스(Read_p)를 상기 데이터 출력 제어 인에이블 신호(PIN_en)로서 출력한다.
상기 가변 지연부(210)는 도 5에 도시된 바와 같이, 제 1 내지 제 4 단위 지연부(211~214), 및 제 1 내지 제 4 스위치(215~218)를 포함한다.
상기 제 1 내지 제 4 단위 지연부(211~214)는 직렬로 연결된다.
상기 제 1 스위치(215)는 상기 지연 코드(dl_code<0:3>) 중 첫번째 비트(dl_code<0>)에 응답하여 상기 데이터 정렬 제어 신호(ctrl_r)를 상기 제 1 단위 지연부(211)로 출력한다. 예를 들어, 상기 제 1 스위치(215)는 상기 지연 코드(dl_code<0:3>) 중 첫번째 비트(dl_code<0>)의 값이 하이 레벨(1)이면 턴온되어 상기 데이터 정렬 신호(ctrl_r)를 상기 제1 단위 지연부(211)로 출력한다. 상기 제 1 스위치(215)는 상기 지연 코드(dl_code<0:3>) 중 첫번째 비트(dl_code<0>)의 값이 로우 레벨이면 턴오프된다.
상기 제 2 스위치(216)는 상기 지연 코드(dl_code<0:3>) 중 두번째 비트(dl_code<1>)에 응답하여 상기 데이터 정렬 제어 신호(ctrl_r)를 상기 제 1 단위 지연부(211)와 상기 제 2 단위 지연부(212)가 연결된 노드로 출력한다. 예를 들어, 상기 제 2 스위치(216)는 상기 지연 코드(dl_code<0:3>) 중 두번째 비트(dl_code<1>)의 값이 하이 레벨(1)이면 턴온되어 상기 데이터 정렬 신호(ctrl_r)를 상기 제1 및 제 2 단위 지연부(211, 212)가 연결된 노드로 출력한다. 상기 제 2 스위치(216)는 상기 지연 코드(dl_code<0:3>) 중 두번째 비트(dl_code<1>)의 값이 로우 레벨이면 턴오프된다.
상기 제 3 스위치(217)는 상기 지연 코드(dl_code<0:3>) 중 세번째 비트(dl_code<2>)에 응답하여 상기 데이터 정렬 제어 신호(ctrl_r)를 상기 제 2 단위 지연부(212)와 상기 제 3 단위 지연부(213)가 연결된 노드로 출력한다. 예를 들어, 상기 제 3 스위치(217)는 상기 지연 코드(dl_code<0:3>) 중 세번째 비트(dl_code<2>)의 값이 하이 레벨(1)이면 턴온되어 상기 데이터 정렬 신호(ctrl_r)를 상기 제2 및 제 3 단위 지연부(212, 213)가 연결된 노드로 출력한다. 상기 제 3 스위치(217)는 상기 지연 코드(dl_code<0:3>) 중 세번째 비트(dl_code<2>)의 값이 로우 레벨이면 턴오프된다.
상기 제 4 스위치(218)는 상기 지연 코드(dl_code<0:3>) 중 네번째 비트(dl_code<3>)에 응답하여 상기 데이터 정렬 제어 신호(ctrl_r)를 상기 제 3 단위 지연부(213)와 상기 제 4 단위 지연부(214)가 연결된 노드로 출력한다. 예를 들어, 상기 제 4 스위치(218)는 상기 지연 코드(dl_code<0:3>) 중 네번째 비트(dl_code<3>)의 값이 하이 레벨(1)이면 턴온되어 상기 데이터 정렬 신호(ctrl_r)를 상기 제3 및 제 4 단위 지연부(213, 214)가 연결된 노드로 출력한다. 상기 제 4 스위치(218)는 상기 지연 코드(dl_code<0:3>) 중 네번째 비트(dl_code<3>)의 값이 로우 레벨이면 턴오프된다.
예를 들어, 상기 지연 코드(dl_code<0:3>)의 코드 값이 (0, 0, 1, 0)이면 상기 제 3 스위치(217)를 통해 상기 데이터 정렬 제어 신호(ctrl_r)를 상기 제 2 및 제 3 단위 지연부(213)가 연결된 노드로 출력한다. 즉, 상기 가변 지연부(210)는 상기 지연 코드(dl_code<0:3>)의 코드 값이 (0,0,1,0)이면 상기 데이터 정렬 신호(ctrl_r)를 상기 제 3 및 제 4 단위 지연부(213, 214)를 거쳐 지연시키고, 지연된 신호를 상기 지연 제어 신호(ctrl_d)로서 출력한다. 한편, 상기 지연 코드(dl_code<0:3>)의 코드 값이 (1, 0, 0, 0)이면 상기 제 1 스위치(215)를 통해 상기 데이터 정렬 제어 신호(ctrl_r)를 상기 제1 단위 지연부(211)로 출력한다. 즉, 상기 가변 지연부(210)는 상기 지연 코드(dl_code<0:3>)의 코드 값이 (1, 0, 0, 0)이면 상기 데이터 정렬 신호(ctrl_r)를 상기 제 1 내지 제 4 단위 지연부(211~214)를 통해 지연시키고, 지연된 신호를 상기 지연 제어 신호(ctrl_d)로서 출력한다.
상기 지연 시간 제어부(500)을 구성하는 상기 지연 제어부(510)는 도 6에 도시된 바와 같이, 지연량 증감 신호 생성부(511) 및 카운트 펄스 생성부(512)를 포함한다.
상기 지연량 증감 신호 생성부(511)는 반도체 메모리 장치의 파워 업 동작시 및 상기 카운트 펄스(P_cnt)가 입력되면 지연 증가 신호(ctrl_inc) 및 지연 감소 신호(ctrl_dec)를 모두 초기화 즉, 디스에이블시킨다. 또한, 상기 지연량 증감 신호 생성부(511)는 상기 지연 제어 신호(ctrl_d)와 상기 데이터 출력 제어 신호(PINCNT)의 위상을 비교하여 상기 지연 증가 신호(ctrl_inc) 및 상기 지연 감소 신호(ctrl_dec)를 생상한다. 예를 들어, 상기 지연량 증감 신호 생성부(511)는 상기 지연 제어 신호(ctrl_d)가 상기 데이터 출력 제어 신호(PINCNT)의 위상보다 앞선 경우 상기 지연 증가 신호(ctrl_inc) 및 상기 지연 감소 신호(ctrl_dec) 중 상기 지연 증가 신호(ctrl_inc)만을 인에이블시킨다. 상기 지연량 증감 신호 생성부(511)는 상기 지연 제어 신호(ctrl_d)가 상기 데이터 출력 제어 신호(PINCNT)의 위상보다 뒤선 경우 상기 지연 감소 신호(ctrl_dec)만을 인에이블시킨다.
상기 지연량 증감 신호 생성부(511)는 위상 감지부(511-1), 및 디코딩부(511-2)를 포함한다.
상기 위상 감지부(511-1)는 상기 지연 제어 신호(ctrl_d)와 상기 데이터 출력 제어 신호(PINCNT)의 위상을 비교하여 제 1 감지 신호(det1) 및 제 2 감지 신호(det2)를 생성한다. 상기 위상 감지부(511-1)는 상기 카운트 펄스(P_cnt)가 입력되면 상기 제 1 및 제 2 감지 신호(det1, det2)를 초기화시킨다. 예를 들어, 상기 위상 감지부부(511-1)는 상기 제 1 감지 신호(detl)가 인에이블되고, 상기 제 2 감지 신호(det2)가 디스에이블된 상태로 초기화된다. 이때, 상기 위상 감지부(511-1)의 초기화는 반도체 메모리 장치의 파워 업 동작시 및 상기 카운트 펄스(P_cnt)가 입력되는 경우이다. 예를 들어, 상기 위상 감지부(511-1)는 상기 지연 제어 신호(ctrl_d)가 상기 데이터 출력 제어 신호(PINCNT)의 위상 보다 앞선 경우 상기 제 1 감지 신호(detl)는 디스에이블되고, 상기 제 2 감지 신호(del2)는 디스에이블 상태를 유지한다. 또한 상기 위상 감지부(511-1)는 상기 지연 제어 신호(ctrl_d)가 상기 데이터 출력 제어 신호(PINCNT)의 위상보다 뒤선 경우 상기 제 1 감지 신호(det1)는 인에이블 상태를 유지하고, 상기 제 2 감지 신호(det2)는 인에이블된다.
상기 디코딩부(511-2)는 상기 제 1 및 제 2 감지 신호(det1, det1)를 디코딩하여 상기 지연량 증가 신호(ctrl_inc) 및 상기 지연량 감소 신호(ctrl_dec)를 생성한다. 예를 들어, 상기 디코딩부(511-2)는 상기 제 1 및 제 2 감지 신호(det1, det2)가 모두 디스에이블된 경우 상기 지연량 증가 신호(ctrl_inc)를 인에이블시킨다. 상기 디코딩부(511-2)는 상기 제 1 및 제 2 감지 신호(det1, det2)가 모두 인에이블된 경우 상기 지연량 감소 신호(ctrl_dec)를 디스에이블시킨다.
상기 카운트 펄스 생성부(512)는 상기 조절 모드 신호(Tune_mode)가 인에이블되고 상기 타이밍 제어 신호(ctrl_t)가 디스에이블 즉, 로우 레벨인 경우 상기 지연량 증가 신호(ctrl_inc) 또는 상기 지연량 감소 신호(ctrl_dec)가 인에이블되면 상기 카운트 펄스(P_cnt)를 생성한다.
상기 카운트 펄스 생성부(512)는 신호 조합부(512-1), 펄스 생성 제어부(512-2), 및 제 2 펄스 생성부(512-3)를 포함한다.
상기 신호 조합부(512-1)는 상기 지연량 증가 신호(ctrl_inc) 및 상기 지연량 감소 신호(ctrl_dec) 중 하나가 인에이블되면 조합 신호(com_s)를 인에이블시킨다.
상기 펄스 생성 제어부(512-2)는 상기 조절 모드 신호(Tune_mode)가 인에이블되고 상기 타이밍 제어 신호(ctrl_t)가 디스에이블 즉, 로우 레벨일 경우 펄스 생성 신호(P_gen)를 인에이블시킨다.
상기 제 2 펄스 생성부(512-3)는 상기 펄스 생성 신호(P_gen)가 인에이블된 상태에서 상기 조합 신호(com_s)가 인에이블되면 상기 카운트 펄스(P_cnt)를 생성한다.
상기 지연량 증감 신호 생성부(511)의 상기 위상 감지부(511-1), 및 상기 디코딩부(511-2)는 도 7에 도시된 바와 같이 구성된다.
상기 위상 감지부(511-1)는 제 2 및 제 3 플립플롭(511-1-1, 511-1-2), 제 1 및 제 2 트랜지스터(N1, P1), 및 제 1 내지 제 4 인버터(IV1~IV4)를 포함한다. 상기 제 2 플립플롭(511-1-1)은 상기 지연 제어 신호(ctrl_d)가 인에이블되면 외부 전압(VDD)을 출력 신호의 전압 레벨로서 출력한다. 상기 제 3 플립플롭(511-1-2)은 상기 데이터 출력 제어 신호(PINCNT)가 인에이블되면 접지 전압(VSS)을 출력 신호의 전압 레벨로서 출력한다. 이때, 상기 제 2 및 제 3 플립플롭(511-1-1, 511-1-2)은 상기 카운트 펄스(P_cnt)가 리셋단(reset)에 입력되며, 상기 카운트 펄스(P_cnt)가 입력되면 초기화된다. 초기화된 상기 제 2 플립플롭(511-1-1)의 출력 신호의 전압 레벨은 접지 전압(VSS) 레벨이고, 초기화된 상기 제 3 플립플롭(511-1-2)의 출력 신호의 전압 레벨은 외부 전압(VDD) 레벨이다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 제 3 플립플롭(511-1-2)의 출력 신호를 입력 받으며 드레인에 상기 제 2 플립플롭(511-1-1)의 출력 신호를 입력 받는다. 상기 제 2 트랜지스터(P1)는 게이트에 상기 제 1 트랜지스터(N1)의 소오스가 연결되며 소오스에 상기 제 3 플립플롭(511-1-2)의 출력 신호를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 트랜지스터(N1)의 소오스에서 출력되는 신호를 입력 받으며, 상기 제 1 감지 신호(det1)를 출력한다. 상기 제 2 인버터(IV2)는 상기 제 1 인버터(IV1)의 출력 신호를 입력 받고, 자신의 출력 신호를 상기 제 1 인버터(IV1)의 입력단에 입력시킨다. 상기 제 3 인버터(IV3)는 상기 제 2 트랜지스터(P1)의 드레인에서 출력되는 신호를 입력 받으며 상기 제 2 감지 신호(det2)를 출력한다. 상기 제 4 인버터(IV4)는 상기 제 3 인버터(IV3)의 출력 신호를 입력 받으며, 자신의 출력 신호를 상기 제 3 인버터(IV3)의 입력단에 입력시킨다.
이와 같이 구성된 상기 위상 감지부(511-1)는 초기화시 상기 제 2 플립 플롭(511-1-1)의 출력 신호를 디스에이블 즉, 로우 레벨(VSS)로, 상기 제 3 플립플롭(511-1-2)의 출력 신호를 인에이블 즉, 하이 레벨(VDD)로 형성한다. 이때, 상기 제 3 플립플롭(511-1-2)의 출력 신호가 하이 레벨이므로 상기 제 1 트랜지스터(N1)는 턴온시킨다. 턴온된 상기 제 1 트랜지스터(N1)는 로우 레벨의 상기 제 2 플립플롭(511-1-1_의 출력 신호를 상기 제 1 인버터(IV1)에 전달한다. 로우 레벨의 신호를 입력 받은 상기 제 1 인버터(IV1)는 하이 레벨로 인에이블된 상기 제 1 감지 신호(det1)를 출력한다. 또한 로우 레벨인 상기 제 2 플립플롭(511-1-1)의 출력 신호는 턴온된 상기 제 1 트랜지스터(N1)를 통해 상기 제 2 트랜지스터(P1)를 턴온시킨다. 턴온된 상기 제 2 트랜지스터(P1)는 하이 레벨인 상기 제 3 플립플롭(511-1-2)의 출력 신호를 상기 제 3 인버터(IV3)에 전달한다. 하이 레벨의 신호를 입력 받는 상기 제 3 인버터(IV3)는 로우 레벨로 디스에이블된 상기 제 2 감지 신호(det2)를 출력한다. 즉, 초기화된 상기 위상 감지부(511-1)는 상기 제 1 감지 신호(det1)를 하이 레벨로 인에이블시키고, 상기 제 2 감지 신호(det2)를 로우 레벨로 디스에이블시키며, 상기 제 2 및 제 4 인버터(IV2, IV4)를 통해 그 값을 유지시킨다.
만약, 상기 지연 제어 신호(ctrl_d)가 상기 데이터 정렬 제어 신호(PINCNT)보다 먼저 하이 레벨로 인에이블되면 상기 제 2 플립플롭(511-1-1)의 출력 신호는 하이 레벨(VDD)이 된다. 상기 제 2 플립플롭(511-1-1)의 출력 신호가 하이 레벨이 되면 상기 제 2 트랜지스터(P1)는 턴오프된다. 상기 제 2 트랜지스터(P1)가 턴오프되면 상기 제 2 감지 신호(det2)는 로우 레벨로 디스에이블된 상태를 유지한다. 또한 상기 제 2 플립플롭(511-1-1)의 출력 신호가 하이 레벨이 되면 상기 제 1 감지 신호(det1)가 로우 레벨로 디스에이블된다. 즉, 상기 위상 감지부(511-1)는 상기 지연 제어 신호(ctrl_d)가 상기 데이터 정렬 제어 신호(PINCNT)보다 먼저 인에이블되면 상기 제 1 및 제 2 감지 신호(det1, det2)를 모두 디스에이블시킨다.
또한 상기 지연 제어 신호(ctrl_d)가 상기 데이터 정렬 제어 신호(PINCNT)보다 늦게 인에이블되면, 즉, 상기 데이터 정렬 제어 신호(PINCNT)가 상기 지연 제어 신호(ctrl_d)보다 먼저 인에이블되면 상기 제 3 플립 플롭(511-1-2)의 출력 신호는 로우 레벨이 된다. 상기 제 3 플립 플롭(511-1-2)의 출력 신호가 로우 레벨이 되면 상기 제 1 트랜지스터(N1)는 턴오프된다. 상기 제 1 트랜지스터(N1)가 턴오프되면 상기 제 1 감지 신호(det1)는 인에이블 상태를 유지한다. 상기 제 3 플립플롭(511-1-2)의 출력 신호가 하이 레벨이 되면 상기 제 2 감지 신호(det2)는 하이 레벨로 인에이블된다. 즉, 상기 위상 감지부(511-1)는 상기 지연 제어 신호(ctrl_d)가 상기 데이터 정렬 제어 신호(PINCNT)보다 먼저 인에이블되면 상기 제 1 및 제 2 감지 신호(det1, det2)를 모두 인에이블시킨다.
상기 디코딩부(511-2)는 제 1 낸드 게이트(ND1), 제 1 노어 게이트(NOR1), 및 제 5 인버터(IV5)를 포함한다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 및 제 2 감지 신호(det1, det2)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 1 낸드 게이트(ND1)의 출력 신호를 입력 받아 상기 지연량 감소 신호(ctrl_dec)를 출력한다. 상기 제 1 노어 게이트(NOR1)는 상기 제 1 및 제 2 감지 신호(det1, det2)를 입력 받아 상기 지연량 증가 신호(ctrl_inc)를 출력한다.
상기 디코딩부(511-2)는 상기 제 1 및 제 2 감지 신호(det1, det2)가 모두 인에이블되면 상기 지연량 감소 신호(ctrl_dec)를 인에이블시키고, 상기 제 1 및 제 2 감지 신호(det1, det2)가 모두 디스에이블되면 상기 지연량 증가 신호(ctrl_inc)를 인에이블시킨다.
상기 카운트 펄스 생성부(512)의 상기 신호 조합부(512-1), 상기 펄스 생성 제어부(512-2), 및 상기 제 2 펄스 생성부(512-3)도 8에 도시된 바와 같이 구성된다.
상기 신호 조합부(512-1)는 상기 지연량 증가 신호(ctrl_inc) 및 상기 지연량 감소 신호(ctrl_dec) 중 하나라도 인에이블되면 상기 조합 신호(com_s)를 인에이블시킨다.
상기 신호 조합부(512-1)는 제 2 노어 게이트(NOR2) 및 제 6 인버터(IV6)를 포함한다. 상기 제 2 노어 게이트(NOR2)는 상기 지연량 증가 신호(ctrl_inc) 및 상기 지연량 감소 신호(ctrl_dec)를 입력 받는다. 상기 제 6 인버터(IV6)는 상기 제 2 노어 게이트(NOR2)의 출력 신호를 입력 받아 상기 조합 신호(com_s)로서 출력한다.
상기 펄스 생성 제어부(512-2)는 상기 조절 모드 신호(Tune_mode)가 하이 레벨로 인에이블되고 상기 타이밍 제어 신호(ctrl_t)가 로우 레벨로 디스에이블되면 하이 레벨로 인에이블된 상기 펄스 생성 신호(P_gen)를 생성한다.
상기 펄스 생성 제어부(512-2)는 제 7 및 제 8 인버터(IV7, IV8), 및 제 2 낸드 게이트(ND2)를 포함한다. 상기 제 7 인버터(IV7)는 상기 타이밍 제어 신호(ctrl_t)를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 7 인버터(IV7)의 출력 신호 및 상기 조절 모드 신호(Tune_mode)를 입력 받는다. 상기 제 8 인버터(IV8)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받아 상기 펄스 생성 신호(P_gen)를 출력한다.
상기 제 2 펄스 생성부(512-3)는 상기 펄스 생성 신호(P_gen)가 인에이블되면 상기 조합 신호(com_s)가 인에이블될 때 하이 레벨로 인에이블되는 상기 카운트 펄스(P_cnt)를 생성한다. 상기 제 2 펄스 생성부(512-3)는 상기 펄스 생성 신호(P_gen)가 디스에이블되면 상기 카운트 펄스(P_cnt)를 생성하지 않는다.
상기 제 2 펄스 생성부(512-3)는 지연부(512-3-1), 제 9 및 제 10 인버터(IV9, IV10), 및 제 3 낸드 게이트(ND3)를 포함한다. 상기 지연부(512-3-1)는 상기 조합 신호(com_s)를 지연시킨다. 상기 제 9 인버터(IV9)는 상기 지연부(512-3-1)의 출력 신호를 반전시켜 출력한다. 상기 제 3 낸드 게이트(ND3)는 상기 조합 신호(com_s), 상기 제 9 인버터(IV9)의 출력 신호, 및 상기 펄스 생성 신호(P_gen)를 입력 받는다. 상기 제 10 인버터(IV10)는 상기 제 3 낸드 게이트(ND3)의 출력 신호를 입력 받아 상기 카운트 펄스(P_cnt)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 3 내지 도 8을 참조하여 설명하면 다음과 같다.
본 발명의 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 파워 업 동작시 소정 시간동안 도 3의 가변 지연부(210)의 지연 시간을 조절하도록 구성된다. 이때, 조절 모드 신호(Tune_mode)는 반도체 메모리 장치의 파워 업 동작시 인에이블되며 설정된 시간동안 인에이블 상태를 유지하고 디스에이블되는 신호이다.
도 4를 참조하면, 데이터 정렬 제어 신호 생성부(100)는 상기 조절 모드 신호(Tune_mode)가 인에이블되면, 하이 레벨로 인에이블된 펄스(pulse)를 데이터 정렬 제어 신호(ctrl_r)로서 출력한다. 또한 상기 데이터 정렬 제어 신호 생성부(100)는 상기 조절 모드 신호(Tune_mode)에 의해 생성된 펄스(pulse)가 상기 데이터 정렬 제어 신호(ctrl_r)로서 출력된 이후에는 카운트 펄스(P_cnt)를 상기 데이터 정렬 제어 신호(ctrl_r)로서 출력한다.
또한 상기 데이터 정렬 제어 신호 생성부(100)는 상기 조절 모드 신호(Tune_mode)에 의해 생성된 펄스(pulse)를 데이터 출력 제어 인에이블 신호(PIN_en)로서 출력하고, 이후 상기 카운트 펄스(P_cnt)를 상기 데이터 출력 제어 인에이블 신호(PIN_en)로서 출력한다.
도 3 및 도 5를 참조하면, 상기 가변 지연부(210)는 지연 코드(dl_code<0:3>)의 코드 값에 따라 지연량을 결정하고, 결정된 지연량에 따라 상기 데이터 정렬 제어 신호(ctrl_r)를 지연시켜 지연 제어 신호(ctrl_d)로서 출력한다. 예를 들어, 상기 가변 지연부(210)는 상기 지연 코드(dl_code<0:3>)의 코드 값이 (0, 0, 1, 0)이라면 제 3 스위치(217)를 통해 상기 데이터 정렬 제어 신호(ctrl_r)를 제 3 단위 지연부(213)에 입력 시킨다. 즉, 상기 지연 코드(dl_code<0:3>)의 코드 값이 (0, 0, 1, 0)이라면 상기 데이터 정렬 제어 신호(ctrl_r)는 상기 제 3 단위 지연부(213), 및 제 4 단위 지연부(214)를 거쳐 지연되고, 지연된 신호는 상기 지연 제어 신호(ctrl_d)로서 출력된다.
상기 데이터 출력 제어 인에이블 신호(PIN_en)가 데이터 출력 제어 신호 생성부(400)에 입력되면, 상기 데이터 출력 제어 신호 생성부(400)는 데이터 출력 제어 신호(PINCNT)를 생성한다.
래치부(220)는 상기 데이터 출력 제어 신호(PINCNT)가 인에이블되는 타이밍에 상기 지연 제어 신호(ctrl_d)를 래치하여 타이밍 제어 신호(ctrl_t)로서 출력한다.
만약, 하이 레벨의 펄스 신호인 상기 지연 제어 신호(ctrl_d)의 인에이블 구간에서 상기 데이터 출력 제어 신호(PINCNT)가 인에이블된다면 상기 타이밍 제어 신호(ctrl_t)는 하이 레벨의 신호가 된다. 상기 타이밍 제어 신호(ctrl_t)가 하이 레벨이면 지연 제어부(510)는 상기 카운트 펄스(P_cnt)를 생성하지 않고, 지연 코드 생성부(520)는 상기 지연 코드(dl_code<0:3>)의 코드 값을 유지한다.
한편, 하이 레벨의 펄스 신호인 상기 지연 제어 신호(ctrl_d)의 인에이블 구간에서 상기 데이터 출력 제어 신호(PINCNT)가 인에이블되지 않는다면, 즉 상기 지연 제어 신호(ctrl_d)의 디스에이블 구간에서 상기 데이터 출력 신호(PINCNT)가 인에이블되면 상기 타이밍 제어 신호(ctrl_t)는 로우 레벨이 된다.
상기 지연 제어부(510)는 상기 타이밍 제어 신호(ctrl_t)가 로우 레벨이면 상기 지연 제어부(510)는 상기 지연 제어 신호(ctrl_d)와 상기 데이터 출력 제어 신호(PINCNT)의 위상을 비교하여 지연량 증가 신호(ctrl_inc), 지연량 감소 신호(ctrl_dec), 및 상기 카운트 펄스(P_cnt)를 생성한다.
도 6 내지 도 8을 참조하면, 상기 지연 제어부(510)의 지연량 증감 신호 생성부(511)는 상기 지연 제어 신호(ctrl_d)가 상기 데이터 출력 제어 신호(PINCNT)의 인에이블 타이밍보다 먼저 인에이블되면 상기 지연량 증가 신호(ctrl_inc)를 인에이블시킨다. 또한 상기 카운트 펄스 생성부(512)는 상기 조절 모드 신호(Tune_mode)가 인에이블되고 상기 타이밍 제어 신호(ctrl_t)가 로우 레벨로 디스에이블된 상태에서 상기 지연량 증가 신호(ctrl_inc)가 인에이블되었으므로, 상기 카운트 펄스(P_cnt)를 생성한다. 또한 상기 지연량 증감 신호 생성부(511)는 상기 지연 제어 신호(ctrl_d)가 상기 데이터 출력 제어 신호(PINCNT)의 인에이블 타이밍보다 나중에 인에이블되면 상기 지연량 감소 신호(ctrl_dec)를 인에이블시킨다. 상기 카운트 펄스 생성부(512)는 상기 조절 모드 신호(Tune_mode)가 인에이블되고 상기 타이밍 제어 신호(ctrl_t)가 로우 레벨로 디스에이블된 상태에서 상기 지연량 감소 신호(ctrl_dec)가 인에이블되었으므로, 상기 카운트 펄스(P_cnt)를 생성한다.
지연 코드 생성부(520)는 상기 지연량 증가 신호(ctrl_inc), 상기 지연량 감소 신호(ctrl_dec) 및 상기 카운트 펄스(P_cnt)에 응답하여 상기 지연 코드(dl_code<0:3>)의 코드 값을 가변시킨다.
예를 들어, 상기 지연 코드(dl_code<0:3>)의 코드 값이 (0, 0, 1, 0)일 경우, 상기 지연량 증가 신호(ctrl_inc)가 인에이블되고 상기 카운트 펄스(P_cnt)가 입력되면 상기 지연 코드 생성부(520)는 (0, 1, 0, 0)의 지연 코드(dl_code<0:3>)를 생성한다. (0, 1, 0, 0)의 지연 코드(dl_code<0:3>)가 상기 가변 지연부(210, 도 5 참조)에 입력된다. 지연 코드(dl_code<0:3>)의 코드 값이 (0, 0, 1, 0)일 경우 보다 지연 코드(dl_code<0:3>)의 코드 값이 (0, 1, 0, 0)일 경우 상기 가변 지연부(210)의 지연량을 증가시킨다.
한편, 상기 지연 코드(dl_code<0:3>)의 코드 값이 (0, 0, 1, 0)일 경우 상기 지연량 감소 신호(ctrl_dec)가 인에이블되고 상기 카운트 펄스(P_cnt)가 입력되면 상기 지연 코드 생성부(520)는 (0, 0, 0, 1)의 지연 코드(dl_code<0:3>)를 생성한다. 지연 코드(dl_code<0:3>)의 코드 값이 (0, 0, 1, 0)일 경우 보다 지연 코드(dl_code<0:3>)의 코드 값이 (0, 0, 0, 1)일 경우 상기 가변 지연부(210)의 지연량을 감소시킨다.
상기 카운트 펄스(P_cnt)는 상기 데이터 정렬 제어 신호 생성부(100)에 입력되어 데이터 정렬 제어 신호(ctrl_r) 및 데이터 출력 제어 인에이블 신호(PIN_en)로서 출력된다.
상기 카운트 펄스(P_cnt)에 의해 생성된 데이터 정렬 제어 신호(ctrl_r)는 지연량이 가변된 상기 가변 지연부(210)를 통해 지연되어 지연 제어 신호(ctrl_d)로서 출력된다.
상기 카운트 펄스(P_cnt)에 의해 생성된 데이터 출력 제어 인에이블 신호(PIN_en)는 상기 데이터 출력 제어 신호 생성부(400)에 입력되어 상기 데이터 출력 제어 신호(PINCNT)가 다시 생성된다.
상기 래치부(220)는 상기 데이터 출력 제어 신호(PINCNT)의 인에이블 타이밍에 상기 지연 제어 신호(ctrl_d)를 래치하고, 래치된 신호를 상기 타이밍 제어 신호(ctrl_t)로서 출력한다.
이때, 상기 타이밍 제어 신호(ctrl_t)가 하이 레벨이면 카운트 펄스(P_cnt)가 다시 생성되지 않고, 상기 지연 코드(dl_code<0:3>)의 코드 값은 유지된다.
하지만, 상기 타이밍 제어 신호(ctrl_t)가 로우 레벨일 경우 카운트 펄스(P_cnt)는 다시 생성되고, 이에 따라 상기 지연 제어 신호(ctrl_d)와 상기 데이터 출력 제어 신호(PINCNT)의 위상을 비교하여 지연 코드(dl_code<0:3>)를 가변시키고, 상기 데이터 정렬 제어 신호(ctrl_r)를 다시 생성하는 동작이 상기 타이밍 제어 신호(ctrl_t)가 하이 레벨이 될 때까지 반복된다.
병렬 데이터를 직렬 데이터로 변환하는 동작에서 직렬 데이터의 데이터 순서를 변경시키는 신호(ctrl_t)는 데이터 정렬 제어 신호 생성부(100)에서 출력된 신호(ctrl_r)를 지연시킨 신호(ctrl_d)를 데이터 출력 제어 신호(PINCNT)의 인에이블 타이밍에 래치하여 생성된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 조절 모드시 즉, 조절 모드 신호(Tune_mode)가 인에이블되는 동안 하이 레벨로 인에이블되는 펄스를 데이터 출력 제어 신호(PINCNT)의 인에이블 타이밍에 래치하는 동작을 반복하여 래치된 신호의 레벨이 로우 레벨이면 상기 데이터 정렬 제어 신호 생성부(100)에서 출력된 신호의 지연량을 가변시키고, 래치된 신호의 레벨이 하이 레벨이면 지연량을 가변시키지 않도록 구성된다.
상기 가변 지연부(210)의 지연량이 결정되고, 조절 모드가 해제 즉, 조절 모드 신호(Tune_mode)가 디스에이블되면 상기 데이터 정렬부(100)는 리드 펄스(Read_p)의 입력 타이밍에 특정 어드레스(Address)를 래치하여, 래치된 신호를 데이터 정렬 제어 신호(ctrl_r)로서 출력한다. 또한 상기 리드 펄스(Read_p)를 데이터 출력 제어 인에이블 신호(PIN_en)로서 출력한다. 가변 지연부(210)는 설정된 지연량으로 상기 데이터 정렬 제어 신호(ctrl_r)를 지연시켜 지연 제어 신호(ctrl_d)로서 출력한다. 래치부(220)는 데이터 출력 제어 신호(PINCNT)의 인에이블 타이밍에 상기 지연 제어 신호(ctrl_d)를 래치하여 타이밍 제어 신호(ctrl_t)를 생성한다.
이와 같이 동작하는 본 발명의 실시예에 따른 반도체 메모리 장치는 병렬 데이터를 직렬 데이터로 변환하는 동작에서 직렬 데이터의 데이터 순서를 변경시킬 수 있는 신호가 정상적으로 데이터 정렬부(300, 병렬 데이터를 직렬 데이터로 변환하는 구성)에 입력되도록 한다. 이로써, 반도체 메모리 장치는 정상적으로 데이터를 출력할 수 있어 반도체 메모리 장치의 신뢰도를 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (14)

  1. 조절 모드 신호가 인에이블되면 펄스를 생성하여 데이터 정렬 제어 신호로서 출력하고, 상기 조절 모드 신호에 의해 생성된 데이터 정렬 제어 신호가 출력된 이후 카운트 펄스의 입력에 따라 상기 데이터 정렬 제어 신호를 생성하는 데이터 정렬 제어 신호 생성부;
    지연 코드에 따라 지연량을 결정하고, 결정된 지연량으로 상기 데이터 정렬 제어 신호를 지연시켜 지연 제어 신호를 생성하며, 상기 지연 제어 신호를 데이터 출력 제어 신호의 인에이블 타이밍에 래치하여 타이밍 제어 신호로서 출력하는 타이밍 제어부;
    상기 조절 모드 신호, 상기 지연 제어 신호, 상기 데이터 출력 제어 신호, 및 상기 타이밍 제어 신호에 응답하여 상기 지연 코드를 생성하는 지연 시간 제어부; 및
    병렬 데이터를 직렬 데이터로 변환하여 출력하며, 상기 타이밍 제어 신호에 응답하여 상기 직렬 데이터의 데이터 순서를 가변시키는 데이터 정렬부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 정렬 제어 신호 생성부는
    상기 조절 모드 신호가 인에이블되면 상기 펄스를 생성하여 선택 펄스로서 출력하고, 상기 펄스가 상기 선택 펄스로서 출력된 이후 상기 카운트 펄스를 상기 선택 펄스로서 출력하는 선택 펄스 생성부,
    리드 펄스가 인에이블되면 특정 어드레스를 래치하여 래치 신호로서 출력하는 래치 신호 생성부, 및
    상기 조절 모드 신호에 응답하여 상기 선택 펄스를 상기 데이터 정렬 제어 신호로서 출력하거나 상기 래치 신호를 상기 데이터 정렬 제어 신호로서 출력하는 신호 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 선택 펄스 생성부는
    상기 조절 모드 신호가 인에이블되면 상기 펄스를 생성하는 펄스 생성부,
    상기 조절 모드 신호를 지연시켜 지연 조절 모드 신호를 생성하는 지연부, 및
    상기 지연 조절 모드 신호에 응답하여 상기 펄스 또는 상기 카운트 펄스를 상기 선택 펄스로서 출력하는 멀티 플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 타이밍 제어부는
    상기 지연 코드에 응답하여 지연량을 결정하고, 결정된 지연량으로 상기 데이터 정렬 제어 신호를 지연시켜 상기 지연 제어 신호로서 출력하는 가변 지연부, 및
    상기 데이터 출력 제어 신호의 인에이블 타이밍에 상기 지연 제어 신호를 래치하여 상기 타이밍 제어 신호로서 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 지연 시간 제어부는
    상기 조절 모드 신호가 인에이블되고 상기 타이밍 제어 신호가 디스에이블되면 상기 지연 제어 신호와 상기 데이터 출력 제어 신호의 위상을 비교하여 상기 카운트 펄스, 지연량 증가 신호, 및 지연량 감소 신호를 생성하는 지연 제어부, 및
    상기 카운트 펄스, 상기 지연량 증가 신호, 및 상기 지연량 감소 신호에 응답하여 상기 지연 코드를 생성하는 지연 코드 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 지연 제어부는
    상기 지연 제어 신호와 상기 데이터 출력 제어 신호의 위상을 비교하여 상기 지연량 증가 신호 및 상기 지연량 감소 신호를 생성하는 지연량 증감 신호 생성부, 및
    상기 지연량 증가 신호, 상기 지연량 감소 신호, 상기 조절 모드 신호, 및 상기 타이밍 제어 신호에 응답하여 상기 카운트 펄스를 생성하는 카운트 펄스 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 지연량 증감 신호 생성부는
    상기 지연 제어 신호가 상기 데이터 출력 제어 신호보다 먼저 인에이블되면 상기 지연량 증가 신호를 인에이블시키고,
    상기 지연 제어 신호가 상기 데이터 출력 제어 신호보다 늦게 인에이블되면 상기 지연량 감소 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 카운트 펄스 생성부는
    상기 조절 모드 신호가 인에이블되고 상기 타이밍 제어 신호가 디스에이블되면 상기 지연량 증가 신호 또는 상기 지연량 감소 신호가 인에이블될 때 상기 카운트 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 지연 코드 생성부는
    상기 지연량 증가 신호가 인에이블된 상태에서 상기 카운트 펄스가 입력되면 상기 지연 코드의 코드 값을 증가시키고,
    상기 지연량 감소 신호가 인에이블된 상태에서 상기 카운트 펄스가 입력되면 상기 지연 코드의 코드 값을 감소시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 조절 모드 신호는
    반도체 메모리 장치의 파워 업 동작시 인에이블되고, 설정된 시간동안 인에이블 상태를 유지하는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  11. 조절 모드 신호가 인에이블되면 상기 조절 모드 신호 및 카운트 펄스에 응답하여 데이터 정렬 제어 신호 및 데이터 출력 제어 인에이블 신호를 생성하고, 상기 조절 모드 신호가 디스에이블되면 리드 펄스 및 특정 어드레스에 응답하여 상기 데이터 정렬 제어 신호를 생성하며, 상기 리드 펄스를 상기 데이터 출력 제어 인에이블 신호로서 출력하는 데이터 정렬 제어 신호 생성부;
    지연 코드에 응답하여 지연량을 결정하고, 결정된 지연량으로 상기 데이터 정렬 제어 신호를 지연시켜 지연 제어 신호를 생성하고, 상기 지연 제어 신호를 데이터 출력 제어 신호에 응답하여 래치하고, 래치된 신호를 타이밍 제어 신호로서 출력하는 타이밍 제어부;
    상기 조절 모드 신호가 인에이블되고 상기 타이밍 제어 신호가 디스에이블되면 상기 지연 제어 신호와 상기 데이터 출력 제어 신호의 위상을 비교하여 상기 지연 코드를 가변시키는 지연 시간 제어부;
    상기 데이터 출력 제어 인에이블 신호에 응답하여 상기 데이터 출력 제어 신호를 생성하는 데이터 출력 제어 신호 생성부; 및
    병렬 데이터를 직렬 데이터로 변환하여 출력하며, 상기 타이밍 제어 신호에 응답하여 상기 직렬 데이터의 데이터 순서를 가변시키는 데이터 정렬부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 데이터 정렬 제어 신호 생성부는
    상기 조절 모드 신호가 인에이블되면 펄스를 생성하여 선택 펄스로서 출력하고, 상기 펄스가 상기 선택 펄스로서 출력된 이후 상기 카운트 펄스를 상기 선택 펄스로서 출력하는 선택 펄스 생성부,
    상기 리드 펄스가 인에이블되면 상기 특정 어드레스를 래치하여 래치 신호로서 출력하는 래치 신호 생성부,
    상기 조절 모드 신호가 인에이블되면 상기 선택 펄스를 상기 데이터 정렬 제어 신호로서 출력하고 상기 선택 펄스를 상기 데이터 출력 제어 인에이블 신호로서 출력하며, 상기 조절 모드 신호가 디스에이블되면 상기 래치 신호를 상기 데이터 정렬 제어 신호로서 출력하고 상기 리드 펄스를 상기 데이터 출력 제어 인에이블 신호로서 출력하는 신호 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 타이밍 제어부는
    상기 지연 코드의 코드 값이 증가하면 지연량을 증가시키고, 상기 지연 코드의 코드 값이 감소하면 지연량을 감소시키며, 상기 지연량으로 상기 데이터 정렬 제어 신호를 지연시켜 지연 제어 신호를 생성하는 가변 지연부, 및
    상기 지연 제어 신호를 상기 데이터 출력 제어 신호의 인에이블 타이밍에 래치하여 상기 타이밍 제어 신호로서 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 지연 시간 제어부는
    상기 조절 모드 신호가 인에이블되고 상기 타이밍 제어 신호가 디스에이블되면 상기 지연 제어 신호와 상기 데이터 출력 제어 신호의 위상을 비교하여 상기 카운트 펄스, 지연량 증가 신호, 및 지연량 감소 신호를 생성하는 지연 제어부, 및
    상기 지연량 증가 신호가 인에이블되고 상기 카운트 펄스가 입력되면 상기 지연 코드의 코드 값을 증가시키고, 상기 지연량 감소 신호가 인에이블되고 상기 카운트 펄스가 입력되면 상기 지연 코드의 코드 값을 감소시키는 지연 코드 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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