KR20150078012A - 반도체 메모리 장치 및 이를 이용한 테스트 방법 - Google Patents

반도체 메모리 장치 및 이를 이용한 테스트 방법 Download PDF

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KR20150078012A
KR20150078012A KR1020130167031A KR20130167031A KR20150078012A KR 20150078012 A KR20150078012 A KR 20150078012A KR 1020130167031 A KR1020130167031 A KR 1020130167031A KR 20130167031 A KR20130167031 A KR 20130167031A KR 20150078012 A KR20150078012 A KR 20150078012A
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Abstract

제 1 데이터 저장 영역으로부터 출력되는 제 1 데이터, 제 2 데이터 저장 영역으로부터 출력되는 제 2 데이터, 상기 제 1 데이터와 상기 제 2 데이터가 동일한지를 비교하여 비교 결과 신호를 생성하는 데이터 비교부, 클럭 및 레이턴시 신호에 응답하여 상기 비교 결과 신호를 래치하고, 래치된 신호를 비교 신호로서 출력하는 타이밍 제어부, 및 테스트시 상기 비교 신호에 응답하여 상기 제 1 데이터를 반전시켜 출력 데이터로서 출력하고, 테스트가 아닐 경우 상기 제 1 데이터를 상기 출력 데이터로서 출력하는 데이터 출력부를 포함한다.

Description

반도체 메모리 장치 및 이를 이용한 테스트 방법 {SEMICONDUCTOR MEMORY APPARATUS AND TEST METHOD USING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 따라서, 반도체 메모리 장치는 데이터가 올바로 저장되고, 출력되는지를 테스트할 필요가 있다. 데이터가 정상적으로 저장되고, 저장된 데이터가 정상적으로 출력되었는지를 테스트하기 위하여, 테스트시 데이터 입력 패스를 통해 데이터를 입력하여 저장하고, 데이터 출력 패스를 통해 저장된 데이터를 출력한다.
이때, 테스트 시간을 줄이기 위하여 동일한 데이터를 복수의 데이터 저장영역에 입력하여 저장하고, 복수의 데이터 저장영역으로부터 출력되는 데이터가 모두 동일한지 여부를 비교한다.
일반적인 반도체 메모리 장치는 데이터 비교 결과를 데이터 출력 패스를 통해 출력함으로서 테스트를 수행하도록 구성된다.
하지만, 테스트가 아닐 경우 데이터가 출력되는 타이밍보다 테스트시 데이터 비교 결과가 출력되는 타이밍이 늦다. 이유는 테스트시 데이터를 비교하는 동작이 추가되기 때문이다. 일반적인 반도체 메모리 장치는 테스트시와 테스트시가 아닌 경우 데이터 비교 결과가 출력되는 타이밍이 늦기 때문에, 테스트시 사용되는 데이터 출력 패스의 보완이 필요하다.
본 발명은 테스트시 정상적인 데이터 비교 결과를 출력할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 데이터 저장 영역으로부터 출력되는 제 1 데이터, 제 2 데이터 저장 영역으로부터 출력되는 제 2 데이터, 상기 제 1 데이터와 상기 제 2 데이터가 동일한지를 비교하여 비교 결과 신호를 생성하는 데이터 비교부, 클럭 및 레이턴시 신호에 응답하여 상기 비교 결과 신호를 래치하고, 래치된 신호를 비교 신호로서 출력하는 타이밍 제어부, 및 테스트시 상기 비교 신호에 응답하여 상기 제 1 데이터를 반전시켜 출력 데이터로서 출력하고, 테스트가 아닐 경우 상기 제 1 데이터를 상기 출력 데이터로서 출력하는 데이터 출력부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 제 1 데이터와 복수개의 제 2 데이터가 동일한지를 판단하여 비교 결과 신호를 생성하는 데이터 비교부, 클럭 및 레이턴시 신호에 응답하여 상기 비교 결과 신호를 래치하고, 래치된 신호를 비교 신호로서 출력하는 타이밍 제어부, 및 테스트시 상기 비교 신호에 응답하여 상기 복수개의 제 1 데이터 중 특정 데이터를 반전시킬지를 결정하고, 반전 여부가 결정된 상기 특정 데이터와 상기 특정 데이터를 제외한 상기 제 1 데이터를 출력 데이터로서 출력하는 데이터 출력부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법은 복수의 데이터 저장 영역에 동일한 데이터를 저장하는 단계, 서로 다른 데이터 저장 영역에 저장된 데이터가 동일한지 여부를 하는 단계, 레이턴시 신호를 클럭의 설정된 주기만큼 지연시키는 단계, 지연된 상기 레이턴시 신호에 응답하여 상기 판단하는 단계의 결과를 래치하여 출력하는 단계를 포함한다.
본 발명에 따른 반도체 메모리 장치는 테스트시 정상적인 데이터 비교 결과를 출력할 수 있어, 반도체 메모리 장치의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 타이밍 제어부의 구성도,
도 3은 도 1의 데이터 출력부의 구성도,
도 4는 도 3의 선택 반전부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 제 1 데이터 저장 영역(100), 제 2 데이터 저장 영역(200), 데이터 비교부(300), 타이밍 제어부(400), 및 데이터 출력부(500)를 포함한다.
상기 제 1 및 제2 데이터 저장 영역(100, 200)은 외부 명령에 응답하여 입력되는 데이터를 저장하고, 저장된 데이터를 출력한다. 이때, 상기 제 1 데이터 저장 영역(100)에서 출력되는 데이터들을 복수개의 제 1 데이터(D1<0:3>)라고 하고, 상기 제 2 데이터 저장 영역(200)에서 출력되는 데이터들을 복수개의 제 2 데이터(D2<0:3>)라고 한다.
상기 데이터 비교부(300)는 상기 복수개의 제 1 데이터(D1<0:3>)와 상기 복수개의 제 2 데이터(D2<0:3>)가 동일한지 여부를 비교하여 비교 결과 신호(Result_com)를 생성한다. 상기 데이터 비교부(300)는 익스클루시브 노어 게이트(exclusive nor gate) 또는 익스클루시브 오어 게이트(exclusive or gate)로 구성될 수 있다. 예를 들어, 상기 데이터 비교부(300)는 상기 복수개의 제 1 데이터(D1<0:3>)와 상기 복수개의 제 2 데이터(D2<0:3>)가 모두 동일하면 인에이블된 상기 비교 결과 신호(Result_com)를 출력하고, 상기 복수개의 제 1 데이터(D1<0:3>)와 상기 복수개의 제 2 데이터(D2<0:3>)가 다르면 디스에이블된 상기 비교 결과 신호(Result_com)를 출력한다.
상기 타이밍 제어부(400)는 클럭(CLK) 및 레이턴시 신호(Latency_s)에 응답하여 상기 비교 결과 신호(Result_com)를 래치하고, 래치된 신호를 비교 신호(Com_s)로서 출력한다. 예를 들어, 상기 타이밍 제어부(400)는 상기 레이턴시 신호(Latency_s)를 상기 클럭(CLK)의 설정된 주기만큼 지연시키고, 지연된 상기 레이턴시 신호(Latency_s)에 응답하여 상기 비교 결과 신호(Result_com)를 래치하고, 래치된 신호를 상기 비교 신호(Com_s)로서 출력한다. 이때, 상기 레이턴시 신호(Latency_s)는 반도체 메모리 장치에 저장된 데이터를 출력하라는 명령이 입력되면 설정된 시간 이후 생성되는 신호로서, 반도체 메모리 장치의 데이터 출력 타이밍을 결정하는 신호이다. 한편, 상기 타이밍 제어부(400)에서 상기 레이턴시 신호(Latency_s)를 지연하는 시간은 상기 데이터 비교부(300)에서 상기 복수개의 제 1 데이터(D1<0:3>)와 상기 복수개의 제 2 데이터(D2<0:3>)를 비교하는 시간과 동일하도록 구성된다.
상기 데이터 출력부(500)는 노멀 동작시 즉, 테스트시가 아닐 경우 상기 복수개의 제 1 데이터(D1<0:3>)를 복수개의 출력 데이터(DQ<0:3>)로서 출력한다. 한편, 상기 데이터 출력부(500)는 테스트시 상기 비교 신호(Com_s)에 응답하여 상기 복수개의 제 1 데이터(D1<0:3>) 중 특정 데이터를 반전시켜 출력한다. 이때, 상기 데이터 출력부(500)는 테스트 신호(Test)에 응답하여 노멀 동작 또는 테스트시의 동작이 결정된다.
상기 타이밍 제어부(400)는 도 2에 도시된 바와 같이, 쉬프터 레지스터(410), 및 래치부(420)를 포함한다.
상기 쉬프터 레지스터(410)는 상기 레이턴시 신호(Latency_s)를 상기 클럭(CLK)의 설정된 주기만큼 지연시켜 지연 레이턴시 신호(Latency_D)를 생성한다. 이때, 상기 쉬프터 레지스터(410)가 상기 레이턴시 신호(Latency_s)를 지연시키는 시간은 상기 데이터 비교부(300)에서 상기 복수개의 제 1 데이터(D1<0:3>)와 상기 복수개의 제 2 데이터(D2<0:3>)를 비교하는 시간과 동일하다.
상기 래치부(420)는 상기 지연 레이턴 신호(Latency_D)에 응답하여 상기 비교 결과 신호(Result_com)를 래치하고, 래치된 신호를 상기 비교 신호(Com_s)로서 출력한다.
상기 데이터 출력부(500)는 도 3에 도시된 바와 같이, 제 1 내지 제 4 래치부(511, 512, 513, 515), 선택 반전부(514), 및 제 1 내지 제 4 동기화부(521~524)를 포함한다. 이때, 상기 복수개의 제 1 데이터(D1<0:3>)는 첫번째 제 1 데이터(D1<0>), 두번째 제 1 데이터(D1<1>), 세번째 제1 데이터(D1<2>), 및 네번째 제 1 데이터(D1<3>)를 포함할 수 있다. 또한 상기 복수개의 출력 데이터(DQ<0:3>)는 첫번째 출력 데이터(DQ<0>), 두번째 출력 데이터(DQ<1>), 세번째 출력 데이터(DQ<2>), 및 네번째 출력 데이터(DQ<3>)를 포함할 수 있다.
상기 제 1 래치부(511)는 상기 첫번째 제 1 데이터(D1<0>)를 래치하여 제 1 래치 신호(L_s1)를 출력한다.
상기 제 2 래치부(512)는 상기 두번째 제 1 데이터(D1<1>)를 래치하여 제 2 래치 신호(L_s2)를 출력한다.
상기 제 3 래치부(513)는 상기 세번째 제1 데이터(D1<2>)를 래치하여 제 3 래치 신호(L_s3)를 출력한다.
상기 제 4 래치부(515)는 상기 네번째 제 1 데이터(D1<3>)를 래치하여 제 4 래치 신호(L_s4)를 출력한다.
상기 선택 반전부(514)는 상기 테스트 신호(Test)가 인에이블될 경우 상기 비교 신호(Com_s)에 응답하여 상기 제 3 래치 신호(L_s3)의 반전 여부를 결정하여 선택 신호(sel_s)를 생성한다. 더욱 상세히 설명하면, 상기 선택 반전부(514)는 상기 테스트 신호(Test)가 인에이블될 경우 상기 비교 신호(Com_s)가 디스에이블되면 상기 제 3 래치 신호(L_s3)를 반전시켜 상기 선택 신호(sel_s)로서 출력하고, 상기 비교 신호(Com_s)가 인에이블되면 상기 제 3 래치 신호(L_s3)를 상기 선택 신호(sel_s)로서 출력한다. 한편, 상기 선택 반전부(514)는 상기 테스트 신호(Test)가 디스에이블되면 상기 비교 신호(Com_s)와는 무관하게 상기 제 3 래치 신호(L_s3)를 상기 선택 신호(sel_s)로서 출력한다.
상기 제 1 동기화부(521)는 상기 제 1 래치 신호(L_s1)를 출력용 클럭(QCLK)에 동기시켜 상기 첫번째 출력 데이터(DQ<0>)로서 출력한다.
상기 제 2 동기화부(522)는 상기 제 2 래치 신호(L_s2)를 상기 출력용 클럭(QCLK)에 동기시켜 상기 두번째 출력 데이터(DQ<1>)로서 출력한다.
상기 제 3 동기화부(523)는 상기 선택 신호(sel_s)를 상기 출력용 클럭(QCLK)에 동기시켜 상기 세번째 출력 데이터(DQ<2>)로서 출력한다.
상기 제 4 동기화부(524)는 상기 제 4 래치 신호(L_s4)를 상기 출력용 클럭(QCLK)에 동기시켜 상기 네번째 출력 데이터(DQ<3>)로서 출력한다.
상기 선택 반전부(514)는 도 4에 도시된 바와 같이, 멀티 플렉서(414_1), 선택 제어부(414_2), 및 제 1인버터(IV1)를 포함한다.
상기 제 1 인버터(IV1)는 상기 제 3 래치 신호(L_s3)를 반전시킨다.
상기 멀티 플렉서(414_1)는 선택 제어 신호(Ctrl_sel)에 응답하여 상기 제 3 래치 신호(L_s3)를 상기 선택 신호(sel_s)로서 출력하거나 상기 제 3 래치 신호(L_s3)의 반전 신호 즉 상기 제 1 인버터(IV1)의 출력 신호를 상기 선택 신호(sel_s)로서 출력한다. 예를 들어, 상기 멀티 플렉서(414_1)는 상기 선택 제어 신호(Ctrl_sel)가 인에이블되면 상기 제 1인버터(IV1)의 출력 신호를 상기 선택 신호(sel_s)로서 출력하고, 상기 선택 제어 신호(Ctrl_sel)가 디스에이블되면 상기 제 3 래치 신호(L_s3)를 상기 선택 신호(sel_s)로서 출력한다.
상기 선택 제어부(414_2)는 상기 테스트 신호(Test)가 인에이블되고 상기 비교 신호(Com_s)가 디스에이블되어야만 상기 선택 제어 신호(Ctrl_sel)를 인에이블시킨다. 또한 상기 선택 제어부(414_2)는 상기 테스트 신호(Test)가 디스에이블되거나 상기 테스트 신호(Test)가 인에이블되고 상기 비교 신호(Com_s)가 인에이블되면 상기 선택 제어 신호(Ctrl_sel)를 디스에이블시킨다.
상기 선택 제어부(414_2)는 제 2 및 제 3 인버터(IV2, IV3), 및 낸드 게이트(ND1)를 포함한다. 상기 제 2 인버터(IV2)는 상기 비교 신호(Com_s)를 입력 받는다. 상기 낸드 게이트(ND1)는 상기 테스트 신호(Test) 및 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 낸드 게이트(ND1)의 출력 신호를 입력 받아 상기 선택 제어 신호(Ctrl_sel)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
테스트시 반도체 메모리 장치에 동일한 데이터를 저장한다.
도 1을 참조하면, 반도체 메모리 장치 내부에 포함되어 있는 제 1 및 제 2 데이터 저장 영역(100, 200)에 동일한 데이터를 저장한다. 이후, 상기 제 1 및 제2 데이터 저장 영역(100, 200)에 저장된 데이터를 출력한다.
상기 데이터 비교부(300)는 서로 다른 데이터 저장 영역(100, 200) 즉, 상기 제 1 및 제 2 데이터 저장 영역(100, 200)으로부터 출력된 저장된 데이터가 동일한 데이터인지를 비교한다. 더욱 상세히 설명하면, 상기 데이터 비교부(300)는 복수개의 제 1 데이터(D1<0:3>, 상기 제 1 데이터 저장 영역(100)으로부터 출력된 데이터), 및 복수개의 제 2 데이터(D2<0:3>)가 모두 동일한지 비교한다. 이때, 상기 데이터 비교부(300)는 상기 복수개의 제 1 데이터(D1<0:3>)와 상기 복수개의 제 2 데이터(D2<0:3>)가 모두 동일하면 인에이블된 비교 결과 신호(Result_com)를 생성한다. 한편, 상기 데이터 비교부(300)는 상기 복수개의 제 1 데이터(D1<0:3>)와 상기 복수개의 제 2 데이터(D2<0:3>)중 하나의 데이터라도 다르면 디스에이블된 상기 비교 결과 신호(Result_com)를 생성한다.
상기 타이밍 제어부(400)는 레이턴시 신호(Latency_s)를 클럭(CLK)의 설정된 주기만큼 지연시켜, 상기 비교 결과 신호(Result_com)를 래치한다. 도2를 참조하여 더욱 상세히 설명하면, 상기 타이밍 제어부(400)는 상기 레이턴시 신호(Latency_s)를 상기 클럭(CLK)의 설정된 주기만큼 지연시켜 지연 레이턴시 신호(Latency_D)를 생성한다. 또한 상기 타이밍 제어부(400)는 상기 지연 레이턴시 신호(Latency_d)에 응답하여 상기 비교 결과 신호(Result_com)를 래치하여 비교 신호(Com_s)로서 출력한다. 그러므로, 상기 타이밍 제어부(400)는 상기 레이턴시 신호(Latency_s)의 타이밍보다 상기 클럭(CLK)의 설정된 주기만큼 지연된 타이밍에 상기 비교 결과 신호(Result_com)를 상기 비교 신호(Com_s)로서 출력한다.
상기 데이터 출력부(500)는 테스트가 아닐 경우 상기 제 1 데이터 저장 영역(100)에서 출력되는 상기 복수개의 제 1 데이터(D1<0:3>)를 복수개의 출력 데이터(DQ<0:3>)로서 출력한다. 한편, 상기 데이터 출력부(500)는 테스트시 상기 비교 신호(Com_s)에 응답하여 상기 복수개의 제 1 데이터(D1<0:3>) 중 특정 데이터(D1<2>)를 반전시킬지를 결정하고, 반전 여부가 결정된 상기 특정 데이터(D1<2>)와 상기 복수개의 제 1 데이터(D1<0:3>) 중 상기 특정 데이터(D1<2>)를 제외한 상기 복수개의 제 1 데이터(D1<0:1>, D1<3>)를 상기 복수개의 출력 데이터(D1<0:3>)로서 출력한다.
예를 들어 설명하면 다음과 같다.
테스트시 서로 다른 데이터 저장 영역인 상기 제 1 및 제 2 데이터 저장 영역(100, 200)에 모두 하이 레벨의 데이터를 저장한다.
만약 상기 제 1 및 제 2 데이터 저장 영역(100, 200)에 모두 하이 레벨의 데이터가 정상적으로 저장되었다면, 상기 복수개의 제 1 데이터(D1<0:3>)와 상기 복수개의 제 2 데이터(D2<0:3>)는 모두 하이 레벨이다.
그러므로, 상기 데이터 비교부(300)는 상기 복수개의 제 1 데이터(D1<0:3>)와 상기 복수개의 제 2 데이터(D2<0:3>)가 모두 하이 레벨로 동일하기 때문에 인에이블된 상기 비교 결과 신호(Result_com)를 출력한다.
상기 타이밍 제어부(400)는 상기 데이터 비교부(300)의 데이터 비교 신호과 동일한 지연 시간으로 상기 레이턴시 신호(Latency_s)를 지연시키고, 지연된 상기 레이턴시 신호(Latency_D)에 응답하여 상기 비교 결과 신호(Result_com)를 래치하며, 래치된 신호를 상기 비교 신호(Com_s)로서 출력한다.
상기 데이터 출력부(500)는 인에이블된 상기 비교 신호(Com_s)에 응답하여 상기 복수개의 제 1 데이터(D1<0:3>) 중 특정 데이터(D1<2>)를 비반전시켜 상기 복수개의 출력 데이터(DQ<0:3>)로서 출력한다. 즉, 상기 출력 데이터(DQ<0:3>)는 모두 하이 레벨의 데이터로서 출력된다.
한편, 상기 제 1 및 제 2 데이터 저장 영역(100, 200)에 정상적으로 저장되지 않은 데이터가 존재할 경우, 상기 복수개의 제 1 데이터(D1<0:3>)와 상기 복수개의 제 2 데이터(D2<0:3>)는 모두 동일하지 않다.
그러므로, 상기 데이터 비교부(300)는 디스에이블된 상기 비교 결과 신호(Result_com)를 출력한다.
상기 타이밍 제어부(400)는 상기 데이터 비교부(300)에서 상기 복수개의 제 1 데이터(D1<0:3)와 상기 복수개의 제 2 데이터(D2<0:3>)를 비교한 비교 시간만큼 상기 비교 결과 신호(Result_com)를 지연시켜 디스에이블된 상기 비교 신호(Com_s)로서 출력한다.
상기 데이터 출력부(500)는 디스에이블된 상기 비교 신호(Com_s)에 응답하여 상기 복수개의 제 1 데이터(D1<0:3>) 중 특정 데이터(D1<2>)를 반전시키고, 나머지 데이터(D1<0:1>, D1<3>)와 반전된 특정 데이터(D1<2>)를 상기 복수개의 출력 데이터(DQ<0:3>)로서 출력한다. 그러므로 상기 복수개의 출력 데이터(DQ<0:3>) 중 하나의 데이터는 나머지 데이터와 서로 다른 값의 데이터로 출력된다.
노멀 동작시 즉 테스트시가 아닐 경우 상기 데이터 출력부(500)는 상기 제 1 데이터 저장 영역(100)에서 출력되는 상기 복수개의 제 1 데이터(D1<0:3>)를 출력한다.
즉, 본 발명의 실시예에 따른 반도체 메모리 장치는 테스트가 아닐 경우 복수개의 데이터 저장 영역 중 하나의 데이터 저장 영역의 데이터를 출력하는 데이터 출력부를 이용하여 테스트시 서로 다른 데이터 저장 영역에서 출력된 데이터와 비교한 결과를 출력하게 구성함으로써, 테스트시 이용되는 추가적인 회로를 최소화하였다. 또한 서로 다른 데이터 저장 영역에서 출력된 데이터들을 비교하는데 소요되는 시간만큼 테스트 결과(데이터 비교 결과)를 래치하는 시간을 지연시켜 정상적으로 테스트 결과를 래치하도록 구성함으로서, 정상적인 테스트 결과를 출력할 수 있어 반도체 메모리 장치의 신뢰도를 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (11)

  1. 제 1 데이터 저장 영역으로부터 출력되는 제 1 데이터;
    제 2 데이터 저장 영역으로부터 출력되는 제 2 데이터;
    상기 제 1 데이터와 상기 제 2 데이터가 동일한지를 비교하여 비교 결과 신호를 생성하는 데이터 비교부;
    클럭 및 레이턴시 신호에 응답하여 상기 비교 결과 신호를 래치하고, 래치된 신호를 비교 신호로서 출력하는 타이밍 제어부; 및
    테스트시 상기 비교 신호에 응답하여 상기 제 1 데이터를 반전시켜 출력 데이터로서 출력하고, 테스트가 아닐 경우 상기 제 1 데이터를 상기 출력 데이터로서 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 타이밍 제어부는
    상기 레이턴시 신호를 상기 클럭의 설정된 주기만큼 지연시켜 지연 레이턴시 신호를 생성하는 쉬프터 레지스터, 및
    상기 지연 레이턴시 신호에 응답하여 상기 비교 결과 신호를 래치하고, 래치된 신호를 상기 비교 신호로서 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 데이터 출력부는
    상기 제 1 데이터를 래치하여 래치 신호를 출력하는 래치부,
    상기 테스트시 상기 비교 신호에 응답하여 상기 래치 신호를 반전 또는 비반전시켜 선택 신호로서 출력하는 선택 반전부, 및
    상기 선택 신호를 출력용 클럭에 동기시켜 상기 출력 데이터로서 출력하는 동기화부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 복수개의 제 1 데이터와 복수개의 제 2 데이터가 동일한지를 판단하여 비교 결과 신호를 생성하는 데이터 비교부;
    클럭 및 레이턴시 신호에 응답하여 상기 비교 결과 신호를 래치하고, 래치된 신호를 비교 신호로서 출력하는 타이밍 제어부; 및
    테스트시 상기 비교 신호에 응답하여 상기 복수개의 제 1 데이터 중 특정 데이터를 반전시킬지를 결정하고, 반전 여부가 결정된 상기 특정 데이터와 상기 특정 데이터를 제외한 상기 제 1 데이터를 출력 데이터로서 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서
    상기 데이터 출력부는
    테스트가 아닐 경우 상기 복수개의 제 1 데이터를 상기 출력 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 데이터 출력부는
    상기 복수개의 제 1 데이터를 래치하여 복수개의 래치 신호를 생성하는 복수개의 래치부,
    상기 테스트시 상기 비교 신호에 응답하여 상기 특정 데이터를 래치한 래치 신호의 반전 또는 비반전시켜 선택 신호로서 출력하는 선택 반전부, 및
    상기 선택 신호와 상기 특정 데이터를 제외한 래치 신호들을 상기 출력 클럭에 동기시켜 출력하는 복수개의 동기화부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 선택 반전부는
    테스트 신호가 인에이블되고, 상기 비교 신호가 디스에이블되어야만 선택 제어 신호를 인에이블시키는 선택 제어부, 및
    상기 선택 제어 신호에 응답하여 상기 특정 데이터를 래치한 래치 신호 및 상기 특정 데이터를 래치한 래치 신호를 반전시킨 신호 중 하나를 상기 선택 신호로서 출력하는 멀티 플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치,
  8. 제 4 항에 있어서,
    상기 데이터 출력부는
    테스트가 아닐 경우 상기 제 1 데이터를 상기 출력 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 4 항에 있어서,
    상기 타이밍 제어부는
    상기 레이턴시 신호를 상기 클럭의 설정된 주기만큼 지연시켜 지연 레이턴시 신호를 생성하는 쉬프터 레지스터, 및
    상기 지연 레이턴시 신호에 응답하여 상기 비교 결과 신호를 래치하고, 래치된 신호를 상기 비교 신호로서 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 복수의 데이터 저장 영역에 동일한 데이터를 저장하는 단계;
    서로 다른 데이터 저장 영역에 저장된 데이터가 동일한지 여부를 비교하는 단계;
    레이턴시 신호를 클럭의 설정된 주기만큼 지연시키는 단계;
    지연된 상기 레이턴시 신호에 응답하여 상기 판단하는 단계의 결과를 래치하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  11. 제 10 항에 있어서,
    상기 출력하는 단계는
    테스트시가 아닐 경우 상기 복수의 데이터 저장 영역 중 하나의 데이터 저장 영역에서 출력되는 데이터를 출력하는 노멀 출력단계, 및
    테스트시 상기 판단하는 단계의 결과에 응답하여 상기 노멀 출력 단계에서 출력하는 데이터 중 특정 데이터를 반전시킬지를 결정하고, 반전 여부가 결정된 상기 특정 데이터와 상기 특정 데이터를 제외한 상기 노멀 단계에서 출력하는 데이터를 출력하는 테스트 출력단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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