KR20150078015A - 반도체 장치 - Google Patents

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KR20150078015A KR1020130167038A KR20130167038A KR20150078015A KR 20150078015 A KR20150078015 A KR 20150078015A KR 1020130167038 A KR1020130167038 A KR 1020130167038A KR 20130167038 A KR20130167038 A KR 20130167038A KR 20150078015 A KR20150078015 A KR 20150078015A
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Abstract

활성화 제어 신호에 응답하여 외부 클럭을 버퍼링하여 내부 클럭으로서 출력하는 클럭 버퍼, 상기 내부 클럭과 피드백 클럭의 위상을 비교하여 지연 고정 클럭을 생성하는 지연 고정 루프부, 및 리드 신호에 응답하여 상기 내부 클럭과 상기 피드백 클럭의 위상 비교 결과에 따라 상기 활성화 제어 신호를 생성하는 동작 제어부를 포함한다.

Description

반도체 장치 {SEMICONDUCTOR APPARATUS}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 고속화되면서 클럭에 동기되어 동작하도록 구성된다.
즉, 반도체 장치는 외부 장치와의 주고 받는 신호를 클럭에 동기시킨다는 것이다.
반도체 장치는 외부 장치로부터 입력 받은 데이터를 저장하고, 저장된 데이터를 외부 장치로 출력하는 동작을 수행할 수 있고, 특히 외부 장치와 데이터를 송수신하는 회로가 중요하다.
저장된 데이터를 외부 장치로 출력할 경우, 반도체 장치는 외부 장치로부터 입력 받은 클럭에 동기시켜 저장된 데이터를 출력하기 위하여 지연 고정 루프 회로(Delay Locked Loop Circuit, DLL)를 이용한다.
저전력을 소모하는 반도체 장치를 구현하기 위한 DLL 회로의 개발이 시급하다.
본 발명은 저전력을 소모하는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 활성화 제어 신호에 응답하여 외부 클럭을 버퍼링하여 내부 클럭으로서 출력하는 클럭 버퍼; 상기 내부 클럭과 피드백 클럭의 위상을 비교하여 지연 고정 클럭을 생성하는 지연 고정 루프부; 및 리드 신호에 응답하여 상기 내부 클럭과 상기 피드백 클럭의 위상 비교 결과에 따라 상기 활성화 제어 신호를 생성하는 동작 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 활성화 제어 신호에 응답하여 외부 클럭을 버퍼링하여 상기 내부 클럭으로서 출력하는 클럭 버퍼; 지연 제어 신호에 응답하여 상기 내부 클럭을 지연시켜 지연 고정 클럭을 생성하는 지연 라인; 상기 지연 고정 클럭을 설정된 시간만큼 지연시켜 피드백 클럭을 생성하는 리플리카; 상기 내부 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 비교 신호를 생성하는 위상 비교부; 상기 위상 비교 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어부; 및 리드 신호 및 상기 위상 비교 신호에 응답하여 상기 활성화 제어 신호를 생성하는 동작 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 리드 신호 및 내부 클럭과 피드백 클럭의 위상 비교 결과에 기초하여 활성화 제어신호를 생성하는 동작 제어부; 및 상기 활성화 제어 신호에 응답하여 상기 내부 클럭과 상기 피드백 클럭의 위상을 일치시키는 지연 고정 동작을 수행하는 지연 고정 루프부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 전력 소모를 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 동작 제어부의 구성도,
도 3은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도이다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 바와 같이, 클럭 버퍼(100), 지연 고정 루프부(200), 동작 제어부(300), 및 데이터 출력 버퍼(400)를 포함한다.
상기 클럭 버퍼(100)는 활성화 제어 신호(Ctrl_on)에 응답하여 외부 클럭(CLK_ext)을 버퍼링하여 내부 클럭(CLK_int)으로서 출력한다. 예를 들어, 상기 클럭 버퍼(100)는 상기 활성화 제어 신호(Ctrl_on)가 인에이블되면 상기 외부 클럭(CLK_ext)을 버퍼링하여 상기 내부 클럭(CLK_int)으로서 출력한다. 또한 상기 클럭 버퍼(100)는 상기 활성화 제어 신호(Ctrl_on)가 디스에이블되면 상기 외부 클럭(CLK_ext)와는 무관하게 상기 내부 클럭(CLK_int)을 특정 레벨로 고정시킨다.
상기 지연 고정 루프부(200)는 상기 내부 클럭(CLK_int)과 피드백 클럭(CLK_fb)의 위상을 비교하여 지연 고정 클럭(CLK_dll)을 생성한다. 예를 들어, 상기 지연 고정 루프부(200)는 지연 라인(210), 리플리카(220), 위상 비교부(230), 및 지연 제어부(240)를 포함한다.
상기 지연 라인(210)은 지연 제어 신호(Ctrl_dl)에 따른 지연 시간으로 상기 내부 클럭(CLK_int)을 지연시켜 상기 지연 고정 클럭(CLK_dll)을 생성한다.
상기 리플리카(220)는 상기 지연 고정 클럭(CLK_dll)을 설정된 시간만큼 지연시켜 상기 피드백 클럭(CLK_fb)을 생성한다. 이때, 상기 리플리카(220)는 반도체 장치의 총 지연시간이 모델링된 것으로, 예를 들면 데이터 출력 명령이 입력되고 데이터가 출력될 때까지의 시간이 모델링된 것이다.
상기 위상 비교부(230)는 상기 피드백 클럭(CLK_fb)과 상기 내부 클럭(CLK_int)의 위상을 비교하여 위상 비교 신호(Com_ph)를 생성한다. 예를 들어, 상기 위상 비교부(230)는 상기 피드백 클럭(CLK_fb)의 위상이 상기 내부 클럭(CLK_int)의 위상보다 빠르면 상기 위상 비교 신호(Com_ph)를 인에이블시키고, 상기 피드백 클럭(CLK_fb)의 위상이 상기 내부 클럭(CLK_int)의 위상보다 늦으면 상기 위상 비교 신호(Com_ph)를 디스에이블시킨다.
상기 지연 제어부(240)는 상기 위상 비교 신호(Com_ph)에 응답하여 상기 지연 제어 신호(Ctrl_dl)를 생성한다. 예를 들어, 상기 지연 제어부(240)는 상기 위상 비교 신호(Com_ph)가 인에이블되면 상기 지연 라인(210)의 지연 시간을 증가시키는 상기 지연 제어 신호(Ctrl_dl)를 생성하고, 상기 위상 비교 신호(Com_ph)가 디스에이블되면 상기 지연 라인(210)의 지연 시간을 감소시키는 상기 지연 제어 신호(Ctrl_dl)를 생성한다.
이와 같이 구성된 상기 지연 고정 루프부(200)는 결국, 상기 내부 클럭(CLK_int)과 상기 피드백 클럭(CLK_fb)의 위상이 동일할 때의 상기 지연 고정 클럭(CLK_dll)을 생성하기 위한 것이다.
상기 동작 제어부(300)는 리드 신호(Read_com)에 응답하여 상기 내부 클럭(CLK_int)과 상기 피드백 클럭(CLK_fb)의 위상 비교 결과에 따라 즉, 상기 위상 비교 신호(Com_ph)에 따라 상기 활성화 제어 신호(Ctrl_on)를 생성한다. 예를 들어, 상기 동작 제어부(300)는 제 1 타이밍에 상기 내부 클럭(CLK_int)이 상기 피드백 클럭(CLK_fb)의 위상 보다 빠르고, 제 2 타이밍에 상기 내부 클럭(CLK_int)이 상기 피드백 클럭(CLK_fb)의 위상보다 늦으면 예비 활성화 제어 신호(Pre_on)를 디스에이블시키며, 상기 리드 신호(Read_com)가 디스에이블된 경우 상기 예비 활성화 제어 신호(Pre_on)를 상기 활성화 제어 신호(Ctrl_on)로서 출력한다. 상기 동작 제어부(300)는 상기 제 1 타이밍에 상기 내부 클럭(CLK_int)이 상기 피드백 클럭(CLK_fb)의 위상보다 늦고 상기 제 2 타이밍에 상기 내부 클럭(CLK_int)이 상기 피드백 클럭(CLK_fb)의 위상보다 빠르면 상기 예비 활성화 제어 신호(Pre_on)를 디스에이블시키며, 상기 리드 신호(Read_com)가 디스에이블된 경우 상기 예비 활성화 제어 신호(Pre_on)를 상기 활성화 제어 신호(Ctrl_on)로서 출력한다. 또한 상기 동작 제어부(300)는 상기 제 1 및 제 2 타이밍 모두 상기 내부 클럭(CLK_int)이 상기 피드백 클럭(CLK_fb)보다 빠르거나 늦으면 상기 예비 활성화 제어 신호(Pre_on)를 인에이블시키고, 상기 리드 신호(Read_com)가 디스에이블되었을 경우 상기 예비 활성화 제어 신호(Pre_on)를 상기 활성화 제어 신호(Ctrl_on)로서 출력한다. 한편, 상기 동작 제어부(300)는 상기 리드 신호(Read_com)가 인에이블되면 상기 예비 활성화 제어 신호(Pre_on)와는 무관하게 상기 활성화 제어 신호(Ctrl_on)를 인에이블시킨다.
상기 설명한 바와 같이, 상기 동작 제어부(300)는 상기 피드백 클럭(CLK_fb)과 상기 내부 클럭(CLK_int)의 위상 비교 결과에 따라 상기 예비 활성화 제어 신호(Pre_on)를 생성한다. 즉, 상기 동작 제어부(300)는 상기 제 1 타이밍의 상기 위상 비교 신호(Com_ph)와 상기 제 2 타이밍의 상기 위상 비교 신호(Com_ph)를 비교함으로써, 상기 예비 활성화 제어 신호(Pre_on)를 생성한다.
간략히 설명하면, 상기 동작 제어부(300)는 상기 위상 비교 신호(Com_ph)의 천이를 감지하여 상기 예비 활성화 제어 신호(Pre_on)를 생성한다. 좀더 상세히 설명하면, 상기 동작 제어부(300)는 상기 제 1 타이밍의 상기 위상 비교 신호(Com_ph)와 상기 제 2 타이밍의 상기 위상 비교 신호(Com_ph)가 서로 다르면 상기 예비 활성화 제어 신호(Pre_on)를 디스에이블시키고, 상기 제 1 타이밍의 상기 위상 비교 신호(Com_ph)와 상기 제 2 타이밍의 상기 위상 비교 신호(Com_ph)가 서로 같으면 상기 예비 활성화 제어 신호(Pre_on)를 인에이블시킨다. 이렇게 생성된 상기 예비 활성화 제어 신호(Pre_on)는 상기 리드 신호(Read_com)가 디스에이블된 경우 즉, 반도체 장치가 리드 동작을 수행하지 않을 경우 상기 활성화 제어 신호(Ctrl_on)로서 출력되고, 상기 리드 신호(Read_com)가 인에이블된 경우 즉, 반도체 장치가 리드 동작을 수행할 경우 상기 예비 활성화 제어 신호(Pre_on)와는 무관하게 상기 활성화 제어 신호(Ctrl_on)를 인에이블시킨다.
일 실시예에서, 상기 클럭 버퍼(100)는 상기 지연 고정 루프부(200)에 포함될 수 있다. 상기 동작 제어부(300)는 상기 리드 신호(Read_com) 및 상기 위상 비교 신호(Com_ph)에 응답하여 상기 활성화 제어 신호(Ctrl_on)를 생성할 수 있다. 상기 동작 제어부(300)는 상기 활성화 제어 신호(Ctrl_on)를 생성하여 상기 지연 고정 루프부(200)의 동작 여부를 결정할 수 있다. 즉, 상기 지연 고정 루프부(200)는 상기 활성화 제어 신호(Ctrl_on)가 인에이블되어 상기 클럭 버퍼(100)가 상기 버퍼링된 외부 클럭(CLK_ext)을 상기 내부 클럭(CLK_int)으로서 출력할 때 지연 고정 동작을 수행하고, 상기 활성화 제어 신호(Ctrl_on)가 디스에이블되어 상기 클럭 버퍼(100)가 상기 내부 클럭(CLK_int)을 특정 레벨로 고정시킬 때 상기 지연 고정 동작을 수행하지 않을 수 있다. 따라서, 상기 동작 제어부(300)는 상기 지연 고정 루프(200)의 지연 고정 동작의 수행 여부를 결정할 수 있게 된다.
이와 같이 동작하는 상기 동작 제어부(300)는 도 2에 도시된 바와 같이, 래치 신호 생성부(310), 래치 신호 비교부(320), 및 출력 제어부(330)를 포함한다.
상기 래치 신호 생성부(310)는 상기 내부 클럭(CLK_int)에 응답하여 상기 제 1 타이밍의 상기 위상 비교 신호(Com_ph)를 래치하고, 상기 제 2 타이밍의 상기 위상 비교 신호(Com_ph)를 래치하여 제 1 래치 신호(latch_1) 및 제 2 래치 신호(latch_2)를 생성한다.
상기 래치 신호 생성부(310)는 제 1 래치부(311), 및 제 2 래치부(312)를 포함한다. 상기 제 1 래치부(311)는 상기 내부 클럭(CLK_int)에 응답하여 상기 위상 비교 신호(Com_ph)를 래치하여 상기 제 1 래치 신호(latch_1)로서 출력한다. 상기 제 2 래치부(312)는 상기 내부 클럭(CLK_int)에 응답하여 상기 제 1 래치 신호(latch_2)를 래치하여 상기 제2 래치 신호(latch_2)로서 출력한다.
즉, 상기 제 1 래치부(311)는 상기 내부 클럭(CLK_int)이 첫번째 하이 레벨로 천이할 경우 즉 상기 제 1 타이밍에 상기 위상 비교 신호(Com_ph)를 래치한다. 상기 내부 클럭(CLK_int)이 하이 레벨로 두번째 천이할 경우 상기 제 2 래치부(312)는 첫번째 하이 레벨로 천이할 때의 상기 위상 비교 신호(Com_ph)를 래치하고, 상기 제 1 래치부(311)는 상기 제 2 타이밍의 상기 위상 비교 신호(Com_ph)를 래치한다. 그러므로, 상기 제 1 래치부(311) 및 상기 제 2 래치부(312)는 상기 내부 클럭(CLK_int)의 1주기만큼의 시간차를 가지고 상기 위상 비교 신호(Com_ph)를 래치하여 상기 제 1 및 제 2 래치 신호(latch_1, latch_2)를 생성한다.
상기 래치 신호 비교부(320)는 상기 제 1 및 제 2 래치 신호(latch_1, latch_2)가 동일한 레벨이면 상기 예비 활성화 제어 신호(Pre_on)를 인에이블시키고, 상기 제 1 및 제 2 래치 신호(latch_1, latch_2)가 서로 다른 레벨이면 상기 예비 활성화 제어 신호(Pre_on)를 디스에이블시킨다.
상기 래치 신호 비교부(320)는 익스클루시브 노어 게이트(XNOR, exclusive nor gate)를 포함하며, 상기 익스 클루시브 노어 게이트(XNOR)는 상기 제 1 및 제 2 래치 신호(latch_1, latch_2)를 입력 받아 상기 예비 활성화 제어 신호(Pre_on)를 출력한다.
상기 출력 제어부(330)는 상기 리드 신호(Read_com)가 인에이블되면 상기 예비 활성화 제어 신호(Pre_on)와는 무관하게 상기 활성화 제어 신호(Ctrl_on)를 인에이블시키고, 상기 리드 신호(Read_com)가 디스에이블되면 상기 예비 활성화 제어 신호(Pre_on)를 상기 활성화 제어 신호(Ctrl_on)로서 출력한다.
상기 출력 제어부(330)는 제 1 및 제 2 인버터(IV1, IV2), 및 낸드 게이트(ND)를 포함한다. 상기 제 1 인버터(IV1)는 상기 예비 활성화 제어 신호(Pre_on)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 리드 신호(Read_com)를 입력 받는다. 상기 낸드 게이트(ND)는 상기 제 1 및 제2 인버터(IV1, IV2)의 출력 신호를 입력 받아 상기 활성화 제어 신호(Ctrl_on)를 출력한다.
데이터 출력 버퍼(400)는 상기 지연 고정 클럭(CLK_dll)에 데이터(Data)를 동기시켜 출력 데이터(DQ)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
리드 동작시 즉, 리드 신호(Read_com)가 인에이블되면 동작 제어부(300)는 활성화 제어 신호(Ctrl_on)를 인에이블시킨다.
상기 활성화 제어 신호(Ctrl_on)가 인에이블되면 클럭 버퍼(100)는 활성화되어 외부 클럭(CLK_ext)를 버퍼링하여 내부 클럭(CLK_int)으로서 출력한다.
상기 내부 클럭(CLK_int)은 지연 고정 루프부(200)를 거쳐 지연되어 지연 고정 클럭(CLK_dll)으로서 출력된다. 이때, 상기 지연 고정 루프부(200)는 활성화되며, 상기 지연 고정 클럭(CLK_dll)를 지연시킨 피드백 클럭(CLK_fb)과 상기 내부 클럭(CLK_int)의 위상 차를 판별하고, 판별된 위상 차에 따라 지연 라인(210)의 지연 시간을 결정하는 동작을 반복한다.
데이터 출력 버퍼(400)는 상기 지연 고정 클럭(CLK_dll)에 데이터(Data)를 동기시켜 출력 데이터(DQ)로서 출력한다.
리드 동작시가 아닐 경우 즉, 상기 리드 신호(Read_com)가 디스에이블되면 상기 동작 제어부(300)는 상기 피드백 클럭(CLK_fb)과 상기 내부 클럭(CLK_int)의 위상 차를 판별한 결과 즉 위상 비교 신호(Com_ph)에 따라 상기 활성화 제어 신호(Ctrl_on)를 생성한다.
더욱 상세히 설명하면, 상기 동작 제어부(300)는 상기 피드백 클럭(CLK_fb)과 상기 내부 클럭(CLK_int)의 위상이 동일하다고 판별하면, 즉 상기 위상 비교 신호(Com_ph)가 제 1 타이밍과 제 2 타이밍에 서로 다른 레벨이면 상기 활성화 제어 신호(Ctrl_on)를 디스에이블시킨다.
상기 활성화 제어 신호(Ctrl_on)가 디스에이블되면 상기 지연 고정 루프부(200)는 특정 레벨로 고정된 상기 내부 클럭(CLK_int)을 입력 받게 되며, 이때 상기 지연 고정 루프부(200)는 상기 피드백 클럭(CLK_fb)과 상기 내부 클럭(CLK)_int)의 위상 차를 판별하지 않는다. 즉, 상기 지연 고정 루프부(200)는 비활성화되며, 상기 지연 라인(210)의 지연 시간 또한 고정된다.
상기 지연 고정 루프부(200)는 더 이상 상기 지연 라인(210)의 지연 시간을 가변시키는 동작을 수행하지 않으므로, 상기 지연 라인(210)의 지연 시간을 가변시키는 데 소모되는 전력 소모를 줄일 수 있다.
한편, 상기 동작 제어부(300)는 상기 피드백 클럭(CLK_fb)과 상기 내부 클럭(CLK_int)의 위상이 서로 다르다고 판별하면, 즉 상기 위상 비교 신호(Com_ph)가 제 1 타이밍과 제 2 타이밍에 서로 동일한 레벨이면 상기 활성화 제어 신호(Ctrl_on)를 인에이블시킨다.
상기 활성화 제어 신호(Ctrl_on)가 인에이블되면 클럭 버퍼(100)는 활성화되어 외부 클럭(CLK_ext)를 버퍼링하여 내부 클럭(CLK_int)으로서 출력한다.
상기 내부 클럭(CLK_int)은 지연 고정 루프부(200)를 거쳐 지연되어 지연 고정 클럭(CLK_dll)으로서 출력된다. 이때, 상기 지연 고정 루프부(200)는 활성화되며, 상기 지연 고정 클럭(CLK_dll)를 지연시킨 피드백 클럭(CLK_fb)과 상기 내부 클럭(CLK_int)의 위상 차를 판별하고, 판별된 위상 차에 따라 지연 라인(210)의 지연 시간을 결정하는 동작을 반복한다.
결국, 본 발명의 실시예에 따른 반도체 장치는 리드 동작이 아닐 경우 피드백 클럭과 내부 클럭이 동일한 위상이라고 판단될 경우 지연 고정 루프를 비활성화시켜 전력 소모를 줄일 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도이다. 도 3에서, 상기 내부 클럭(CLK_int)과 상기 피드백 클럭(CLK_fb) 사이에 위상 차이가 존재하는 경우, 상기 두 개의 위상을 일치시키기 위해 상기 지연 고정 루프부(200)는 지연 고정 동작을 수행할 수 있다. 상기 내부 클럭(CLK_int)과 상기 피드백 클럭(CLK_fb)의 위상이 일치되면, 상기 지연 고정 루프부(200)는 지연 고정 동작을 완료할 수 있다. 이 후, 상기 피드백 클럭(CLK_fb)의 위상과 상기 내부 클럭(CLK_int)의 위상을 비교한 결과에 따라 상기 지연 고정 루프부(200)의 동작 여부가 결정될 수 있다.
예를 들어, 상기 피드백 클럭(CLK_fb)의 위상이 상기 내부 클럭(CLK_int)의 위상보다 앞서거나 느려서, 연속적으로 로우 레벨 또는 하이 레벨의 상기 위상 비교 신호(Com_ph)가 생성되는 경우, 상기 동작 제어부(300)는 상기 활성화 제어 신호(Ctrl_on)를 인에이블시킬 수 있다. 따라서, 상기 클럭 버퍼(100)는 계속하여 상기 버퍼링된 외부 클럭(CLK_ext)을 상기 내부 클럭(CLK_int)으로서 제공하고 상기 지연 고정 루프부(200)는 지연 고정 동작을 수행할 수 있다. 상기 피드백 클럭(CLK_fb)의 위상이 상기 내부 클럭(CLK_int)의 위상보다 약간 앞서거나 느린 경우 및 상기 피드백 클럭(CLK_fb)의 위상이 상기 내부 클럭(CLK_int)의 위상과 일치하는 경우, 상기 위상 비교 신호(Com_ph)는 하이 레벨에서 로우 레벨로 천이되거나 로우 레벨에서 하이 레벨로 천이될 수 있고, 상기 동작 제어부(300)는 상기 위상 비교 신호(Com_ph)의 위상 천이에 따라 상기 활성화 제어 신호(Ctrl_on)를 디스에이블시킬 수 있다. 따라서, 상기 클럭 버퍼(100)는 상기 내부 클럭(CLK_int)을 특정 레벨로 고정시키고 상기 지연 고정 루프부(200)는 지연 고정 동작을 수행하지 않을 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 활성화 제어 신호에 응답하여 외부 클럭을 버퍼링하여 내부 클럭으로서 출력하는 클럭 버퍼;
    상기 내부 클럭과 피드백 클럭의 위상을 비교하여 지연 고정 클럭을 생성하는 지연 고정 루프부; 및
    리드 신호에 응답하여 상기 내부 클럭과 상기 피드백 클럭의 위상 비교 결과에 따라 상기 활성화 제어 신호를 생성하는 동작 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 동작 제어부는
    제 1 타이밍에 상기 내부 클럭이 상기 피드백 클럭의 위상보다 빠르고, 제 2 타이밍에 상기 내부 클럭이 상기 피드백 클럭의 위상보다 늦으면 예비 활성화 제어 신호를 디스에이블시키며, 상기 리드 신호가 디스에이블될 경우 상기 예비 활성화 제어 신호를 상기 활성화 제어 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 동작 제어부는
    상기 제 1 및 제 2 타이밍에 상기 내부 클럭이 상기 피드백 클럭의 위상보다 빠르면 상기 예비 활성화 제어 신호를 인에이블시키며, 상기 리드 신호가 디스에이블되었을 경우 상기 예비 활성화 제어 신호를 상기 활성화 제어 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 동작 제어부는
    상기 제 1 및 제2 타이밍에 상기 내부 클럭이 상기 피드백 클럭의 위상보다 늦으면 상기 예비 활성화 제어 신호를 인에이블시키며, 상기 리드 신호가 디스에이블되었을 경우 상기 예비 활성화 제어 신호를 상기 활성화 제어 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 클럭 버퍼는
    상기 활성화 제어 신호가 인에이블되면 상기 외부 클럭을 상기 내부 클럭으로서 출력하고, 상기 활성화 제어 신호가 디스에이블되면 상기 내부 클럭을 특정 레벨로 고정시키는 것을 특징으로 하는 반도체 장치.
  6. 활성화 제어 신호에 응답하여 외부 클럭을 버퍼링하여 상기 내부 클럭으로서 출력하는 클럭 버퍼;
    지연 제어 신호에 응답하여 상기 내부 클럭을 지연시켜 지연 고정 클럭을 생성하는 지연 라인;
    상기 지연 고정 클럭을 설정된 시간만큼 지연시켜 피드백 클럭을 생성하는 리플리카;
    상기 내부 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 비교 신호를 생성하는 위상 비교부;
    상기 위상 비교 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어부; 및
    리드 신호 및 상기 위상 비교 신호에 응답하여 상기 활성화 제어 신호를 생성하는 동작 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    데이터를 상기 지연 고정 클럭에 동기시켜 출력 데이터로서 출력하는 데이터 출력 버퍼를 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 동작 제어부는
    상기 리드 신호가 디스에이블되면 상기 위상 비교 신호의 천이를 감지하여 상기 활성화 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 동작 제어부는
    상기 리드 신호가 인에이블되면 상기 활성화 제어 신호를 인에이블시키고,
    상기 리드 신호가 디스에이블되고 상기 위상 비교 신호의 레벨이 유지되면 상기 활성화 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 동작 제어부는
    상기 리드 신호가 디스에이블되고, 제 1 타이밍의 상기 위상 비교 신호와 제 2 타이밍의 상기 위상 비교 신호가 서로 다르면 상기 활성화 제어 신호를 디스에이블시키며,
    상기 리드 신호가 디스에이블되고 상기 제 1 타이밍의 상기 위상 비교 신호와 상기 제 2 타이밍의 상기 위상 비교 신호가 동일하면 상기 활성화 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 동작 제어부는
    상기 내부 클럭에 응답하여 상기 제 1 타이밍의 상기 위상 비교 신호를 래치하고, 상기 제 2 타이밍의 상기 위상 비교 신호를 래치하여 제 1 래치 신호 및 제 2 래치 신호를 생성하는 래치 신호 생성부,
    상기 제 1 및 제 2 래치 신호가 서로 동일한지 서로 다른지를 비교하여 예비 활성화 제어 신호를 생성하는 래치 신호 비교부, 및
    상기 리드 신호에 응답하여 상기 예비 활성화 제어 신호를 상기 활성화 제어 신호로서 출력하는 출력 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 래치 신호 생성부는
    상기 내부 클럭에 응답하여 상기 위상 비교 신호를 래치하여 상기 제 1 래치 신호로서 출력하는 제 1 래치부, 및
    상기 내부 클럭에 응답하여 상기 제 1 래치 신호를 래치하여 상기 제 2 래치 신호로서 출력하는 제 2 래치부를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 래치 신호 비교부는
    상기 제 1 래치 신호와 상기 제 2 래치 신호가 서로 다른 레벨이면 상기 예비 활성화 제어 신호를 디스에이블시키고, 상기 제 1 및 제 2 래치 신호가 서로 동일한 레벨이면 상기 예비 활성화 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 장치.
  14. 리드 신호 및 내부 클럭과 피드백 클럭의 위상 비교 결과에 기초하여 활성화 제어신호를 생성하는 동작 제어부; 및
    상기 활성화 제어 신호에 응답하여 상기 내부 클럭과 상기 피드백 클럭의 위상을 일치시키는 지연 고정 동작을 수행하는 지연 고정 루프부를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 동작 제어부는
    제 1 타이밍에 상기 내부 클럭이 상기 피드백 클럭의 위상보다 빠르고, 제 2 타이밍에 상기 내부 클럭이 상기 피드백 클럭의 위상보다 늦으면 예비 활성화 제어 신호를 디스에이블시키며, 상기 리드 신호가 디스에이블될 경우 상기 예비 활성화 제어 신호를 상기 활성화 제어 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 동작 제어부는
    상기 제 1 및 제 2 타이밍에 상기 내부 클럭이 상기 피드백 클럭의 위상보다 빠르면 상기 예비 활성화 제어 신호를 인에이블시키며, 상기 리드 신호가 디스에이블되었을 경우 상기 예비 활성화 제어 신호를 상기 활성화 제어 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 동작 제어부는
    상기 제 1 및 제2 타이밍에 상기 내부 클럭이 상기 피드백 클럭의 위상보다 늦으면 상기 예비 활성화 제어 신호를 인에이블시키며, 상기 리드 신호가 디스에이블되었을 경우 상기 예비 활성화 제어 신호를 상기 활성화 제어 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
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