TWI500268B - 延遲鎖定迴路電路、於電路中之更新控制裝置及更新方法 - Google Patents

Description

延遲鎖定迴路電路、於電路中之更新控制裝置及更新方法

本發明一般而言係關於半導體積體電路(IC,“integrated circuits”)，且更具體而言，係關於在一半導體IC中之一延遲鎖定迴路(DLL,“delay locked loop”)電路。

包括在一半導體IC裝置中之一習知DLL電路係用來供應一內部時脈訊號，其具有相較於一預定時間來轉換一外部時脈訊號所取得之一參考時脈訊號之相位較早的一相位。當在該半導體IC中使用之該內部時脈訊號係通過一時脈緩衝器及一傳輸線來延遲以具有自該外部時脈訊號之一相位差時，該DLL電路係用來解決因為輸出資料存取時間拉長而造成的一問題。該DLL電路將該內部時脈訊號之一相位控制相較於該外部時脈訊號之一相位較早一預定時間以增加一有效資料輸出間隔。

該習知之DLL電路包括：一時脈輸入緩衝器、一延遲線、一移位暫存器、一時脈驅動器、一複製延遲器、一相位偵測器，及一更新控制裝置。該相位偵測器比較自該時脈輸入緩衝器輸出之一參考時脈訊號的一相位與自該複製延遲器輸出之一反饋時脈訊號的一相位。該更新控制裝置傳送該相位偵測器之一相位比較結果至該移位暫存器。當該裝置速度增加時，該相位比較偵測結果的變化增加，且可能發生一不正常之操作。該更新控制裝置係提供用來避免該不正常之操作。該更新控制裝置累積該等相位比較結果值。當該已經累積之值到達一預定值時，該更新控制裝置控制該移位暫存器供應至該延遲線來更新之一延遲值。

該習知更新控制裝置係使用一低通濾波器來執行。即，當該相位比較偵測值在一預定數之循環中保持該等相同值時，該更新控制裝置產生並傳送一更新控制訊號至該移位暫存器。然而，此一更新控制裝置具有一複雜的更新條件。例如：當該更新控制裝置操作以回應三個連續相位比較偵測結果值時，該更新控制裝置可相對(0,0,0)或(1,1,1)值來產生一正常更新控制訊號，但當(0,0,1)值重覆時，不能產生該更新控制訊號。其後，使用該更新控制裝置之更新操作係無效的，且具以上更新控制裝置的DLL電路係受限的，因為該更新控制裝置不能正確地控制該內部時脈訊號之相位。

本發明具體實施例包括即使是在一相位比較偵測結果值不規則變化時仍可較正確地控制一內部時脈訊號一相位之一延遲鎖定迴路(DLL)電路；在該DLL電路中之一更新控制裝置；及該DLL電路之一更新方法。

根據本發明一具體實施例，一延遲鎖定迴路(DLL)電路包括：一相位偵測單元，其係配置比較一參考時脈訊號之一相位與一反饋時脈訊號之一相位以產生一相位偵測訊號；一更新控制裝置，其係配置藉由判定該相位偵測訊號之第一邏輯值的數目及第二邏輯值的數目之間一差異來產生一有效間隔訊號及產生一更新控制訊號以回應該參考時脈訊號；及一移位暫存器，當賦能該有效間隔訊號時，其係配置根據該更新控制訊號以更新供應至一延遲線的一延遲值。

根據本發明另一具體實施例，在一DLL電路中之一更新控制裝置包括：一切換部分，其係配置根據一相位偵測訊號選擇性輸出一參考時脈訊號作為一第一計數控制時脈訊號及一第二計數控制時脈訊號之一；一第一計數部分，其係配置執行一計數操作以回應該第一計數控制時脈訊號並產生具有一或多位元之一第一計數訊號；一第二計數部分，其係配置執行該計數操作以回應該第二計數控制時脈訊號並產生具有一或多位元之一第二計數訊號；及一更新控制部分，其係配置比較該第一計數訊號之該(等)一或多位元之一位元及該第二計數訊號之該(等)一或多位元之一位元的邏輯值，並根據該等已比較之邏輯值與該相位偵測訊號來產生一更新控制訊號。

根據本發明再另一具體實施例，一DLL電路之更新方法包括：藉由比較一參考時脈訊號之一相位與一反饋時脈訊號之一相位來產生一相位偵測訊號；當該相位偵測訊號之一邏輯值具有一第一邏輯值的次數與該相位偵測訊號之邏輯值具有一第二邏輯值的次數之間一差異等於或超過一預定數時，賦能一有效間隔訊號；更新一延遲值，一延遲線供應該延遲值至該參考時脈訊號以回應於該有效間隔訊號；及當完成該延遲值之更新時，將該有效間隔訊號除能。

一DLL電路、該DLL電路中之一更新控制裝置，及該DLL電路之一更新方法判定在相位比較偵測結果值之數目中一差異並使用該結果作為一更新條件以藉由放鬆一更新條件來執行更有效之更新。

進一步地，一DLL電路、該DLL電路中之一更新控制裝置，及該DLL電路之一更新方法藉由判定在相位比較偵測結果值之邏輯值之數目中一差異來控制更新，以更正確地控制一內部時脈訊號的一相位，即使是該等相位比較偵測結果值不規則變化時。

以下在該章節「實施方式」中描述該等及其它特徵、態樣，及具體實施例。

第一圖係根據一具體實施例一示例性DLL電路之一方塊圖。

如第一圖所示，根據本發明一具體實施例之DLL電路可包括一時脈輸入緩衝器10、一延遲線20、一時脈驅動器30、一延遲補償單元40、一相位偵測單元50、一更新控制裝置60及一移位暫存器70。

根據第一圖所示之本發明一具體實施例，該時脈輸入緩衝器10藉由緩衝一外部時脈訊號「clk_ext」來產生一參考時脈訊號「clk_ref」。該延遲線20藉由延遲該參考時脈訊號「clk_ref」來產生一延遲時脈訊號「clk_dly」以回應一延遲控制訊號「dlcnt」。該時脈驅動器30藉由驅動該延遲時脈訊號「clk_dly」來產生一內部時脈訊號「clk_int」。該延遲補償單元40藉由以一延遲值延遲該延遲時脈訊號「clk_dly」來產生一反饋時脈訊號「clk_fb」，該延遲值係藉由模擬以該延遲時脈訊號「clk_dly」一輸出路徑上提供之延遲元件所產生之一延遲值所取得。

如第一圖所示，該相位偵測單元50可藉由比較該反饋時脈訊號「clk_fb」之一相位與該參考時脈訊號「clk_ref」之一相位來產生一相位偵測訊號「phdet」。該更新控制裝置60判定該相位偵測訊號「phdet」之第一邏輯值的數目及第二邏輯值的數目之間一差異(即，一邏輯值「0」及一邏輯值「1」之數目間的差異)來產生一有效間隔訊號「vlitv」及一更新控制訊號「upcnt」以回應該參考時脈訊號「clk_ref」。當賦能該有效間隔訊號「vlitv」時，該移位暫存器70更新該延遲控制訊號「dlcnt」的一邏輯值以回應該更新控制訊號「upcnt」。

根據第一圖所示之本發明的具體實施例，該相位偵測單元50可藉由在該參考時脈訊號「clk_ref」之一上升邊緣處偵測該反饋時脈訊號「clk_fb」之一位準來產生該相位偵測訊號「phdet」。因此，該相位偵測訊號「phdet」係在與該參考時脈訊號「clk_ref」相同之頻率下更新。

其後，該更新控制裝置60在該參考時脈訊號「clk_ref」之每一個上升邊緣處判定該相位偵測訊號「phdet」的邏輯值，並計算該相位偵測訊號「phdet」之第一邏輯值的次數及該第二邏輯值的該次數之間的該差異。當該等第一邏輯值之數目超過該等第二邏輯值之數目一預定數時，或是當該等第二邏輯值之數目超過該等第一邏輯值之數目一預定數時，該更新控制裝置60賦能該有效間隔訊號「vlitv」。進一步地，在此例中該更新控制裝置60將該相位偵測訊號「phdet」輸出為該更新控制訊號「upcnt」。

例如：假設用來賦能該有效間隔訊號「vlitv」之相位偵測訊號「phdet」之該等第一邏輯值的數目及該等第二邏輯值的數目之間差異係設定為16，則一旦第一邏輯值之數目較第二邏輯值之數目超過16時，該更新控制裝置60賦能該有效間隔訊號「vlitv」。進一步地，由於該相位偵測訊號「phdet」之邏輯值在賦能該有效間隔訊號「vlitv」時係該第一邏輯值，該更新控制裝置60傳送具有該第一邏輯值之相位偵測訊號「phdet」至該移位暫存器70作為該更新控制訊號「upcnt」。

當賦能該有效間隔訊號「vlitv」時，該移位暫存器70可改變該延遲控制訊號「dlcnt」的一邏輯值以回應所傳送之更新控制訊號「upcnt」。該移位暫存器70完成該延遲控制訊號「dlcnt」之邏輯值的改變後，接著賦能一更新旗標訊號「upflg」。由此，熟習本技術之人士應了解在該半導體IC中之一預定電路組件完成一預定操作並賦能該旗標訊號。

該更新控制裝置60將該有效間隔訊號「vlitv」除能以回應賦能該更新旗標訊號「upflg」。在將該有效間隔訊號「vlitv」除能後，該移位暫存器70不受該更新控制訊號「upcnt」的影響。

第二圖係根據本發明一具體實施例之一組態圖，其顯示第一圖之一示例性更新控制裝置。

如第二圖所示，根據本發明之一具體實施例，該更新控制裝置60可包括：一切換部分610、一第一計數部分620、一第二計數部分630，及一更新控制部分640。

該切換部分610選擇性輸出該參考時脈訊號「clk_ref」為一第一計數控制時脈訊號「clk_cnt1」及一第二計數控制時脈訊號「clk_cnt2」之一以回應輸入於此之相位偵測訊號「phdet」。該第一計數部分620可藉由執行一計數操作來產生一n位元之第一計數訊號「cnt1<1:n>」以回應該第一計數控制時脈訊號「clk_cnt1」，其中「n」係一自然數。該第二計數部分630可藉由執行該計數操作來產生一n位元之第二計數訊號「cnt2<1:n>」以回應該第二計數控制時脈訊號「clk_cnt2」。該更新控制部分640比較該n位元第一計數訊號「cnt1<1:n>」及該n位元第二計數訊號「cnt2<1:n>」間之每一個位元的邏輯值，並產生該有效間隔訊號「vlitv」及該更新控制訊號「upcnt」以回應該等邏輯值及該相位偵測訊號「phdet」的比較結果。

該切換部分610根據該相位偵測訊號「phdet」之邏輯值輸出該參考時脈訊號「clk_ref」為該第一計數控制時脈訊號「clk_cnt1」及該第二計數控制時脈訊號「clk_cnt2」之一。即，例如：當該相位偵測訊號「phdet」具有該第一邏輯值時，該切換部分610可啟動該第一計數控制時脈訊號「clk_cnt1」，且當該相位偵測訊號「phdet」具有該第二邏輯值時，該切換部分610可啟動該第二計數控制時脈訊號「clk_cnt2」。

當啟動該第一計數控制時脈訊號「clk_cnt1」時，該第一計數部分620可藉由執行一上數(即，增量)操作來增加該n位元第一計數訊號「cnt1<1:n>」的一邏輯值。當啟動該第二計數控制時脈訊號「clk_cnt2」時，該第二計數部分630可藉由執行該上數(增量)操作來增加該n位元第二計數訊號「cnt2<1:n>」的一邏輯值。因此，該第一計數部分620及該第二計數部分630之每一個係藉由使用一上數計數器(即，漸增地增加值的一計數器)來實施。該上數計數器在經啟動時增加該邏輯值每一個「1」。當在該邏輯值到達該最大值後該上數計數器將該邏輯值增加「1」時，該上數計數器係配置在將一輸出值轉換成該最小值後連續地執行該計數操作。

在此，該n位元第一計數訊號「cnt1<1:n>」及該n位元第二計數訊號「cnt2<1:n>」較佳係一開始設定為彼此不同之值。例如：當該位元數「n」係5時，該n位元第一計數訊號「cnt1<1:n>」一開始可設定在(1,0,0,0,0)且該n位元第二計數訊號「cnt2<1:n>」一開始可設定在(0,0,0,0,0)。該更新控制部分640判定該n位元第一計數訊號「cnt1<1:n>」之邏輯值及該n位元第二計數訊號「cnt2<1:n>」之邏輯值是否與彼此相等。當該第一計數訊號「cnt1<1:n>」及該第二計數訊號「cnt2<1:n>」有相等之邏輯值時，則該第一計數部分620及該第二計數部分630之一已相較於另一個執行該上數操作16次。因此，在此時，該更新控制部分640賦能該有效間隔訊號「vlitv」。應了解儘管用來賦能該有效間隔訊號「vlitv」之相位偵測訊號「phdet」之該等第一邏輯值的數目及該等第二邏輯值的數目之間差異係設定為16，本發明並不限於此種方式，將該數目設定在16係僅作示例之用。

該更新控制部分640藉由使用該參考時脈訊號「clk_ref」來閂鎖該相位偵測訊號「phdet」。當該第一計數訊號「cnt1<1:n>」及該第二計數訊號「cnt2<1:n>」之每一個經判定為具相同之邏輯值時，該更新控制部分640輸出閂鎖為該更新控制訊號「upcnt」之相位偵測訊號「phdet」。由於輸入至該更新控制部分640內之相位偵測訊號「phdet」的最後值使得該第一計數訊號「cnt1<1:n>」與該第二計數訊號「cnt2<1:n>」之邏輯值相等，顯然在此時該相位偵測訊號「phdet」之邏輯值相較於其它邏輯值經輸入多16次。

其後，該更新控制部分640將該有效間隔訊號「vlitv」除能以回應自該移位暫存器70傳送之更新旗標訊號「upflg」。

第三圖係根據本發明一具體實施例之一組態圖，其顯示第二圖所示之一示例性更新控制部分。

如第三圖所示，根據本發明之一具體實施例，該更新控制部分640可包括:一邏輯值判定區段642、一第一閂鎖區段644，及一第二閂鎖區段646。

根據如第三圖所示之本發明一具體實施例，該邏輯值判定區段642藉由比較該n位元第一計數訊號「cnt1<1:n>」及該n位元第二計數訊號「cnt2<1:n>」之間每一個位元的邏輯值來產生一邏輯值判定訊號「lvdtg」。該邏輯值判定區段642可包括n個互斥之NOR閘XNR1至XNRn、一NAND閘ND，及一反向器IV。

該n個互斥之NOR閘XNR1至XNRn中每一個接收該n位元第一計數訊號「cnt1<1:n>」之一位元及該n位元第二計數訊號「cnt2<1:n>」之一對應位元。該NAND閘ND接收該等n個互斥之NOR閘XNR1至XNRn中每一個的輸出訊號。根據本發明之一具體實施例，該反向器IV接收該NAND閘ND之一輸出訊號並輸出該邏輯值判定訊號「lvdtg」。

該第一閂鎖區段644可閂鎖該相位偵測訊號「phdet」以回應該參考時脈訊號「clk_ref」，並再閂鎖該已經閂鎖相位偵測訊號「phdet」以回應該邏輯值判定訊號「lvdtg」來輸出該更新控制訊號「upcnt」。如第三圖中所示，該第一閂鎖區段644可包括一第一正反器FF1及一第二正反器FF2。

根據第三圖所示之本發明的一具體實施例，該第一正反器FF1閂鎖該相位偵測訊號「phdet」以回應該參考時脈訊號「clk_ref」，且該第二正反器FF2閂鎖該第一正反器FF1之一輸出訊號以回應該邏輯值判定訊號「lvdtg」來輸出該更新控制訊號「upcnt」。

如第三圖所示，該第二閂鎖區段646可閂鎖一外部供應電壓VDD以回應該邏輯值判定訊號「lvdtg」來輸出該有效間隔訊號「vlitv」。該第二閂鎖區段646可包括一第三正反器FF3，其經重設以回應該更新旗標訊號「upflg」，該第三正反器FF3閂鎖該外部供應電壓VDD以回應該邏輯值判定訊號「lvdtg」來輸出該有效間隔訊號「vlitv」。

根據第三圖所示之組態，當該n位元第一計數訊號「cnt1<1:n>」及該n位元第二計數訊號「cnt2<1:n>」具有彼此相同之邏輯值時，賦能該邏輯值判定訊號「lvdtg」。當該n位元第一計數訊號「cnt1<1:n>」及該n位元第二計數訊號「cnt2<1:n>」具有相同之邏輯值時，該第一閂鎖區段644之第二正反器FF2再閂鎖已經閂鎖在該第一正反器FF1中之相位偵測訊號「phdet」並輸出該更新控制訊號「upcnt」。進一步，該第二閂鎖區段646之第三正反器FF3可藉由閂鎖該外部供應電壓VDD來賦能該有效間隔訊號「vlitv」。其後，當賦能該更新旗標訊號「upflg」時，該第三正反器FF3經重設並將該有效間隔訊號「vlitv」除能。

如以上所述，根據本發明之具體實施例，在一DLL電路之一更新控制裝置係配置判定一相位偵測訊號是否具有超過一第一邏輯值及一第二邏輯值之任何一個，且當該等兩個邏輯值間之一差異到達一預定門檻值時賦能一有效間隔訊號及一更新控制訊號。經由此方法，根據本發明之一具體實施例的DLL電路以與該相關技術相較顯著放鬆的一更新條件來操作，藉由累積該等相位比較結果值並使用該等值執行一更新，因而，本發明之該DLL電路執行一更有效之更新並更正確地控制一內部時脈訊號之一相位。

儘管以上已經描述某些具體實施例，熟習本技術之人士應了解所述之該等具體實施例係僅作為範例之用。因此，在此描述之裝置不應受限於該等描述之具體實施例。而是，在此描述之裝置應僅受限於在配合該以上發明說明及後附圖式下之其後的申請專利範圍。

10．．．時脈輸入緩衝器

20．．．延遲線

30．．．時脈驅動器

40．．．延遲補償單元

50．．．相位偵測單元

60．．．更新控制裝置

70．．．移位暫存器

610．．．切換部分

620．．．第一計數部分

630．．．第二計數部分

640．．．更新控制部分

642．．．邏輯值判定區段

644．．．第一閂鎖區段

646．．．第二閂鎖區段

在此配合該等後附圖式描述特徵、態樣，及具體實施例，其中：

第一圖係根據本發明一具體實施例顯示一示例性DLL電路之一方塊圖；

第二圖係根據本發明一具體實施例之一組態圖，其顯示第一圖所示之一示例性更新控制裝置；及

第三圖係根據本發明一具體實施例之一組態圖，其顯示第二圖所示之一示例性更新控制部分。

10．．．時脈輸入緩衝器

20．．．延遲線

30．．．時脈驅動器

40．．．延遲補償單元

50．．．相位偵測單元

60．．．更新控制裝置

70．．．移位暫存器

Claims (17)

1. 一種延遲鎖定迴路(DLL,“delay locked loop”)電路，其包含：一相位偵測單元，其係配置比較一參考時脈訊號之一相位與一反饋時脈訊號之一相位來產生一相位偵測訊號；一更新控制裝置，其係配置藉由判定該相位偵測訊號之第一邏輯值的數目及第二邏輯值的數目之間一差異來產生一有效間隔訊號及產生一更新控制訊號以回應該參考時脈訊號；及當賦能該有效間隔訊號時，一移位暫存器係配置根據該更新控制訊號更新供應至一延遲線的一延遲值。
2. 如申請專利範圍第1項之延遲鎖定迴路電路，其中該更新控制裝置係配置當第一邏輯值的數目與第二邏輯值的數目中之一超過另一個一預定數目時，判定該參考時脈訊號之每一循環中之相位偵測訊號的一邏輯值並賦能該有效間隔訊號，因而輸出該相位偵測訊號作為該更新控制訊號。
3. 如申請專利範圍第1項或第2項之延遲鎖定迴路電路，其中該移位暫存器係配置當賦能該有效間隔訊號時，更新該延遲值以回應該更新控制訊號，並在完成該更新後賦能一更新旗標訊號。
4. 如申請專利範圍第3項之延遲鎖定迴路電路，其中該更新控制裝置係配置當賦能該更新旗標訊號時將該有效間隔訊號除能。
5. 如申請專利範圍第4項之延遲鎖定迴路電路，其中該更新控制裝置包含：一切換部分，其係配置根據該相位偵測訊號選擇性輸出該參考時脈訊號作為一第一計數控制時脈訊號及一第二計數控制時脈訊號之一；一第一計數部分，其係配置執行一計數操作以回應該第一計數控制時脈訊號並產生具有一或多位元之一第一計數訊號；一第二計數部分，其係配置執行一計數操作以回應該第二計數控制時脈訊號並產生具有一或多位元之一第二計數訊號；一更新控制部分，其係配置比較該第一計數訊號之該(等)一或多位元之一位元及該第二計數訊號之該(等)一或多位元之一位元的邏輯值，產生該有效間隔訊號及該更新控制訊號以回應該等已經比較之邏輯值與該相位偵測訊號，以及當賦能該更新旗標訊號時將該有效間隔訊號除能。
6. 如申請專利範圍第5項之延遲鎖定迴路電路，其中該第一計數部分及該第二計數部分之每一個包含一上數計數器，且該第一計數訊號及該第二計數訊號一開始係設定成不同值。
7. 如申請專利範圍第5項之延遲鎖定迴路電路，其中該更新控制部分係配置閂鎖該相位偵測訊號以回應該參考時脈訊號，當該第一計數訊號之邏輯值與該第二計數訊號之邏輯值經判定為彼此相等時，則賦能該有效間隔訊號，並輸出該已經閂鎖相位偵測訊號作為該更新控制訊號。
8. 如申請專利範圍第7項之延遲鎖定迴路電路，其中該更新控制部分包含：一邏輯值判定區段，其係配置藉由比較每一個該第一計數訊號及該第二計數訊號之該(等)一或多位元之每一個位元的邏輯值來產生一邏輯值判定訊號；一第一閂鎖區段，其係配置閂鎖該相位偵測訊號以回應該參考時脈訊號並再閂鎖該已經閂鎖相位偵測訊號以回應該邏輯值判定訊號，因而輸出該更新控制訊號；及一第二閂鎖區段，其係配置閂鎖一外部供應電壓以回應該邏輯值判定訊號，因而輸出該有效間隔訊號並將該有效間隔訊號除能以回應該更新旗標訊號。
9. 如申請專利範圍第1項之延遲鎖定迴路電路，更包含：一時脈輸入緩衝器，其係配置緩衝一外部時脈訊號以產生該參考時脈訊號並傳送該參考時脈訊號至該延遲線；一時脈驅動器，其係配置藉由驅動自該延遲線輸出之一時脈訊號來產生一內部時脈訊號；及一延遲補償單元，其係配置藉由以一延遲值延遲該延遲線輸出的時脈訊號來產生該反饋時脈訊號，該延遲值係藉由以在該延遲時脈訊號之一輸出路徑上提供之延遲元件來模擬一延遲值取得。
10. 一種在一延遲鎖定迴路(DLL)電路中之更新控制裝置，其包含：一切換部分，其係配置根據一相位偵測訊號選擇性輸出一參考時脈訊號作為一第一計數控制時脈訊號及一第二計數控制時脈訊號之一；一第一計數部分，其係配置執行一計數操作以回應該第一計數控制時脈訊號並產生具有一或多位元之一第一計數訊號；一第二計數部分，其係配置執行該計數操作以回應該第二計數控制時脈訊號並產生具有一或多位元之一第二計數訊號；及一更新控制部分，其係配置比較該第一計數訊號之該(等)一或多位元之一位元及該第二計數訊號之該(等)一或多位元之一位元的邏輯值，並根據該等已經比較之邏輯值與該相位偵測訊號來產生一更新控制訊號。
11. 如申請專利範圍第10項之更新控制裝置，其中該第一計數部分及該第二計數部分之每一個實施包含一上數計數器，且該第一計數訊號及該第二計數訊號一開始係設定成不同值。
12. 如申請專利範圍第10項之更新控制裝置，其中該更新控制部分係配置閂鎖該相位偵測訊號以回應該參考時脈訊號，且當判定該第一計數訊號之邏輯值與該第二計數訊號之邏輯值每一個係相等時，輸出該已經閂鎖相位偵測訊號作為該更新控制訊號。
13. 如申請專利範圍第12項之更新控制裝置，其中該更新控制部分包含：一邏輯值判定區段，其係配置藉由比較每一個該第一計數訊號及該第二計數訊號之該(等)一或多位元之每一個位元的邏輯值來產生一邏輯值判定訊號；及一閂鎖區段，其係配置閂鎖該相位偵測訊號以回應該參考時脈訊號並再閂鎖該已經閂鎖相位偵測訊號以回應該邏輯值判定訊號，因而輸出該更新控制訊號。
14. 一種一延遲鎖定迴路(DLL)電路之更新方法，其包含：藉由比較一參考時脈訊號之一相位與一反饋時脈訊號之一相位來產生一相位偵測訊號；當該相位偵測訊號之一邏輯值具有一第一邏輯值的次數以及該相位偵測訊號之一邏輯值具有一第二邏輯值的次數之間一差異等於或超過一預定數時，賦能一有效間隔訊號；更新一延遲值，一延遲線供應該延遲值至該參考時脈訊號以回應該有效間隔訊號；及當完成該延遲值之更新時，將該有效間隔訊號除能。
15. 如申請專利範圍第14項之更新方法，其中賦能該有效間隔訊號包含：判定該參考時脈訊號之每一循環中之相位偵測訊號的邏輯值；及當該邏輯值具有該第一邏輯值的次數以及該邏輯值具有該第二邏輯值的次數之一超過另一個一預定數時，賦能該有效間隔訊號。
16. 如申請專利範圍第15項之更新方法，其中賦能該有效間隔訊號包含：根據該相位偵測訊號選擇性輸出該參考時脈訊號作為一第一計數控制時脈訊號及一第二計數控制時脈訊號之一；藉由執行一計數操作來產生具有複數個位元之一第一計數訊號以回應該第一計數控制時脈訊號，並藉由執行一計數操作來產生具有複數個位元之一第二計數訊號以回應該第二計數控制時脈訊號；及比較該第一計數訊號之每一個位元及該第二計數訊號之對應位元的邏輯值並產生該有效間隔訊號以回應該等已經比較邏輯值及該相位偵測訊號。
17. 如申請專利範圍第14項之更新方法，更包含：在產生該相位偵測訊號前，藉由緩衝一外部時脈訊號來產生該參考時脈訊號並傳送該參考時脈訊號至該延遲線；及藉由以一延遲值延遲該延遲線輸出的一時脈訊號來產生該反饋時脈訊號，該延遲值係藉由以在自該延遲線輸出之時脈訊號的一輸出路徑上提供之延遲元件來模擬一延遲值取得。