JP4502165B2 - ロック検出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、位相同期ループ（Phase Locked Loop；「ＰＬＬ」という）回路に関し、特に、ＰＬＬ回路のロック検出回路に関する。
【０００２】
【従来の技術】
カウンタを用いてＰＬＬ（Phase Locked Loop；位相同期ループ）回路のロック状態を検出するロック検出回路に関する刊行物として、例えば特開平１０−３２２２００号公報には、入力基準信号から計数期間生成回路で計数期間を生成し、ＰＬＬ回路の出力信号をカウンタで該計数期間カウントし、カウント値を比較回路で比較する構成の位相ロック検出回路が開示されている。
【０００３】
図８は、上記特開平１０−３２２２００号公報に開示されている位相ロック検出回路の構成を示す図である。なお、図８において、参照符号等は、上記公報記載のものと相違して付番してある。上記特開平１０−３２２２００号公報に開示されている発明において、ＰＬＬ回路（集積化ＰＬＬ）は入力基準信号の周波数に対し所定の周波数変換比を有する周波数の出力信号を生成するものであり、位相ロック検出回路は、１つにパッケージ化されその内部の中間生成信号を取り出すことのできない集積化ＰＬＬ回路に対しても位相ロック検出を可能とするものである。なお、本願明細書では、単に、カウンタを用いたロック検出回路の構成の説明のためにのみ、上記特開平１０−３２２２００号公報を引用している。
【０００４】
このＰＬＬ回路１３０について概略を説明しておくと、例えば図９に示すように、外部からの入力基準信号ＲＣＬＫ（周波数ｆRとする）１３７は、分周器１３６にて入力基準信号の１／Ｍの周波数（周波数ｆMとする）となるように分周される。このＭ分周信号ＭＣＬＫは、位相比較器１３１への２つの入力の１つである基準用の信号とされる。位相比較器１３１への他の入力である比較用の信号は、ＰＬＬ回路１３０からの出力信号ＯＣＬＫ（周波数ｆOUTとする）１３８を分周器１３５で１／Ｎの周波数に分周したＮ分周信号ＮＣＬＫ（周波数ｆNとする）である。位相比較器１３１は、ＰＬＬ回路１３０に入力された基準信号に応じたＭ分周信号と、ＰＬＬ回路１３０からの出力信号に応じたＮ分周信号とをそれぞれ基準、比較用の信号として入力し、両信号の位相差を検出し、その位相差に応じた位相比較結果信号ＵＰ／ＤＯＷＮを出力する。チャージポンプ１３２は、位相比較器１３１からのＵＰ信号がアクティブの間、容量（不図示；ループフィルタ内の容量であってもよい）を充電し、ＤＯＷＮがアクティブのとき容量を放電し、ＵＰパルスとＤＯＷＮパルスがともにインアクティブのときオフとされる。ループフィルタ１３３は、チャージポンプ１３２の出力信号を平滑化し、その出力電圧が電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１３４に制御電圧として供給され、ＶＣＯ１３４は、ループフィルタ１３３の出力の直流電圧に応じて発振周波数を変えた信号を出力し、この信号がＰＬＬ回路１３０からの出力信号ＯＣＬＫとされ、出力信号ＯＣＬＫは、Ｎ分周器１３５への入力され、周波数を１／Ｎに分周したＮ分周信号ＮＣＬＫが帰還信号として位相比較器１３１に入力される。なお、Ｍ分周器、Ｎ分周器は、それぞれＭ＝１、Ｎ＝１の場合には特に設ける必要はなく、Ｍ分周器１３６又はＮ分周器１３５を有しないＰＬＬ回路の構成もあり得る。
【０００５】
計数期間生成回路１４２は、ＰＬＬ回路１３０への入力基準信号１３７を入力し、これに同期しその周期の所定倍数のパルス長を有した計数期間信号パルスを生成する。出力信号カウンタ１４４は、この計数期間信号パルスをイネーブル信号として用い、そのパルス期間にＰＬＬ回路１３０から出力される出力信号１３８の波数（サイクル数）をカウントする。カウント値比較回路１４８には、計数期間信号パルスの時間長とＰＬＬ回路１３０における周波数変換比との設計値に基づいて予め定められる基準カウント値が設定される。ロック判定回路１４６は、基準カウント値と、出力信号カウンタ１４４で測定された出力カウント値との大小から、集積化ＰＬＬ回路１３０の入出力信号間の位相ロックの状態を判定する。
【０００６】
しかしながら、カウンタを用いてＰＬＬ回路の出力信号を所定の計数期間カウントし、基準カウント値と比較することでロック／アンロックを検出するという上記ロック検出回路は、ロック状態、アンロック状態の検出時間が、必要以上に長くなる場合がある、という問題点を有している。その理由は、次の通りである。
【０００７】
図８に示した従来のロック検出回路において、計数期間生成回路１４２で生成される計数期間が終了するまでの間、カウント値比較回路１４８では、出力信号ＯＣＬＫの波数のカウント値と基準カウント値との比較を行うことはできず、計数期間生成回路１４２で生成される計数期間の単位でしか、ロック、アンロック状態を判断することができない。すなわち、ロック状態判定のためのカウンタの比較動作は計数期間単位に一回とされており、またロック状態からアンロック状態に変化した場合にも、ロック状態判定と同一の上記計数期間経過後に、アンロック状態が検出される。このように、上記した従来のロック検出回路においては、一つのカウンタで、同一の計数期間にわたって出力信号をカウントすることで、ロック、アンロックを検出しており、ロック検出時間、アンロック検出時間をそれぞれ最適な値に設定することができない。
【０００８】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、ＰＬＬ回路のロック検出時間、アンロック検出時間を最適化するロック検出回路を提供することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明は、一つのアスペクトにおいて、ＰＬＬ回路の位相比較器の前記一の入力端子に入力される前記帰還信号を入力してカウントする第１のカウンタと、前記位相比較器の前記他の入力端子に入力される前記基準信号を入力してカウントする第２のカウンタと、前記第１のカウンタのカウント値があらかじめ定められた第１の値に一致しているときに、前記第２のカウンタのカウント値が前記第１の値と一致している場合にカウント動作する第３のカウンタと、前記第３のカウンタのカウント値があらかじめ定められた第２の値と一致したとき、ロック状態であることを示す信号を出力する判定回路と、を備える。
【００１０】
本発明において、前記第１のカウンタのカウント値があらかじめ定められた第１の値に一致しているときに、前記第２のカウンタのカウント値が前記第１の値と一致している場合に、一致を示す状態の信号を出力する比較回路を備え、前記第３のカウンタは、前記比較回路から出力される前記信号を、カウント動作を制御する信号として入力し、前記比較回路から出力される前記信号が前記一致を示す状態のとき、カウントイネーブル状態とされ、前記第３のカウンタに入力される前記帰還信号をカウントする構成としてもよい。
【００１１】
本発明においては、前記比較回路において、前記第１のカウンタのカウント値があらかじめ定められた第１の値に達したときに、前記第２のカウンタのカウント値が前記第１の値でない場合には、前記第３のカウンタをリセットし、前記第３のカウンタのカウント値のリセットを受けて、前記判定回路は、アンロック状態を示す値の出力信号を出力する。以下の説明でも明らかとされるように、上記課題は、本願特許請求の範囲の各請求項の発明によっても同様にして解決される。
【００１２】
【発明の実施の形態】
本発明の好適な実施の形態について説明する。本発明の実施の形態は、入力される基準信号の周波数と同じか又は該周波数をＮ逓倍した出力信号を出力するＰＬＬ回路のロック検出回路において、前記出力信号を分周値１又はＮで分周した信号（第１の信号）をカウントする第１のカウンタ（図１の２１）と、基準信号（第２の信号）をカウントする第２のカウンタ（図１の２２）と、前記第１のカウンタが、第１の信号を、あらかじめ定められた第１の値分カウントしたとき、第２のカウンタが第２の信号を、前記第１の値と前記分周値とから規定される第２の値分をカウントしている場合に、カウントアップする第３のカウンタ（図１の２４）を備え、判定回路（図１の２５）は、第３のカウンタ（図１の２４）のカウント値が、あらかじめ定められた第３の値となった場合に、ロック状態と判定し、状態の更新は、第１のカウンタ（図１の２１）が前記第１の信号を前記第１の値分カウントする期間を単位に行い、第１のカウンタ（図１の２１）が前記第１の信号を前記第１の値分カウントしたとき、第２のカウンタ（図１の２２）が前記第２の信号を前記第２の値とは異なる値カウントしている場合には、アンロック状態と判定する。かかる構成において、第１の信号と第２の信号の周波数が等しい場合、第１、及び第２のカウンタにおける第１、第２の値は互いに等しい値とされる。
【００１３】
また、本発明の実施の形態の変形として、第１のカウンタ（図１の２１）に入力される第１の信号として、基準信号の周波数のＮ逓倍したＰＬＬ回路（図１の１０）の出力信号を用いる構成とした場合（分周器（図１の１５）はＰＬＬ回路の出力信号をＮ分周する）、基準信号をカウントする第２のカウンタ（図１の２２）の第２の値は、第１のカウンタの設定値である第１の値の１／Ｎ（ただし、Ｎは分周値）に設定される。これは、第１のカウンタ（図１の２１）で第１の信号（基準信号の周波数のＮ逓倍）をＫ個カウントした場合、第２のカウンタ（図１の２２）では、基準信号をＫ／Ｎ個カウントするためである。
【００１４】
次に、本発明の一実施の形態について図面を参照して説明する。ＰＬＬ回路（１０）は、図１を参照すると、制御電圧に基づき発振周波数を可変して出力する電圧制御発振器（１４）と、電圧制御発振器（１４）の出力信号を分周する分周器（１５）と、入力される基準信号と、分周器（１５）で分周された信号（帰還信号）とを入力し、二つの信号の位相を比較する位相比較器（１１）と、位相比較器（１１）による位相比較結果に基づき容量を充電及び放電し、前記基準信号と前記帰還信号の位相差に応じた電圧を生成するチャージポンプ（１２）と、該位相差に応じた電圧を平滑化し制御電圧として電圧制御発振器（１４）に供給するフィルタ（１３）と、を有する。分周器（１５）の分周値が１の場合、分周器（１５）はなくてもよく、電圧制御発振器（１４）の出力がそのまま位相比較器（１１）に帰還信号として入力される。
【００１５】
ロック検出回路（２０）は、第１、第２の入力端子と、一つの出力端子を有し、位相比較器（１１）の二つの入力端子に入力されて位相比較される帰還信号、及び、基準信号を、第１、第２の入力端子から、第１、第２の信号として入力し、第１、第２の信号をそれぞれカウントする第１及び第２のカウンタ（２１、２２）と、第１のカウンタ（２１）のカウント値があらかじめ定められた第１の値のときに、第２のカウンタ（２２）のカウント値が第１の値である場合、第１の論理状態の信号を出力する比較回路（２３）と、比較回路（２３）から出力される信号が第１の論理状態のとき、カウントイネーブル（カウント動作許可）とされ、帰還信号をカウントする第３のカウンタ（２４）と、第３のカウンタ（２４）のカウント値があらかじめ定められた第２の値と一致したとき、ロック状態であることを示す信号を出力する判定回路（２５）と、を備えている。
【００１６】
第１のカウンタ（２１）のカウント値があらかじめ定められた第１の値（＝ＮＡ）のときに、第２のカウンタ（２２）のカウント値が同じく第１の値（＝ＮＡ）である場合（図２参照）、帰還信号をカウントする第３のカウンタ（２４）がカウントアップし、第３のカウンタ（２４）のカウント値があらかじめ定められた第２の値に達したとき、判定回路（２５）は、ロック状態であることを示す信号を出力する。
【００１７】
判定回路（２５）は、第１のカウンタ（２１）のカウント値があらかじめ定められた第１の値に達したときに、第２のカウンタ（２２）のカウント値が第１の値とは異なる場合には、アンロック状態を示す信号を出力する。この制御を実現するロジックの一例として、比較回路（２３）において、第１のカウンタ（２１）のカウント値があらかじめ定められた第１の値に達したときに、第２のカウンタ（２２）のカウント値が前記第１の値とならない場合、第３のカウンタ（２４）をリセットする制御を行い、第３のカウンタ（２４）のカウント値がゼロにリセットされた場合、判定回路（２５）は、アンロック状態を示す値の判定信号を出力する構成としてもよい。
【００１８】
このように、本発明の一実施の形態においては、入力される帰還信号をカウントする第１のカウンタ（２１）が第１の値分をカウントする期間で、アンロック状態を検出し、第１の値と第２の値とを乗じた値のサイクル数（帰還信号のサイクル数）の期間で、ロック状態を検出する。
【００１９】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明を適用した実施例について以下に説明する。図１は、本発明の一実施例の構成を示す図である。ＰＬＬ回路は、位相比較器（Phase Comparater；ＰＣ）１１と、位相比較器１１から出力されるＵＰ信号とＤＯＷＮ信号により、容量（不図示）への充電、放電電流の供給を制御するチャージポンプ１２と、容量の端子電圧を平滑化する低域通過フィルタよりなるループフィルタ１３と、ループフィルタ１３の出力電圧を制御電圧として入力し該制御電圧値に応じて発振周波数が可変される電圧制御発振器（ＶＣＯ）１４と、電圧制御発振器１４の出力の周波数を分周する分周器（ＤＩＶ）１５と、を備え、位相比較器１１は、入力基準信号（「基準信号」という）と分周器１５からの分周出力信号（「帰還信号」という）との位相差を比較する。分周器１５は、分周値が１の場合、なくてもよい。また、ＰＬＬ回路としては、図８を参照して説明したように、入力基準信号を入力信号を分周する分周器でＭ分周して、位相比較器に供給する構成のものであってもよいことは勿論である（Ｍ＝１、Ｎ＝１であってもよい）。さらに電圧制御発振器は、電流制御発振器であってもよい。
【００２０】
本発明の一実施例において、ロック検出回路２０は、二つの入力端子から、位相比較器１１に入力される基準信号と帰還信号とを入力してロック判定を行い、出力端子からロック検出信号を出力するものであり、第１、第２、第３のカウンタ２１、２２、２４と、比較回路２３と、判定回路２５と、を備えている。
【００２１】
第１のカウンタ２１には、帰還信号が入力され、帰還信号を立ち上がりエッジで、カウントアップする。第２のカウンタ２２には、基準信号が入力され、基準信号を立ち上がりエッジで、カウントアップする。
【００２２】
第１のカウンタ２１のカウント値と、第２のカウンタ２２のカウント値とを入力して比較する比較回路２３は、第１のカウンタ２１のカウント値があらかじめ定められた設定値「ＮＡ」であるときに、第２のカウンタ２２のカウント値が同じ設定値「ＮＡ」である場合、出力信号をアクティブ状態とする。
【００２３】
比較回路２３は、第１のカウンタ２１のカウント値が設定値「ＮＡ」と一致しないか、あるいは第２のカウンタ２２のカウント値が設定値「ＮＡ」と一致しない場合には、第３のカウンタ２４に対して、出力信号をインアクティブ状態とする。
【００２４】
また比較回路２３は、第１のカウンタ２１のカウント値が設定値「ＮＡ」に達した場合に、第１のカウンタ２１と第２のカウンタ２２をリセットし、第１のカウンタ２１と第２のカウンタ２２はそれぞれのカウント値を零値とする。
【００２５】
第３のカウンタ２４は、比較回路２３からの出力信号がアクティブ状態のときに、カウントイネーブル（カウント許可）とされ、入力される帰還信号をカウントアップする。第３のカウンタ２４は、比較回路２３からの出力信号がインアクティブ状態のときに、カウントディスエーブル（カウント不許可）とされ、帰還信号のカウント動作は行わない。
【００２６】
判定回路２５は、第３のカウンタ２４のカウント値とあらかじめ定められた設定値「Ｃ」とを比較し、両者が一致した場合、ロック検出信号をアクティブ状態とする。
【００２７】
判定回路２５から出力される出力信号がロック状態であることを示す値であるとき、第３のカウンタ２４は、入力される帰還信号のカウント動作を停止し、出力するカウント値として値「Ｃ」を保持する。
【００２８】
比較回路２３において、第１のカウンタ２１のカウント値が設定値「ＮＡ」に達したときに、第２のカウンタ２２のカウント値が「ＮＡ」でない場合には、第３のカウンタ２４をリセットし、第３のカウンタ２４のカウント値は零となり、第３のカウンタ２４のカウント値と値「Ｃ」とは不一致となり、判定回路２５は、アンロック状態を示す値の出力信号を出力する。
【００２９】
第１、第２のカウンタ２１、２２のカウント値が、１、２、３、…、ＮＡ−１と推移し、ともに「ＮＡ」となるたびに、第３のカウンタ２４では、１、２、３、…、Ｃ−１とカウントアップしていき、帰還信号を、そのサイクル数で、連続して、ＮＡ×Ｃ分カウントした時点（帰還信号の周期をｔＣＫとすると、ｔＣＫ×ＮＡ×Ｃの期間に相当）で、判定回路２５は、ロック検出信号をアクティブ状態（すなわちロック状態）とする。なお、ＮＡ、Ｃの値は、１６、２５６、あるいは、２５６、８等のほか任意の組み合わせが適用され、ＰＬＬ回路の周波数帯等、及び適用システムに応じて適宜設定される。
【００３０】
ロック検出までの第１〜第３のカウンタ２１、２２、２４のカウント値は、以下のように推移する。
【００３１】
カウンタ２１、２２ カウンタ２４
１、２、…、 ＮＡ １
１、２、…、 ＮＡ ２
… … … ＮＡ …
１、２、…、 ＮＡ Ｃ
【００３２】
第１のカウンタ２１と第３のカウンタ２４により、帰還信号を、トータルＮＡ×Ｃサイクル分カウントした時点で、判定回路２６が、アクティブ状態のロック検出信号を出力した場合、ひきつづいて、第１のカウンタ２１は、カウント値＝零から、帰還信号をカウントし、カウント値が「ＮＡ」に達したときに、第２のカウンタ２２のカウント値が「ＮＡ」である場合、判定回路２５は、ロック検出信号をアクティブ状態に保持しつづける。
【００３３】
判定回路２５は、第３のカウンタ２４のカウント値と値「Ｃ」（２進表示データ）をビット毎に一致検出する一致検出回路を並列配置し、一致検出回路の出力の論理積をロック検出信号として出力する論理積（ＡＮＤ）回路で構成される。
【００３４】
なお、図１に示した実施例の変形として、ＰＬＬ回路の出力信号の周波数が基準信号の周波数の「Ｎ」倍（Ｎ逓倍）であり、分周器１５の分周値が「Ｎ」の場合、ＰＬＬ回路の出力信号を第１の信号として、第１のカウンタ２１に入力し、基準信号を第２のカウンタ２２に入力する構成とし、比較回路２３は、第１のカウンタ２１が、第１の信号を、「ＮＡ×Ｎ」分カウントしているときに、第２のカウンタ２２が基準信号を「ＮＡ」カウントしているときに、出力信号をアクティブとして、第３のカウンタ２４をカウントイネーブル状態として、第３のカウンタ２４が第１の信号をカウントする構成とし、第３のカウンタ２４のカウント値が「Ｃ」に達した場合に、判定回路２５でロック状態を示す信号を出力する構成としてもよい。
【００３５】
図３は、図１に示したロック検出回路２０の構成の具体例を示す図である。なお、図３において、図１と同一の要素には同一の参照符号が付されている。
【００３６】
ＰＬＬ回路（図１の１０）の位相比較器（図１の１１）の一の入力端子に帰還入力される帰還信号の立ち上がりエッジでカウント動作する第１のカウンタ２１のカウント値と、あらかじめ定められた設定値ＮＡを格納するレジスタ２３３の値は、第１の比較回路２３１に入力されて比較される。
【００３７】
ＰＬＬ回路の位相比較器（図１の１１）の他の入力端子に入力される基準信号の立ち上がりエッジでカウント動作する第２のカウンタ２２のカウント値とレジスタ２３３の値は第２の比較回路２３２に入力されて比較される。
【００３８】
第１、第２の比較回路２３１、２３２は、例えば図７に示したような回路で構成される。図７のレジスタ３３（図３のレジスタ２３３に対応）のｎビットとカウンタのカウント値のｎビットをビット同士比較する、ｎ個並列に配置された一致検出回路（排他的否定論理和回路）３１１〜３１ｎを備え、一致検出回路（排他的否定論理和回路）３１１〜３１ｎの論理積を比較結果信号として出力するＡＮＤ回路３２を備えている。カウンタのカウント値がレジスタの値と一致した場合、ＡＮＤ回路３２からＨｉｇｈレベルの信号が出力される。
【００３９】
第１の比較回路２３１の出力信号は、カウンタリセット回路として機能する第１のＡＮＤ回路２６の第１の入力端子に入力され、第１のＡＮＤ回路２６の第２の入力端子に入力される帰還信号（反転）との論理積をとった出力信号が、第１のカウンタ２１のリセット端子Ｒと第２のカウンタ２２のリセット端子Ｒに入力される。なお、第１のＡＮＤ回路２６の第２の入力端子はＬｏｗレベルのときアクティブ状態とされ、第１のＡＮＤ回路２６は、第２の入力端子に入力される帰還信号がＬｏｗレベルであり、且つ第１の入力端子に入力される第１の比較回路２３１の出力がＨｉｇｈレベルのとき、その出力端子からＨｉｇｈレベルの出力信号を出力する。第１のＡＮＤ回路２６からのＨｉｇｈレベルの出力信号を受けて、第１のカウンタ２１と第２のカウンタ２２はリセットされる。
【００４０】
第１、及び第２の比較回路２３１、２３２の出力信号（比較結果信号）は、第２のＡＮＤ回路２７の第１、及び第２の入力端子に入力され、第２のＡＮＤ回路２７の出力端子は、第３のＡＮＤ回路２８の第２の入力端子に接続され、第３のＡＮＤ回路２８の出力端子は、第３のカウンタ２４のカウントイネーブル端子に接続される。第３のＡＮＤ回路２８の第１の入力端子は、Ｌｏｗレベルのときアクティブ状態とされ、この第１の入力端子には、判定回路２５の出力信号が入力されている。第３のＡＮＤ回路２８は、その第１の入力端子に入力される、判定回路２５の出力信号がＬｏｗレベル（アンロック状態）であり、且つ、その第２の入力端子に入力される信号がＨｉｇｈレベルのとき、Ｈｉｇｈレベルの出力信号を出力する。なお、第３のＡＮＤ回路２８の第１の入力端子等、負論理の入力端子には、入力信号をインバータ等で反転した信号を、正論理の入力端子に供給する構成としてもよい。
【００４１】
第３のカウンタ２４は、カウントイネーブル端子がＨｉｇｈレベル（アクティブ状態）のとき、カウント動作許可状態とされ、入力される帰還信号の立ち下がりでカウントアップする。
【００４２】
判定回路２５は、入力される第３のカウンタ２４のカウント値を、定数Ｃと比較し、これらが一致している場合に、出力端子からＨｉｇｈレベルの出力信号（図１のロック検出信号）を出力する。この判定回路２５は、図７に示した構成と同様とされる。ただし、図７のレジスタ３３には、定数Ｃの２進表示データが格納され、図７の一致検出回路３１は、カウンタのビット数に対応した個数並列配置される。
【００４３】
図３の第４のＡＮＤ回路２９は、第１の比較回路２３１から出力される比較結果信号を第１の入力端子に入力し、第２の比較回路２３２から出力される比較結果信号（反転）を第２の入力端子に入力し、その出力端子は、第３のカウンタ２４のリセット端子に接続されている。第４のＡＮＤ回路２９は、その第１の入力端子に入力される、第１の比較回路２３１の比較結果信号がＨｉｇｈレベルであり、且つ、その第２の入力端子に入力される、第２の比較回路２３２の比較結果信号がＬｏｗレベルのとき、Ｈｉｇｈレベルの出力信号を、第３のカウンタ２４のリセット端子Ｒに供給し、第３のカウンタ２４をリセットする。
【００４４】
次に、本発明の一実施例のロック検出回路の動作について説明する。図２は、本発明の一実施例の動作を説明するためのタイミング図である。なお、図２では、第１のカウンタ２１のカウント値（カウント値１）が「ＮＡ」となり、リセットされ、次の帰還信号のサイクルで、第１のカウンタ２１がカウント値（カウント値１）が「１」となる２サイクル分の動作タイミングが示されている。
【００４５】
帰還信号のＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移を受けて、第１のカウンタ２１がカウントアップ動作し、基準信号のＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移を受けて、第２のカウンタ２２がカウントアップ動作する。
【００４６】
帰還信号の立ち上がり（図２のタイミングｔＮＡ）で第１のカウンタ２１のカウント値（カウント値１）が「ＮＡ」となり、第１の比較回路２３１の出力信号がＨｉｇｈレベルとなると、第１のＡＮＤ回路２６は、図２のタイミングａで、帰還信号がＬｏｗレベルになったとき、その出力信号をＨｉｇｈレベルとし、第１のＡＮＤ回路２６の出力信号をリセット端子Ｒに入力する第１のカウンタ２１と第２のカウンタ２２はリセットされ（図２のタイミングａよりも後で、タイミングｔＮＡ＋１よりも前のタイミング）、それぞれのカウント値は「０」となる（図２では示されていない）。
【００４７】
タイミングｔＮＡ＋１の帰還信号の立ち上がりで、第１のカウンタ２１は、カウントアップし、そのカウント値は「１」となる。第２のカウンタ２２は、基準信号の立ち上がりで、カウントアップし、そのカウント値は「１」となる。
【００４８】
第１、及び第２の比較回路２３１、２３２の比較結果信号がともにＨｉｇｈレベル（第１、及び第２のカウンタ２１、２２のカウント値がＮＡ）の間、第２のＡＮＤ回路２７の出力信号はＨｉｇｈレベルとなり、判定回路２５の出力端子から出力される信号（ロック検出信号）がＬｏｗレベルであるとき、第３のＡＮＤ回路２８の出力信号はＨｉｇｈレベルとなり、第３のカウンタ２４は、カウントイネーブル状態とされ、帰還信号の立ち下がり遷移を受けてカウントアップする。なお、図２のタイミングａ（帰還信号のＨｉｇｈレベルからＬｏｗレベルへの立ち下がりのタイミング）では、第１、第２のカウンタ２１、２２はいまだリセットされていず（すなわち、第１、第２のカウンタ２１、２２がリセットされ、それぞれのカウント値が零値となるタイミングｔａよりも遅れる）、第１、第２の比較回路２３１、２３２の比較結果信号はともにＨｉｇｈレベルとされ、第３のカウンタ２４は、カウンタイネーブル状態とされる。帰還信号のＨｉｇｈレベルからＬｏｗレベルへの立ち下がりエッジで、第３のカウンタ２４はカウントアップする。
【００４９】
一方、第１の比較回路２３１の比較結果信号がＨｉｇｈレベル（第１のカウンタ２１のカウント値が「ＮＡ」と一致）であり、第２の比較回路２３２の比較結果信号がＬｏｗレベルのとき（第２のカウンタ２２のカウント値は「ＮＡ」と一致しない場合）、第４のＡＮＤ回路２９の出力信号はＨｉｇｈレベルとなり、第３のカウンタ２４をリセットし、第３のカウンタ２４のカウント値は「０」となる。
【００５０】
第３のカウンタ２４は、第１の比較回路２１の比較結果信号と第２の比較結果信号がともにＨｉｇｈレベルである（第１のカウンタ２１のカウント値が「ＮＡ」と一致し、且つ、第２のカウンタ２２のカウント値が「ＮＡ」と一致する）という事象が、連続して、あらかじめ定められた回数（Ｃ回）繰り返すと、第３のカウンタ２４のカウント値は、帰還信号のＨｉｇｈレベルからＬｏｗレベルへの立ち下がり遷移を受けて、１、２、３、…、Ｃ−１とカウントアップしていき、第３のカウンタ２４のカウント値が「Ｃ」となった時点で、判定回路２５は、ロック状態の信号を出力する。このように、本実施例では、第１のカウンタ２１と第２のカウンタ２２が、それぞれ、帰還信号と基準信号の立ち上がりエッジでカウント動作を行い、第３のカウンタ２４では、帰還信号の立ち下がりエッジでカウント動作を行う構成とし、第１、第２のカウンタ２１、２２と、第３のカウンタ２４のカウント動作のタイミングをずらしたことにより、タイミングマージンが確保され、製造上のバラツキの影響を受けにくく、安定な動作を可能とし、正確なロック／アンロック検出を可能としている。
【００５１】
一方、第３のカウンタ２４のカウント値が「Ｃ」に達するまえに、第１のカウンタ２１で帰還信号を「ＮＡ」カウントした時点（第１の比較回路２３１の出力はＨｉｇｈレベル）で、基準信号の第２のカウンタ２２でのカウント値が「ＮＡ」でない場合、第３のカウンタ２４はリセットされ、第３のカウンタ２４のカウント値「０」から、帰還信号のカウント動作を再開することになる。すなわち、第１のカウンタ２１のカウント値が「ＮＡ」となるときに、第２のカウンタ２２のカウント値も「ＮＡ」となるという事象が、連続してＫ回（Ｋ＜Ｃ）繰り返し（第３のカウンタ２４のカウント値は１、…、Ｋと変化）、その後、第１のカウンタ２１のカウント値が「ＮＡ」となるとき、第２のカウンタ２２のカウント値が「ＮＡ」とならない場合には、第３のカウンタ２４はリセットされ、そのカウント値は「０」となる。この場合、第３のカウンタ２４のカウント値は「Ｃ」とは異なり、判定回路２５の出力信号はＬｏｗレベル（アンロック状態）となる。すなわち、帰還信号のＮＡサイクル単位でアンロック状態を検出することができる。
【００５２】
判定回路２５の出力信号がＨｉｇｈレベル（ロック状態）のとき、第３のＡＮＤ回路２８の出力信号はＬｏｗレベルとされ、第３のカウンタ２４のカウントイネーブル端子ＥはＬｏｗレベルとされ（カウントディスエーブル状態）、第３のカウンタ２４は、帰還信号の立ち下がりエッジでカウントアップ動作しない。なお、第１、第２のカウンタ２１、２２、及び第３のカウンタ２４は、電源投入等の初期化時にリセットされる。
【００５３】
次に、本発明の第２の実施例について説明する。図４は、本発明の第２の実施例のロック検出回路の構成を示す図である。本発明の第２の実施例においては、第１のカウンタ２１Ａ、第２のカウンタ２２Ａ、及び第３のカウンタ２４Ａの各々は、それぞれ、あらかじめ定められた設定値をカウントした時に、一致を示す状態（例えばＨｉｇｈレベル）の出力信号（１ビット信号）を出力する。かかる構成によれば、図３に示した第１の比較回路２３１、第２の比較回路２３２、レジスタ２３３の構成は不要とされる。なお、第１のカウンタ２１Ａ、第２のカウンタ２２Ａ、及び第３のカウンタ２４Ａの出力信号としては、カウンタ値の上限値（設定値）に達した時に出力されるオーバーフロー信号を用いてもよい。
【００５４】
第１のＡＮＤ回路２６は、前記実施例と同様、カウンタリセット回路として機能し、第１のカウンタ２１Ａが帰還信号を値「ＮＡ」カウントした時点で、第１のカウンタ２１Ａの出力信号がＨｉｇｈレベルとなることを受けて、帰還信号がＬｏｗレベルのとき、出力信号をＨｉｇｈレベルとする。
【００５５】
第１のＡＮＤ回路２６の出力信号をリセット端子Ｒに入力する第１、及び第２のカウンタ２１Ａ、２２Ａは、第１のＡＮＤ回路２６からのＨｉｇｈレベルの出力信号を受けてリセットされ、それぞれのカウント値は零とされ、第１、及び第２のカウンタ２１Ａ、２２Ａの出力信号はＬｏｗレベルとされる。第１、及び第２のカウンタ２１Ａの出力信号がＬｏｗレベルとなると、第１のＡＮＤ回路２６の出力はＬｏｗレベルとなる。なお、第１、第２のカウンタ２１Ａ、２２Ａ、第３のカウンタ２４Ａは、電源投入等の初期化時にもリセットされる。
【００５６】
第１、及び第２のカウンタ２１Ａ、２２Ａの出力信号を第１、第２の入力端子に入力とする第２のＡＮＤ回路２７の出力端子は、カウントイネーブル信号として第３のカウンタ２４Ａのカウントイネーブル端子Ｅに接続されており、第１、及び第２のカウンタ２１Ａ、２２Ａの出力信号がＨｉｇｈレベルのとき、第２のＡＮＤ回路２７はＨｉｇｈレベルを出力し、第３のカウンタ２４Ａは、カウントイネーブル状態とされる。第３のカウンタ２４Ａは、カウントイネーブル状態のときに、入力される帰還信号の立ち下がりエッジで、カウントアップし、第３のカウンタ２４Ａは、あらかじめ定められた値「Ｃ」をカウントした時に、Ｈｉｇｈレベルの出力信号を出力する。なお、第３のカウンタ２４Ａのカウントイネーブル状態は、最短でも、第１のカウンタ２１Ａが帰還信号を「ＮＡ」カウントする周期に一回とされており、帰還信号のＨｉｇｈからＬｏｗレベルへの立ち下りのタイミングを含む期間とされる。
【００５７】
第１のカウンタ２１Ａの出力信号と、第２のカウンタ２２Ａの出力信号（反転）を入力とする第３のＡＮＤ回路３０は、第１のカウンタ２１Ａの出力信号と、第２のカウンタ２２Ａの出力信号が、それぞれＨｉｇｈレベルとＬｏｗレベルのとき、出力端子からＨｉｇｈレベルの出力信号を出力して、第３のカウンタ２４Ａのリセット端子Ｒに供給する。リセット端子ＲがＨｉｇｈレベルとされた第３のカウンタ２４Ａはリセットされ、カウント値を「０」とし、出力信号をＬｏｗレベルとする。
【００５８】
判定回路２５Ａは、帰還信号（反転）と、第３のカウンタ２４Ａの出力信号と、第１のカウンタ２１Ａの出力信号と、第２のカウンタ２２Ａの出力信号とを、それぞれ、信号１、２、４、３として入力端子から入力し、ロック状態であるかアンロック状態であるかを示す信号（図１のロック検出信号）を出力端子から出力する。
【００５９】
判定回路２５Ａの機能の一例について以下に説明する。判定回路２５Ａは、第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベルのとき、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベルであり、さらに、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベルのとき、帰還信号（反転）１の立ち上がり（帰還信号の立ち下がり）で、ロック状態を示す値（Ｈｉｇｈレベル）の信号をラッチ出力する。
【００６０】
判定回路２５Ａは、第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベルのとき、第２のカウンタ２２Ａの出力信号３がＬｏｗレベルの場合、帰還信号（反転）１の立ち上がり（帰還信号の立ち下がり）で、アンロック状態を示す値（Ｌｏｗレベル）の信号をラッチ出力する。
【００６１】
判定回路２５Ａは、第１のカウンタ２１Ａの出力信号４がＬｏｗレベルのとき（すなわち、第１のカウンタ２１Ａのカウント値が値「ＮＡ」以外のとき）、状態を保持する（出力信号は変化しない）。
【００６２】
判定回路２５Ａは、第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベルのときに（すなわち、第１のカウンタ２１Ａのカウント値が「ＮＡ」のとき）、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベル、又は、第２のカウンタ２２Ａの出力信号３がＬｏｗレベルのとき、ロック／アンロック状態に応じて、その出力論理値を更新する。例えば、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベル、且つ、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベルのときは、アンロック状態からロック状態に遷移し、第２のカウンタ２２Ａの出力信号３がＬｏｗレベルのときは、アンロック状態となる。この実施例においても、ロック状態検出後に、アンロック状態となった場合、帰還信号の「ＮＡ」サイクル分の期間で、アンロック状態の信号が出力される。
【００６３】
図５は、図４の判定回路２５Ａの構成の一例を示す図である。図５を参照すると、判定回路２５Ａは、信号２、３を入力とするＡＮＤ回路２５１と、ＡＮＤ回路２５１の出力信号と信号４（反転）を入力とするＮＯＲ回路２５２と、信号３とＤ型フリップフロップ２５４の反転出力ＱとをＡ、Ｂ端子から入力し、ＮＯＲ回路２５２の出力信号を選択信号端子Ｓに入力し、選択信号端子Ｓの値に基づき、Ａ、Ｂ端子に入力される信号の一方を選択し、反転して出力するセレクタ２５３と、セレクタ２５３の出力の反転信号を、帰還信号（反転）１の立ち上がりエッジ（帰還信号の立ち下がりエッジ）でサンプルし、出力端子Ｑから出力するＤ型フリップフロップ２５４と、を備えている。
【００６４】
セレクタ２５３は、選択信号端子Ｓの値に基づき、２入力のうち一方を選択するものであり、例えば、Ａ端子に入力端子が接続される第１の３ステートインバータと、Ｂ端子にインバータを介して入力端子が接続される第２の３ステートインバータとを備え、第１及び第２の３ステートインバータの出力を共通接続して構成され、第２の３ステートインバータの出力イネーブル端子には選択信号が入力され、第１の３ステートインバータの出力イネーブル端子には、該選択信号をインバータで反転した信号が入力され、選択信号がＬｏｗレベルのとき、第１の３ステートインバータが出力イネーブル状態とされ、第２の３ステートインバータはハイインピーダンス状態とされ、選択信号がＨｉｇｈレベルのとき、第２の３ステートインバータが出力イネーブル状態とされ、第１の３ステートインバータはハイインピーダンス状態とされる、構成としてもよい。
【００６５】
ＡＮＤ回路２５１は、第３のカウンタ２４Ａの出力信号２がＬｏｗレベルであり（第３のカウンタ２４Ａのカウント値が設定値「Ｃ」と不一致の間）、且つ、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベルのとき、Ｈｉｇｈレベルの信号を出力する。またＡＮＤ回路２５１は、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベルであるか、又は、第２のカウンタ２２Ａの出力信号３がＬｏｗレベルである場合に、Ｌｏｗレベルの信号を出力する。
【００６６】
ＮＯＲ回路２５２は、第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベル（第１のカウンタ２１Ａが帰還信号を「ＮＡ」分カウント）であり、ＡＮＤ回路２５１の出力信号がＬｏｗレベルのとき、Ｈｉｇｈレベルの信号を出力して、セレクタ２５３の選択信号端子Ｓに供給し、このとき、セレクタ２５３は、Ｂ端子に入力される第２のカウンタ２２Ａの出力信号３（反転）を選択して出力（反転出力）する。セレクタ２５３のＢ端子に入力される信号は、反転入力されて反転出力され、等価的に、入力信号がそのまま（正転状態で）、Ｄ型フリップフロップ２５４のデータ入力端子Ｄに供給される。
【００６７】
ＮＯＲ回路２５２は、第１のカウンタ２１Ａの出力信号４がＬｏｗレベル（第１のカウンタ２１Ａが、帰還信号をＮＡ分カウントするまでの間）のとき、Ｌｏｗレベルの信号を出力して、セレクタ２５３の選択信号端子Ｓに供給し、このとき、セレクタ２５３は、Ａ端子を選択し、その反転信号を出力する。すなわち、Ｄ型フリップフロップ２５４の反転出力ＱＢを反転した信号がＤ型フリップフロップ２５４のデータ入力端子Ｄに入力され、Ｄ型フリップフロップ２５４は、帰還信号（反転）１の立ち上がり（帰還信号の立ち下がり）でデータ入力端子Ｄの信号をサンプルし、正転出力端子Ｑから出力する。このため、Ｄ型フリップフロップ２５４の出力端子Ｑの出力信号（判定回路２５Ａの出力信号）の論理値は、変化しない（直前の状態を保持する）。
【００６８】
また、ＮＯＲ回路２５２は、ＡＮＤ回路２５１の出力信号がＨｉｇｈレベルのとき、すなわち第３のカウンタ２４Ａの出力信号２がＬｏｗレベルであり（第３のカウンタ２４Ａのカウント値がＣとなるまでの間）、且つ、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベルのとき（第２のカウンタ２２Ａのカウント値がＮＡの時）、Ｌｏｗレベルの信号を出力して、セレクタ２５３の選択信号端子Ｓに供給し、このとき、セレクタ２５３は、Ａ端子を選択し、Ｄ型フリップフロップ２５４の反転出力ＱＢを反転した信号がＤ型フリップフロップ２５４のデータ入力端子Ｄに入力され、この場合も、Ｄ型フリップフロップ２５４の出力信号の値は変化しない。
【００６９】
図６は、判定回路２５Ａの動作をまとめて真理値表として表したものである。なお、図６では、図５の回路動作の説明を容易とするため、第１行に含まれる信号の組合せを第４行等に別途示してある。また、図６では、図５の信号のＨｉｇｈレベルを論理「１」、図５の信号のＬｏｗレベルを論理「０」で表している。図５及び図６を参照して、本発明の第２の実施例の動作について説明する。
【００７０】
（１）第１のカウンタ２１Ａの出力信号４がＬｏｗレベル（０）のとき、ＮＯＲ回路２５２はＬｏｗレベル（０）を出力し、セレクタ２５３は、Ａ端子を選択して出力する。セレクタ２５３は、Ａ端子に入力されるＤ型フリップフロップ２５４の反転出力ＱＢの出力を選択し、これを反転出力して、Ｄ型フリップフロップ２５４のデータ入力端子Ｄに供給する。Ｄ型フリップフロップ２５４は、帰還信号（反転）１の立ち上がりエッジで、セレクタ２５３の出力信号をサンプル出力するため、その出力Ｑの値は変化せず、Ｄ型フリップフロップ２５４は、状態を保持する。
【００７１】
（２）第２のカウンタ２２Ａの出力信号３がＬｏｗレベル（０）のとき、ＡＮＤ回路２５１の出力信号はＬｏｗレベルとなる。第１のカウンタ２２Ａの出力信号４がＨｉｇｈレベル（１）であり、第２のカウンタ２２Ａの出力信号３がＬｏｗレベル（０）のとき、図４のＡＮＤ回路３０は、第３のカウンタ２４Ａのリセット端子Ｒに、Ｈｉｇｈレベルの信号を供給し、第３のカウンタ２４Ａは、リセットされる。
【００７２】
第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベル（１）であり、第２のカウンタ２２Ａの出力信号３がＬｏｗレベル（０）であり、ＡＮＤ回路２５１の出力信号がＬｏｗレベルのとき、ＮＯＲ回路２５２は、Ｈｉｇｈレベル（１）をセレクタ２６３の選択信号端子Ｓに出力する。選択信号端子ＳがＨｉｇｈレベルとされたセレクタ２５３では、Ｂ端子に入力される第２のカウンタ２２Ａの出力信号３（反転）であるＨｉｇｈレベルを選択し、これを反転した信号であるＬｏｗレベル（０）を、Ｄ型フリップフロップ２５４のデータ入力端子Ｄに出力する。Ｄ型フリップフロップ２５４は、帰還信号（反転）１の立ち上がりのタイミングで、データ入力端子Ｄの信号をサンプルし、出力端子ＱからＬｏｗレベル（アンロック状態）を出力する。
【００７３】
（３）第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベル（１）であり、第３のカウンタ２４Ａの出力信号２がＬｏｗレベル（０）のとき、ＡＮＤ回路２５１はその出力信号としてＨｉｇｈレベルを出力する。このとき、ＮＯＲ回路２５２は、第１のカウンタ２１Ａの出力信号４の値によらず、Ｌｏｗレベルを出力し、セレクタ２５３は、Ａ端子の信号を選択出力する。このため、帰還信号（反転）１の立ち上がりのタイミングでデータ入力端子Ｄの信号をラッチするＤ型フリップフロップ２５４は、状態を変化させない。
【００７４】
（４）第１のカウンタ２１Ａの出力信号４がＬｏｗレベル（０）、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベル（１）、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベル（１）のとき、第１のカウンタ２１Ａの出力信号４を入力とするＮＯＲ回路２５２は、Ｌｏｗレベルを出力し、セレクタ２５３は、Ａ端子の信号を選択出力し、帰還信号（反転）１の立ち下がりのタイミングでデータ入力端子Ｄの信号をラッチするＤ型フリップフロップ２５４は状態を変化させない（状態を保持する）。
【００７５】
（５）第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベル（１）、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベル（１）、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベル（１）のとき、ＡＮＤ回路２５１の出力信号はＬｏｗレベルとされ、ＮＯＲ回路２５２はＨｉｇｈレベルを出力し、セレクタ２５３は、Ｂ端子に入力される第２のカウンタ２２Ａの出力信号Ｈｉｇｈレベルを選択して、Ｄ型フリップフロップ２５４のデータ入力端子Ｄに出力する。Ｄ型フリップフロップ２５４は帰還信号の立ち上がりエッジ（反転）でデータ入力端子Ｄの信号をサンプル出力し、出力信号はＨｉｇｈレベル（ロック）を出力する。
【００７６】
なお、図３、図４に示した構成の変形として、入力される帰還信号として、ＰＬＬ回路の出力信号（基準信号のＮ逓倍の周波数）を用い、帰還信号が基準信号の周波数の「Ｎ」倍であり、帰還信号を入力とする第１のカウンタ２１Ａが、「ＮＡ×Ｎ」分カウントしたときに出力信号をＨｉｇｈレベルとし、第２のカウンタ２２Ａが、基準信号を「ＮＡ」カウントしたときに、出力信号をＨｉｇｈレベルとし、第３のカウンタ２４Ａをカウントイネーブル状態として、第３のカウンタ２４Ａが帰還信号の立ち下がりのタイミングをカウントアップする構成とし、第３のカウンタ２４Ａが設定値「Ｃ」カウントしたとき、出力信号をＨｉｇｈレベルとする構成としてもよい。
【００７７】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成が限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で、当業者であればなし得るであろう、各種変形、修正を含むことは勿論である。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、帰還信号と基準信号を計数する第１、第２のカウンタと、第１、第２のカウントにおける設定値の一致回数を計数する第３のカウンタとを少なくとも具備したことにより、ロック判定を行うための比較判定回数を一回でなく、第３のカウンタの設定値分の回数とするとともに、第１のカウンタのカウント値が設定値となり、第２のカウンタのカウント値が設定値に一致しないときに、ただちにアンロック状態を検出する構成としたことにより、アンロック検出時間を短縮し、ロック状態とアンロック状態の検出時間のそれぞれを最適に設定可能としている。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例のタイミング動作を示す図である。
【図３】本発明の一実施例のロック検出回路の一例を示す図である。
【図４】本発明の他の実施例のロック検出回路の一例を示す図である。
【図５】図４の判定回路の構成の一例を示す図である。
【図６】図４の判定回路の動作を説明するための真理値表を示す図である。
【図７】図３の比較回路の構成の一例を示す図である。
【図８】従来のロック判定回路の構成を示す図である。
【図９】従来のＰＬＬ回路の構成の一例を示す図である。
【符号の説明】
１ 帰還信号（反転）
２ 第３のカウンタの出力信号
３ 第２のカウンタの出力信号
４ 第１のカウンタの出力信号
１０ ＰＬＬ回路
１１ 位相比較器
１２ チャージポンプ
１３ ループフィルタ
１４ 電圧制御発振器
１５ 分周器
２０ ロック検出回路
２１、２１Ａ 第１のカウンタ
２２、２２Ａ 第２のカウンタ
２３ 比較回路
２３１ 第１の比較回路
２３２ 第２の比較回路
２３３ レジスタ
２４、２４Ａ 第３のカウンタ
２５、２５Ａ 判定回路
２６、２７、２８、２９、３０、３２、２５１ ＡＮＤ回路
３１１〜３１ｎ 排他的否定論理和回路
３３ レジスタ
１３０ ＰＬＬ回路（集積化ＰＬＬ回路）
１３１ 位相比較器
１３２ チャージポンプ
１３３ ループフィルタ
１３４ 電圧制御発振器
１３５ Ｎ分周器
１３６ Ｍ分周器
１３７ 入力基準信号ＲＣＬＫ
１３８ 出力信号ＯＣＬＫ
１４０ 位相ロック回路
１４２ 計数期間生成回路
１４４ 出力信号カウンタ
１４６ ロック判定回路
１４８ カウント値比較回路
２５２ ＮＯＲ回路
２５３ セレクタ
２５４ Ｄ型フリップフロップ
【発明の属する技術分野】
本発明は、位相同期ループ（Phase Locked Loop；「ＰＬＬ」という）回路に関し、特に、ＰＬＬ回路のロック検出回路に関する。
【０００２】
【従来の技術】
カウンタを用いてＰＬＬ（Phase Locked Loop；位相同期ループ）回路のロック状態を検出するロック検出回路に関する刊行物として、例えば特開平１０−３２２２００号公報には、入力基準信号から計数期間生成回路で計数期間を生成し、ＰＬＬ回路の出力信号をカウンタで該計数期間カウントし、カウント値を比較回路で比較する構成の位相ロック検出回路が開示されている。
【０００３】
図８は、上記特開平１０−３２２２００号公報に開示されている位相ロック検出回路の構成を示す図である。なお、図８において、参照符号等は、上記公報記載のものと相違して付番してある。上記特開平１０−３２２２００号公報に開示されている発明において、ＰＬＬ回路（集積化ＰＬＬ）は入力基準信号の周波数に対し所定の周波数変換比を有する周波数の出力信号を生成するものであり、位相ロック検出回路は、１つにパッケージ化されその内部の中間生成信号を取り出すことのできない集積化ＰＬＬ回路に対しても位相ロック検出を可能とするものである。なお、本願明細書では、単に、カウンタを用いたロック検出回路の構成の説明のためにのみ、上記特開平１０−３２２２００号公報を引用している。
【０００４】
このＰＬＬ回路１３０について概略を説明しておくと、例えば図９に示すように、外部からの入力基準信号ＲＣＬＫ（周波数ｆRとする）１３７は、分周器１３６にて入力基準信号の１／Ｍの周波数（周波数ｆMとする）となるように分周される。このＭ分周信号ＭＣＬＫは、位相比較器１３１への２つの入力の１つである基準用の信号とされる。位相比較器１３１への他の入力である比較用の信号は、ＰＬＬ回路１３０からの出力信号ＯＣＬＫ（周波数ｆOUTとする）１３８を分周器１３５で１／Ｎの周波数に分周したＮ分周信号ＮＣＬＫ（周波数ｆNとする）である。位相比較器１３１は、ＰＬＬ回路１３０に入力された基準信号に応じたＭ分周信号と、ＰＬＬ回路１３０からの出力信号に応じたＮ分周信号とをそれぞれ基準、比較用の信号として入力し、両信号の位相差を検出し、その位相差に応じた位相比較結果信号ＵＰ／ＤＯＷＮを出力する。チャージポンプ１３２は、位相比較器１３１からのＵＰ信号がアクティブの間、容量（不図示；ループフィルタ内の容量であってもよい）を充電し、ＤＯＷＮがアクティブのとき容量を放電し、ＵＰパルスとＤＯＷＮパルスがともにインアクティブのときオフとされる。ループフィルタ１３３は、チャージポンプ１３２の出力信号を平滑化し、その出力電圧が電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１３４に制御電圧として供給され、ＶＣＯ１３４は、ループフィルタ１３３の出力の直流電圧に応じて発振周波数を変えた信号を出力し、この信号がＰＬＬ回路１３０からの出力信号ＯＣＬＫとされ、出力信号ＯＣＬＫは、Ｎ分周器１３５への入力され、周波数を１／Ｎに分周したＮ分周信号ＮＣＬＫが帰還信号として位相比較器１３１に入力される。なお、Ｍ分周器、Ｎ分周器は、それぞれＭ＝１、Ｎ＝１の場合には特に設ける必要はなく、Ｍ分周器１３６又はＮ分周器１３５を有しないＰＬＬ回路の構成もあり得る。
【０００５】
計数期間生成回路１４２は、ＰＬＬ回路１３０への入力基準信号１３７を入力し、これに同期しその周期の所定倍数のパルス長を有した計数期間信号パルスを生成する。出力信号カウンタ１４４は、この計数期間信号パルスをイネーブル信号として用い、そのパルス期間にＰＬＬ回路１３０から出力される出力信号１３８の波数（サイクル数）をカウントする。カウント値比較回路１４８には、計数期間信号パルスの時間長とＰＬＬ回路１３０における周波数変換比との設計値に基づいて予め定められる基準カウント値が設定される。ロック判定回路１４６は、基準カウント値と、出力信号カウンタ１４４で測定された出力カウント値との大小から、集積化ＰＬＬ回路１３０の入出力信号間の位相ロックの状態を判定する。
【０００６】
しかしながら、カウンタを用いてＰＬＬ回路の出力信号を所定の計数期間カウントし、基準カウント値と比較することでロック／アンロックを検出するという上記ロック検出回路は、ロック状態、アンロック状態の検出時間が、必要以上に長くなる場合がある、という問題点を有している。その理由は、次の通りである。
【０００７】
図８に示した従来のロック検出回路において、計数期間生成回路１４２で生成される計数期間が終了するまでの間、カウント値比較回路１４８では、出力信号ＯＣＬＫの波数のカウント値と基準カウント値との比較を行うことはできず、計数期間生成回路１４２で生成される計数期間の単位でしか、ロック、アンロック状態を判断することができない。すなわち、ロック状態判定のためのカウンタの比較動作は計数期間単位に一回とされており、またロック状態からアンロック状態に変化した場合にも、ロック状態判定と同一の上記計数期間経過後に、アンロック状態が検出される。このように、上記した従来のロック検出回路においては、一つのカウンタで、同一の計数期間にわたって出力信号をカウントすることで、ロック、アンロックを検出しており、ロック検出時間、アンロック検出時間をそれぞれ最適な値に設定することができない。
【０００８】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、ＰＬＬ回路のロック検出時間、アンロック検出時間を最適化するロック検出回路を提供することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するための手段を提供する本発明は、一つのアスペクトにおいて、ＰＬＬ回路の位相比較器の前記一の入力端子に入力される前記帰還信号を入力してカウントする第１のカウンタと、前記位相比較器の前記他の入力端子に入力される前記基準信号を入力してカウントする第２のカウンタと、前記第１のカウンタのカウント値があらかじめ定められた第１の値に一致しているときに、前記第２のカウンタのカウント値が前記第１の値と一致している場合にカウント動作する第３のカウンタと、前記第３のカウンタのカウント値があらかじめ定められた第２の値と一致したとき、ロック状態であることを示す信号を出力する判定回路と、を備える。
【００１０】
本発明において、前記第１のカウンタのカウント値があらかじめ定められた第１の値に一致しているときに、前記第２のカウンタのカウント値が前記第１の値と一致している場合に、一致を示す状態の信号を出力する比較回路を備え、前記第３のカウンタは、前記比較回路から出力される前記信号を、カウント動作を制御する信号として入力し、前記比較回路から出力される前記信号が前記一致を示す状態のとき、カウントイネーブル状態とされ、前記第３のカウンタに入力される前記帰還信号をカウントする構成としてもよい。
【００１１】
本発明においては、前記比較回路において、前記第１のカウンタのカウント値があらかじめ定められた第１の値に達したときに、前記第２のカウンタのカウント値が前記第１の値でない場合には、前記第３のカウンタをリセットし、前記第３のカウンタのカウント値のリセットを受けて、前記判定回路は、アンロック状態を示す値の出力信号を出力する。以下の説明でも明らかとされるように、上記課題は、本願特許請求の範囲の各請求項の発明によっても同様にして解決される。
【００１２】
【発明の実施の形態】
本発明の好適な実施の形態について説明する。本発明の実施の形態は、入力される基準信号の周波数と同じか又は該周波数をＮ逓倍した出力信号を出力するＰＬＬ回路のロック検出回路において、前記出力信号を分周値１又はＮで分周した信号（第１の信号）をカウントする第１のカウンタ（図１の２１）と、基準信号（第２の信号）をカウントする第２のカウンタ（図１の２２）と、前記第１のカウンタが、第１の信号を、あらかじめ定められた第１の値分カウントしたとき、第２のカウンタが第２の信号を、前記第１の値と前記分周値とから規定される第２の値分をカウントしている場合に、カウントアップする第３のカウンタ（図１の２４）を備え、判定回路（図１の２５）は、第３のカウンタ（図１の２４）のカウント値が、あらかじめ定められた第３の値となった場合に、ロック状態と判定し、状態の更新は、第１のカウンタ（図１の２１）が前記第１の信号を前記第１の値分カウントする期間を単位に行い、第１のカウンタ（図１の２１）が前記第１の信号を前記第１の値分カウントしたとき、第２のカウンタ（図１の２２）が前記第２の信号を前記第２の値とは異なる値カウントしている場合には、アンロック状態と判定する。かかる構成において、第１の信号と第２の信号の周波数が等しい場合、第１、及び第２のカウンタにおける第１、第２の値は互いに等しい値とされる。
【００１３】
また、本発明の実施の形態の変形として、第１のカウンタ（図１の２１）に入力される第１の信号として、基準信号の周波数のＮ逓倍したＰＬＬ回路（図１の１０）の出力信号を用いる構成とした場合（分周器（図１の１５）はＰＬＬ回路の出力信号をＮ分周する）、基準信号をカウントする第２のカウンタ（図１の２２）の第２の値は、第１のカウンタの設定値である第１の値の１／Ｎ（ただし、Ｎは分周値）に設定される。これは、第１のカウンタ（図１の２１）で第１の信号（基準信号の周波数のＮ逓倍）をＫ個カウントした場合、第２のカウンタ（図１の２２）では、基準信号をＫ／Ｎ個カウントするためである。
【００１４】
次に、本発明の一実施の形態について図面を参照して説明する。ＰＬＬ回路（１０）は、図１を参照すると、制御電圧に基づき発振周波数を可変して出力する電圧制御発振器（１４）と、電圧制御発振器（１４）の出力信号を分周する分周器（１５）と、入力される基準信号と、分周器（１５）で分周された信号（帰還信号）とを入力し、二つの信号の位相を比較する位相比較器（１１）と、位相比較器（１１）による位相比較結果に基づき容量を充電及び放電し、前記基準信号と前記帰還信号の位相差に応じた電圧を生成するチャージポンプ（１２）と、該位相差に応じた電圧を平滑化し制御電圧として電圧制御発振器（１４）に供給するフィルタ（１３）と、を有する。分周器（１５）の分周値が１の場合、分周器（１５）はなくてもよく、電圧制御発振器（１４）の出力がそのまま位相比較器（１１）に帰還信号として入力される。
【００１５】
ロック検出回路（２０）は、第１、第２の入力端子と、一つの出力端子を有し、位相比較器（１１）の二つの入力端子に入力されて位相比較される帰還信号、及び、基準信号を、第１、第２の入力端子から、第１、第２の信号として入力し、第１、第２の信号をそれぞれカウントする第１及び第２のカウンタ（２１、２２）と、第１のカウンタ（２１）のカウント値があらかじめ定められた第１の値のときに、第２のカウンタ（２２）のカウント値が第１の値である場合、第１の論理状態の信号を出力する比較回路（２３）と、比較回路（２３）から出力される信号が第１の論理状態のとき、カウントイネーブル（カウント動作許可）とされ、帰還信号をカウントする第３のカウンタ（２４）と、第３のカウンタ（２４）のカウント値があらかじめ定められた第２の値と一致したとき、ロック状態であることを示す信号を出力する判定回路（２５）と、を備えている。
【００１６】
第１のカウンタ（２１）のカウント値があらかじめ定められた第１の値（＝ＮＡ）のときに、第２のカウンタ（２２）のカウント値が同じく第１の値（＝ＮＡ）である場合（図２参照）、帰還信号をカウントする第３のカウンタ（２４）がカウントアップし、第３のカウンタ（２４）のカウント値があらかじめ定められた第２の値に達したとき、判定回路（２５）は、ロック状態であることを示す信号を出力する。
【００１７】
判定回路（２５）は、第１のカウンタ（２１）のカウント値があらかじめ定められた第１の値に達したときに、第２のカウンタ（２２）のカウント値が第１の値とは異なる場合には、アンロック状態を示す信号を出力する。この制御を実現するロジックの一例として、比較回路（２３）において、第１のカウンタ（２１）のカウント値があらかじめ定められた第１の値に達したときに、第２のカウンタ（２２）のカウント値が前記第１の値とならない場合、第３のカウンタ（２４）をリセットする制御を行い、第３のカウンタ（２４）のカウント値がゼロにリセットされた場合、判定回路（２５）は、アンロック状態を示す値の判定信号を出力する構成としてもよい。
【００１８】
このように、本発明の一実施の形態においては、入力される帰還信号をカウントする第１のカウンタ（２１）が第１の値分をカウントする期間で、アンロック状態を検出し、第１の値と第２の値とを乗じた値のサイクル数（帰還信号のサイクル数）の期間で、ロック状態を検出する。
【００１９】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明を適用した実施例について以下に説明する。図１は、本発明の一実施例の構成を示す図である。ＰＬＬ回路は、位相比較器（Phase Comparater；ＰＣ）１１と、位相比較器１１から出力されるＵＰ信号とＤＯＷＮ信号により、容量（不図示）への充電、放電電流の供給を制御するチャージポンプ１２と、容量の端子電圧を平滑化する低域通過フィルタよりなるループフィルタ１３と、ループフィルタ１３の出力電圧を制御電圧として入力し該制御電圧値に応じて発振周波数が可変される電圧制御発振器（ＶＣＯ）１４と、電圧制御発振器１４の出力の周波数を分周する分周器（ＤＩＶ）１５と、を備え、位相比較器１１は、入力基準信号（「基準信号」という）と分周器１５からの分周出力信号（「帰還信号」という）との位相差を比較する。分周器１５は、分周値が１の場合、なくてもよい。また、ＰＬＬ回路としては、図８を参照して説明したように、入力基準信号を入力信号を分周する分周器でＭ分周して、位相比較器に供給する構成のものであってもよいことは勿論である（Ｍ＝１、Ｎ＝１であってもよい）。さらに電圧制御発振器は、電流制御発振器であってもよい。
【００２０】
本発明の一実施例において、ロック検出回路２０は、二つの入力端子から、位相比較器１１に入力される基準信号と帰還信号とを入力してロック判定を行い、出力端子からロック検出信号を出力するものであり、第１、第２、第３のカウンタ２１、２２、２４と、比較回路２３と、判定回路２５と、を備えている。
【００２１】
第１のカウンタ２１には、帰還信号が入力され、帰還信号を立ち上がりエッジで、カウントアップする。第２のカウンタ２２には、基準信号が入力され、基準信号を立ち上がりエッジで、カウントアップする。
【００２２】
第１のカウンタ２１のカウント値と、第２のカウンタ２２のカウント値とを入力して比較する比較回路２３は、第１のカウンタ２１のカウント値があらかじめ定められた設定値「ＮＡ」であるときに、第２のカウンタ２２のカウント値が同じ設定値「ＮＡ」である場合、出力信号をアクティブ状態とする。
【００２３】
比較回路２３は、第１のカウンタ２１のカウント値が設定値「ＮＡ」と一致しないか、あるいは第２のカウンタ２２のカウント値が設定値「ＮＡ」と一致しない場合には、第３のカウンタ２４に対して、出力信号をインアクティブ状態とする。
【００２４】
また比較回路２３は、第１のカウンタ２１のカウント値が設定値「ＮＡ」に達した場合に、第１のカウンタ２１と第２のカウンタ２２をリセットし、第１のカウンタ２１と第２のカウンタ２２はそれぞれのカウント値を零値とする。
【００２５】
第３のカウンタ２４は、比較回路２３からの出力信号がアクティブ状態のときに、カウントイネーブル（カウント許可）とされ、入力される帰還信号をカウントアップする。第３のカウンタ２４は、比較回路２３からの出力信号がインアクティブ状態のときに、カウントディスエーブル（カウント不許可）とされ、帰還信号のカウント動作は行わない。
【００２６】
判定回路２５は、第３のカウンタ２４のカウント値とあらかじめ定められた設定値「Ｃ」とを比較し、両者が一致した場合、ロック検出信号をアクティブ状態とする。
【００２７】
判定回路２５から出力される出力信号がロック状態であることを示す値であるとき、第３のカウンタ２４は、入力される帰還信号のカウント動作を停止し、出力するカウント値として値「Ｃ」を保持する。
【００２８】
比較回路２３において、第１のカウンタ２１のカウント値が設定値「ＮＡ」に達したときに、第２のカウンタ２２のカウント値が「ＮＡ」でない場合には、第３のカウンタ２４をリセットし、第３のカウンタ２４のカウント値は零となり、第３のカウンタ２４のカウント値と値「Ｃ」とは不一致となり、判定回路２５は、アンロック状態を示す値の出力信号を出力する。
【００２９】
第１、第２のカウンタ２１、２２のカウント値が、１、２、３、…、ＮＡ−１と推移し、ともに「ＮＡ」となるたびに、第３のカウンタ２４では、１、２、３、…、Ｃ−１とカウントアップしていき、帰還信号を、そのサイクル数で、連続して、ＮＡ×Ｃ分カウントした時点（帰還信号の周期をｔＣＫとすると、ｔＣＫ×ＮＡ×Ｃの期間に相当）で、判定回路２５は、ロック検出信号をアクティブ状態（すなわちロック状態）とする。なお、ＮＡ、Ｃの値は、１６、２５６、あるいは、２５６、８等のほか任意の組み合わせが適用され、ＰＬＬ回路の周波数帯等、及び適用システムに応じて適宜設定される。
【００３０】
ロック検出までの第１〜第３のカウンタ２１、２２、２４のカウント値は、以下のように推移する。
【００３１】
カウンタ２１、２２ カウンタ２４
１、２、…、 ＮＡ １
１、２、…、 ＮＡ ２
… … … ＮＡ …
１、２、…、 ＮＡ Ｃ
【００３２】
第１のカウンタ２１と第３のカウンタ２４により、帰還信号を、トータルＮＡ×Ｃサイクル分カウントした時点で、判定回路２６が、アクティブ状態のロック検出信号を出力した場合、ひきつづいて、第１のカウンタ２１は、カウント値＝零から、帰還信号をカウントし、カウント値が「ＮＡ」に達したときに、第２のカウンタ２２のカウント値が「ＮＡ」である場合、判定回路２５は、ロック検出信号をアクティブ状態に保持しつづける。
【００３３】
判定回路２５は、第３のカウンタ２４のカウント値と値「Ｃ」（２進表示データ）をビット毎に一致検出する一致検出回路を並列配置し、一致検出回路の出力の論理積をロック検出信号として出力する論理積（ＡＮＤ）回路で構成される。
【００３４】
なお、図１に示した実施例の変形として、ＰＬＬ回路の出力信号の周波数が基準信号の周波数の「Ｎ」倍（Ｎ逓倍）であり、分周器１５の分周値が「Ｎ」の場合、ＰＬＬ回路の出力信号を第１の信号として、第１のカウンタ２１に入力し、基準信号を第２のカウンタ２２に入力する構成とし、比較回路２３は、第１のカウンタ２１が、第１の信号を、「ＮＡ×Ｎ」分カウントしているときに、第２のカウンタ２２が基準信号を「ＮＡ」カウントしているときに、出力信号をアクティブとして、第３のカウンタ２４をカウントイネーブル状態として、第３のカウンタ２４が第１の信号をカウントする構成とし、第３のカウンタ２４のカウント値が「Ｃ」に達した場合に、判定回路２５でロック状態を示す信号を出力する構成としてもよい。
【００３５】
図３は、図１に示したロック検出回路２０の構成の具体例を示す図である。なお、図３において、図１と同一の要素には同一の参照符号が付されている。
【００３６】
ＰＬＬ回路（図１の１０）の位相比較器（図１の１１）の一の入力端子に帰還入力される帰還信号の立ち上がりエッジでカウント動作する第１のカウンタ２１のカウント値と、あらかじめ定められた設定値ＮＡを格納するレジスタ２３３の値は、第１の比較回路２３１に入力されて比較される。
【００３７】
ＰＬＬ回路の位相比較器（図１の１１）の他の入力端子に入力される基準信号の立ち上がりエッジでカウント動作する第２のカウンタ２２のカウント値とレジスタ２３３の値は第２の比較回路２３２に入力されて比較される。
【００３８】
第１、第２の比較回路２３１、２３２は、例えば図７に示したような回路で構成される。図７のレジスタ３３（図３のレジスタ２３３に対応）のｎビットとカウンタのカウント値のｎビットをビット同士比較する、ｎ個並列に配置された一致検出回路（排他的否定論理和回路）３１１〜３１ｎを備え、一致検出回路（排他的否定論理和回路）３１１〜３１ｎの論理積を比較結果信号として出力するＡＮＤ回路３２を備えている。カウンタのカウント値がレジスタの値と一致した場合、ＡＮＤ回路３２からＨｉｇｈレベルの信号が出力される。
【００３９】
第１の比較回路２３１の出力信号は、カウンタリセット回路として機能する第１のＡＮＤ回路２６の第１の入力端子に入力され、第１のＡＮＤ回路２６の第２の入力端子に入力される帰還信号（反転）との論理積をとった出力信号が、第１のカウンタ２１のリセット端子Ｒと第２のカウンタ２２のリセット端子Ｒに入力される。なお、第１のＡＮＤ回路２６の第２の入力端子はＬｏｗレベルのときアクティブ状態とされ、第１のＡＮＤ回路２６は、第２の入力端子に入力される帰還信号がＬｏｗレベルであり、且つ第１の入力端子に入力される第１の比較回路２３１の出力がＨｉｇｈレベルのとき、その出力端子からＨｉｇｈレベルの出力信号を出力する。第１のＡＮＤ回路２６からのＨｉｇｈレベルの出力信号を受けて、第１のカウンタ２１と第２のカウンタ２２はリセットされる。
【００４０】
第１、及び第２の比較回路２３１、２３２の出力信号（比較結果信号）は、第２のＡＮＤ回路２７の第１、及び第２の入力端子に入力され、第２のＡＮＤ回路２７の出力端子は、第３のＡＮＤ回路２８の第２の入力端子に接続され、第３のＡＮＤ回路２８の出力端子は、第３のカウンタ２４のカウントイネーブル端子に接続される。第３のＡＮＤ回路２８の第１の入力端子は、Ｌｏｗレベルのときアクティブ状態とされ、この第１の入力端子には、判定回路２５の出力信号が入力されている。第３のＡＮＤ回路２８は、その第１の入力端子に入力される、判定回路２５の出力信号がＬｏｗレベル（アンロック状態）であり、且つ、その第２の入力端子に入力される信号がＨｉｇｈレベルのとき、Ｈｉｇｈレベルの出力信号を出力する。なお、第３のＡＮＤ回路２８の第１の入力端子等、負論理の入力端子には、入力信号をインバータ等で反転した信号を、正論理の入力端子に供給する構成としてもよい。
【００４１】
第３のカウンタ２４は、カウントイネーブル端子がＨｉｇｈレベル（アクティブ状態）のとき、カウント動作許可状態とされ、入力される帰還信号の立ち下がりでカウントアップする。
【００４２】
判定回路２５は、入力される第３のカウンタ２４のカウント値を、定数Ｃと比較し、これらが一致している場合に、出力端子からＨｉｇｈレベルの出力信号（図１のロック検出信号）を出力する。この判定回路２５は、図７に示した構成と同様とされる。ただし、図７のレジスタ３３には、定数Ｃの２進表示データが格納され、図７の一致検出回路３１は、カウンタのビット数に対応した個数並列配置される。
【００４３】
図３の第４のＡＮＤ回路２９は、第１の比較回路２３１から出力される比較結果信号を第１の入力端子に入力し、第２の比較回路２３２から出力される比較結果信号（反転）を第２の入力端子に入力し、その出力端子は、第３のカウンタ２４のリセット端子に接続されている。第４のＡＮＤ回路２９は、その第１の入力端子に入力される、第１の比較回路２３１の比較結果信号がＨｉｇｈレベルであり、且つ、その第２の入力端子に入力される、第２の比較回路２３２の比較結果信号がＬｏｗレベルのとき、Ｈｉｇｈレベルの出力信号を、第３のカウンタ２４のリセット端子Ｒに供給し、第３のカウンタ２４をリセットする。
【００４４】
次に、本発明の一実施例のロック検出回路の動作について説明する。図２は、本発明の一実施例の動作を説明するためのタイミング図である。なお、図２では、第１のカウンタ２１のカウント値（カウント値１）が「ＮＡ」となり、リセットされ、次の帰還信号のサイクルで、第１のカウンタ２１がカウント値（カウント値１）が「１」となる２サイクル分の動作タイミングが示されている。
【００４５】
帰還信号のＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移を受けて、第１のカウンタ２１がカウントアップ動作し、基準信号のＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移を受けて、第２のカウンタ２２がカウントアップ動作する。
【００４６】
帰還信号の立ち上がり（図２のタイミングｔＮＡ）で第１のカウンタ２１のカウント値（カウント値１）が「ＮＡ」となり、第１の比較回路２３１の出力信号がＨｉｇｈレベルとなると、第１のＡＮＤ回路２６は、図２のタイミングａで、帰還信号がＬｏｗレベルになったとき、その出力信号をＨｉｇｈレベルとし、第１のＡＮＤ回路２６の出力信号をリセット端子Ｒに入力する第１のカウンタ２１と第２のカウンタ２２はリセットされ（図２のタイミングａよりも後で、タイミングｔＮＡ＋１よりも前のタイミング）、それぞれのカウント値は「０」となる（図２では示されていない）。
【００４７】
タイミングｔＮＡ＋１の帰還信号の立ち上がりで、第１のカウンタ２１は、カウントアップし、そのカウント値は「１」となる。第２のカウンタ２２は、基準信号の立ち上がりで、カウントアップし、そのカウント値は「１」となる。
【００４８】
第１、及び第２の比較回路２３１、２３２の比較結果信号がともにＨｉｇｈレベル（第１、及び第２のカウンタ２１、２２のカウント値がＮＡ）の間、第２のＡＮＤ回路２７の出力信号はＨｉｇｈレベルとなり、判定回路２５の出力端子から出力される信号（ロック検出信号）がＬｏｗレベルであるとき、第３のＡＮＤ回路２８の出力信号はＨｉｇｈレベルとなり、第３のカウンタ２４は、カウントイネーブル状態とされ、帰還信号の立ち下がり遷移を受けてカウントアップする。なお、図２のタイミングａ（帰還信号のＨｉｇｈレベルからＬｏｗレベルへの立ち下がりのタイミング）では、第１、第２のカウンタ２１、２２はいまだリセットされていず（すなわち、第１、第２のカウンタ２１、２２がリセットされ、それぞれのカウント値が零値となるタイミングｔａよりも遅れる）、第１、第２の比較回路２３１、２３２の比較結果信号はともにＨｉｇｈレベルとされ、第３のカウンタ２４は、カウンタイネーブル状態とされる。帰還信号のＨｉｇｈレベルからＬｏｗレベルへの立ち下がりエッジで、第３のカウンタ２４はカウントアップする。
【００４９】
一方、第１の比較回路２３１の比較結果信号がＨｉｇｈレベル（第１のカウンタ２１のカウント値が「ＮＡ」と一致）であり、第２の比較回路２３２の比較結果信号がＬｏｗレベルのとき（第２のカウンタ２２のカウント値は「ＮＡ」と一致しない場合）、第４のＡＮＤ回路２９の出力信号はＨｉｇｈレベルとなり、第３のカウンタ２４をリセットし、第３のカウンタ２４のカウント値は「０」となる。
【００５０】
第３のカウンタ２４は、第１の比較回路２１の比較結果信号と第２の比較結果信号がともにＨｉｇｈレベルである（第１のカウンタ２１のカウント値が「ＮＡ」と一致し、且つ、第２のカウンタ２２のカウント値が「ＮＡ」と一致する）という事象が、連続して、あらかじめ定められた回数（Ｃ回）繰り返すと、第３のカウンタ２４のカウント値は、帰還信号のＨｉｇｈレベルからＬｏｗレベルへの立ち下がり遷移を受けて、１、２、３、…、Ｃ−１とカウントアップしていき、第３のカウンタ２４のカウント値が「Ｃ」となった時点で、判定回路２５は、ロック状態の信号を出力する。このように、本実施例では、第１のカウンタ２１と第２のカウンタ２２が、それぞれ、帰還信号と基準信号の立ち上がりエッジでカウント動作を行い、第３のカウンタ２４では、帰還信号の立ち下がりエッジでカウント動作を行う構成とし、第１、第２のカウンタ２１、２２と、第３のカウンタ２４のカウント動作のタイミングをずらしたことにより、タイミングマージンが確保され、製造上のバラツキの影響を受けにくく、安定な動作を可能とし、正確なロック／アンロック検出を可能としている。
【００５１】
一方、第３のカウンタ２４のカウント値が「Ｃ」に達するまえに、第１のカウンタ２１で帰還信号を「ＮＡ」カウントした時点（第１の比較回路２３１の出力はＨｉｇｈレベル）で、基準信号の第２のカウンタ２２でのカウント値が「ＮＡ」でない場合、第３のカウンタ２４はリセットされ、第３のカウンタ２４のカウント値「０」から、帰還信号のカウント動作を再開することになる。すなわち、第１のカウンタ２１のカウント値が「ＮＡ」となるときに、第２のカウンタ２２のカウント値も「ＮＡ」となるという事象が、連続してＫ回（Ｋ＜Ｃ）繰り返し（第３のカウンタ２４のカウント値は１、…、Ｋと変化）、その後、第１のカウンタ２１のカウント値が「ＮＡ」となるとき、第２のカウンタ２２のカウント値が「ＮＡ」とならない場合には、第３のカウンタ２４はリセットされ、そのカウント値は「０」となる。この場合、第３のカウンタ２４のカウント値は「Ｃ」とは異なり、判定回路２５の出力信号はＬｏｗレベル（アンロック状態）となる。すなわち、帰還信号のＮＡサイクル単位でアンロック状態を検出することができる。
【００５２】
判定回路２５の出力信号がＨｉｇｈレベル（ロック状態）のとき、第３のＡＮＤ回路２８の出力信号はＬｏｗレベルとされ、第３のカウンタ２４のカウントイネーブル端子ＥはＬｏｗレベルとされ（カウントディスエーブル状態）、第３のカウンタ２４は、帰還信号の立ち下がりエッジでカウントアップ動作しない。なお、第１、第２のカウンタ２１、２２、及び第３のカウンタ２４は、電源投入等の初期化時にリセットされる。
【００５３】
次に、本発明の第２の実施例について説明する。図４は、本発明の第２の実施例のロック検出回路の構成を示す図である。本発明の第２の実施例においては、第１のカウンタ２１Ａ、第２のカウンタ２２Ａ、及び第３のカウンタ２４Ａの各々は、それぞれ、あらかじめ定められた設定値をカウントした時に、一致を示す状態（例えばＨｉｇｈレベル）の出力信号（１ビット信号）を出力する。かかる構成によれば、図３に示した第１の比較回路２３１、第２の比較回路２３２、レジスタ２３３の構成は不要とされる。なお、第１のカウンタ２１Ａ、第２のカウンタ２２Ａ、及び第３のカウンタ２４Ａの出力信号としては、カウンタ値の上限値（設定値）に達した時に出力されるオーバーフロー信号を用いてもよい。
【００５４】
第１のＡＮＤ回路２６は、前記実施例と同様、カウンタリセット回路として機能し、第１のカウンタ２１Ａが帰還信号を値「ＮＡ」カウントした時点で、第１のカウンタ２１Ａの出力信号がＨｉｇｈレベルとなることを受けて、帰還信号がＬｏｗレベルのとき、出力信号をＨｉｇｈレベルとする。
【００５５】
第１のＡＮＤ回路２６の出力信号をリセット端子Ｒに入力する第１、及び第２のカウンタ２１Ａ、２２Ａは、第１のＡＮＤ回路２６からのＨｉｇｈレベルの出力信号を受けてリセットされ、それぞれのカウント値は零とされ、第１、及び第２のカウンタ２１Ａ、２２Ａの出力信号はＬｏｗレベルとされる。第１、及び第２のカウンタ２１Ａの出力信号がＬｏｗレベルとなると、第１のＡＮＤ回路２６の出力はＬｏｗレベルとなる。なお、第１、第２のカウンタ２１Ａ、２２Ａ、第３のカウンタ２４Ａは、電源投入等の初期化時にもリセットされる。
【００５６】
第１、及び第２のカウンタ２１Ａ、２２Ａの出力信号を第１、第２の入力端子に入力とする第２のＡＮＤ回路２７の出力端子は、カウントイネーブル信号として第３のカウンタ２４Ａのカウントイネーブル端子Ｅに接続されており、第１、及び第２のカウンタ２１Ａ、２２Ａの出力信号がＨｉｇｈレベルのとき、第２のＡＮＤ回路２７はＨｉｇｈレベルを出力し、第３のカウンタ２４Ａは、カウントイネーブル状態とされる。第３のカウンタ２４Ａは、カウントイネーブル状態のときに、入力される帰還信号の立ち下がりエッジで、カウントアップし、第３のカウンタ２４Ａは、あらかじめ定められた値「Ｃ」をカウントした時に、Ｈｉｇｈレベルの出力信号を出力する。なお、第３のカウンタ２４Ａのカウントイネーブル状態は、最短でも、第１のカウンタ２１Ａが帰還信号を「ＮＡ」カウントする周期に一回とされており、帰還信号のＨｉｇｈからＬｏｗレベルへの立ち下りのタイミングを含む期間とされる。
【００５７】
第１のカウンタ２１Ａの出力信号と、第２のカウンタ２２Ａの出力信号（反転）を入力とする第３のＡＮＤ回路３０は、第１のカウンタ２１Ａの出力信号と、第２のカウンタ２２Ａの出力信号が、それぞれＨｉｇｈレベルとＬｏｗレベルのとき、出力端子からＨｉｇｈレベルの出力信号を出力して、第３のカウンタ２４Ａのリセット端子Ｒに供給する。リセット端子ＲがＨｉｇｈレベルとされた第３のカウンタ２４Ａはリセットされ、カウント値を「０」とし、出力信号をＬｏｗレベルとする。
【００５８】
判定回路２５Ａは、帰還信号（反転）と、第３のカウンタ２４Ａの出力信号と、第１のカウンタ２１Ａの出力信号と、第２のカウンタ２２Ａの出力信号とを、それぞれ、信号１、２、４、３として入力端子から入力し、ロック状態であるかアンロック状態であるかを示す信号（図１のロック検出信号）を出力端子から出力する。
【００５９】
判定回路２５Ａの機能の一例について以下に説明する。判定回路２５Ａは、第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベルのとき、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベルであり、さらに、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベルのとき、帰還信号（反転）１の立ち上がり（帰還信号の立ち下がり）で、ロック状態を示す値（Ｈｉｇｈレベル）の信号をラッチ出力する。
【００６０】
判定回路２５Ａは、第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベルのとき、第２のカウンタ２２Ａの出力信号３がＬｏｗレベルの場合、帰還信号（反転）１の立ち上がり（帰還信号の立ち下がり）で、アンロック状態を示す値（Ｌｏｗレベル）の信号をラッチ出力する。
【００６１】
判定回路２５Ａは、第１のカウンタ２１Ａの出力信号４がＬｏｗレベルのとき（すなわち、第１のカウンタ２１Ａのカウント値が値「ＮＡ」以外のとき）、状態を保持する（出力信号は変化しない）。
【００６２】
判定回路２５Ａは、第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベルのときに（すなわち、第１のカウンタ２１Ａのカウント値が「ＮＡ」のとき）、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベル、又は、第２のカウンタ２２Ａの出力信号３がＬｏｗレベルのとき、ロック／アンロック状態に応じて、その出力論理値を更新する。例えば、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベル、且つ、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベルのときは、アンロック状態からロック状態に遷移し、第２のカウンタ２２Ａの出力信号３がＬｏｗレベルのときは、アンロック状態となる。この実施例においても、ロック状態検出後に、アンロック状態となった場合、帰還信号の「ＮＡ」サイクル分の期間で、アンロック状態の信号が出力される。
【００６３】
図５は、図４の判定回路２５Ａの構成の一例を示す図である。図５を参照すると、判定回路２５Ａは、信号２、３を入力とするＡＮＤ回路２５１と、ＡＮＤ回路２５１の出力信号と信号４（反転）を入力とするＮＯＲ回路２５２と、信号３とＤ型フリップフロップ２５４の反転出力ＱとをＡ、Ｂ端子から入力し、ＮＯＲ回路２５２の出力信号を選択信号端子Ｓに入力し、選択信号端子Ｓの値に基づき、Ａ、Ｂ端子に入力される信号の一方を選択し、反転して出力するセレクタ２５３と、セレクタ２５３の出力の反転信号を、帰還信号（反転）１の立ち上がりエッジ（帰還信号の立ち下がりエッジ）でサンプルし、出力端子Ｑから出力するＤ型フリップフロップ２５４と、を備えている。
【００６４】
セレクタ２５３は、選択信号端子Ｓの値に基づき、２入力のうち一方を選択するものであり、例えば、Ａ端子に入力端子が接続される第１の３ステートインバータと、Ｂ端子にインバータを介して入力端子が接続される第２の３ステートインバータとを備え、第１及び第２の３ステートインバータの出力を共通接続して構成され、第２の３ステートインバータの出力イネーブル端子には選択信号が入力され、第１の３ステートインバータの出力イネーブル端子には、該選択信号をインバータで反転した信号が入力され、選択信号がＬｏｗレベルのとき、第１の３ステートインバータが出力イネーブル状態とされ、第２の３ステートインバータはハイインピーダンス状態とされ、選択信号がＨｉｇｈレベルのとき、第２の３ステートインバータが出力イネーブル状態とされ、第１の３ステートインバータはハイインピーダンス状態とされる、構成としてもよい。
【００６５】
ＡＮＤ回路２５１は、第３のカウンタ２４Ａの出力信号２がＬｏｗレベルであり（第３のカウンタ２４Ａのカウント値が設定値「Ｃ」と不一致の間）、且つ、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベルのとき、Ｈｉｇｈレベルの信号を出力する。またＡＮＤ回路２５１は、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベルであるか、又は、第２のカウンタ２２Ａの出力信号３がＬｏｗレベルである場合に、Ｌｏｗレベルの信号を出力する。
【００６６】
ＮＯＲ回路２５２は、第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベル（第１のカウンタ２１Ａが帰還信号を「ＮＡ」分カウント）であり、ＡＮＤ回路２５１の出力信号がＬｏｗレベルのとき、Ｈｉｇｈレベルの信号を出力して、セレクタ２５３の選択信号端子Ｓに供給し、このとき、セレクタ２５３は、Ｂ端子に入力される第２のカウンタ２２Ａの出力信号３（反転）を選択して出力（反転出力）する。セレクタ２５３のＢ端子に入力される信号は、反転入力されて反転出力され、等価的に、入力信号がそのまま（正転状態で）、Ｄ型フリップフロップ２５４のデータ入力端子Ｄに供給される。
【００６７】
ＮＯＲ回路２５２は、第１のカウンタ２１Ａの出力信号４がＬｏｗレベル（第１のカウンタ２１Ａが、帰還信号をＮＡ分カウントするまでの間）のとき、Ｌｏｗレベルの信号を出力して、セレクタ２５３の選択信号端子Ｓに供給し、このとき、セレクタ２５３は、Ａ端子を選択し、その反転信号を出力する。すなわち、Ｄ型フリップフロップ２５４の反転出力ＱＢを反転した信号がＤ型フリップフロップ２５４のデータ入力端子Ｄに入力され、Ｄ型フリップフロップ２５４は、帰還信号（反転）１の立ち上がり（帰還信号の立ち下がり）でデータ入力端子Ｄの信号をサンプルし、正転出力端子Ｑから出力する。このため、Ｄ型フリップフロップ２５４の出力端子Ｑの出力信号（判定回路２５Ａの出力信号）の論理値は、変化しない（直前の状態を保持する）。
【００６８】
また、ＮＯＲ回路２５２は、ＡＮＤ回路２５１の出力信号がＨｉｇｈレベルのとき、すなわち第３のカウンタ２４Ａの出力信号２がＬｏｗレベルであり（第３のカウンタ２４Ａのカウント値がＣとなるまでの間）、且つ、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベルのとき（第２のカウンタ２２Ａのカウント値がＮＡの時）、Ｌｏｗレベルの信号を出力して、セレクタ２５３の選択信号端子Ｓに供給し、このとき、セレクタ２５３は、Ａ端子を選択し、Ｄ型フリップフロップ２５４の反転出力ＱＢを反転した信号がＤ型フリップフロップ２５４のデータ入力端子Ｄに入力され、この場合も、Ｄ型フリップフロップ２５４の出力信号の値は変化しない。
【００６９】
図６は、判定回路２５Ａの動作をまとめて真理値表として表したものである。なお、図６では、図５の回路動作の説明を容易とするため、第１行に含まれる信号の組合せを第４行等に別途示してある。また、図６では、図５の信号のＨｉｇｈレベルを論理「１」、図５の信号のＬｏｗレベルを論理「０」で表している。図５及び図６を参照して、本発明の第２の実施例の動作について説明する。
【００７０】
（１）第１のカウンタ２１Ａの出力信号４がＬｏｗレベル（０）のとき、ＮＯＲ回路２５２はＬｏｗレベル（０）を出力し、セレクタ２５３は、Ａ端子を選択して出力する。セレクタ２５３は、Ａ端子に入力されるＤ型フリップフロップ２５４の反転出力ＱＢの出力を選択し、これを反転出力して、Ｄ型フリップフロップ２５４のデータ入力端子Ｄに供給する。Ｄ型フリップフロップ２５４は、帰還信号（反転）１の立ち上がりエッジで、セレクタ２５３の出力信号をサンプル出力するため、その出力Ｑの値は変化せず、Ｄ型フリップフロップ２５４は、状態を保持する。
【００７１】
（２）第２のカウンタ２２Ａの出力信号３がＬｏｗレベル（０）のとき、ＡＮＤ回路２５１の出力信号はＬｏｗレベルとなる。第１のカウンタ２２Ａの出力信号４がＨｉｇｈレベル（１）であり、第２のカウンタ２２Ａの出力信号３がＬｏｗレベル（０）のとき、図４のＡＮＤ回路３０は、第３のカウンタ２４Ａのリセット端子Ｒに、Ｈｉｇｈレベルの信号を供給し、第３のカウンタ２４Ａは、リセットされる。
【００７２】
第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベル（１）であり、第２のカウンタ２２Ａの出力信号３がＬｏｗレベル（０）であり、ＡＮＤ回路２５１の出力信号がＬｏｗレベルのとき、ＮＯＲ回路２５２は、Ｈｉｇｈレベル（１）をセレクタ２６３の選択信号端子Ｓに出力する。選択信号端子ＳがＨｉｇｈレベルとされたセレクタ２５３では、Ｂ端子に入力される第２のカウンタ２２Ａの出力信号３（反転）であるＨｉｇｈレベルを選択し、これを反転した信号であるＬｏｗレベル（０）を、Ｄ型フリップフロップ２５４のデータ入力端子Ｄに出力する。Ｄ型フリップフロップ２５４は、帰還信号（反転）１の立ち上がりのタイミングで、データ入力端子Ｄの信号をサンプルし、出力端子ＱからＬｏｗレベル（アンロック状態）を出力する。
【００７３】
（３）第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベル（１）であり、第３のカウンタ２４Ａの出力信号２がＬｏｗレベル（０）のとき、ＡＮＤ回路２５１はその出力信号としてＨｉｇｈレベルを出力する。このとき、ＮＯＲ回路２５２は、第１のカウンタ２１Ａの出力信号４の値によらず、Ｌｏｗレベルを出力し、セレクタ２５３は、Ａ端子の信号を選択出力する。このため、帰還信号（反転）１の立ち上がりのタイミングでデータ入力端子Ｄの信号をラッチするＤ型フリップフロップ２５４は、状態を変化させない。
【００７４】
（４）第１のカウンタ２１Ａの出力信号４がＬｏｗレベル（０）、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベル（１）、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベル（１）のとき、第１のカウンタ２１Ａの出力信号４を入力とするＮＯＲ回路２５２は、Ｌｏｗレベルを出力し、セレクタ２５３は、Ａ端子の信号を選択出力し、帰還信号（反転）１の立ち下がりのタイミングでデータ入力端子Ｄの信号をラッチするＤ型フリップフロップ２５４は状態を変化させない（状態を保持する）。
【００７５】
（５）第１のカウンタ２１Ａの出力信号４がＨｉｇｈレベル（１）、第２のカウンタ２２Ａの出力信号３がＨｉｇｈレベル（１）、第３のカウンタ２４Ａの出力信号２がＨｉｇｈレベル（１）のとき、ＡＮＤ回路２５１の出力信号はＬｏｗレベルとされ、ＮＯＲ回路２５２はＨｉｇｈレベルを出力し、セレクタ２５３は、Ｂ端子に入力される第２のカウンタ２２Ａの出力信号Ｈｉｇｈレベルを選択して、Ｄ型フリップフロップ２５４のデータ入力端子Ｄに出力する。Ｄ型フリップフロップ２５４は帰還信号の立ち上がりエッジ（反転）でデータ入力端子Ｄの信号をサンプル出力し、出力信号はＨｉｇｈレベル（ロック）を出力する。
【００７６】
なお、図３、図４に示した構成の変形として、入力される帰還信号として、ＰＬＬ回路の出力信号（基準信号のＮ逓倍の周波数）を用い、帰還信号が基準信号の周波数の「Ｎ」倍であり、帰還信号を入力とする第１のカウンタ２１Ａが、「ＮＡ×Ｎ」分カウントしたときに出力信号をＨｉｇｈレベルとし、第２のカウンタ２２Ａが、基準信号を「ＮＡ」カウントしたときに、出力信号をＨｉｇｈレベルとし、第３のカウンタ２４Ａをカウントイネーブル状態として、第３のカウンタ２４Ａが帰還信号の立ち下がりのタイミングをカウントアップする構成とし、第３のカウンタ２４Ａが設定値「Ｃ」カウントしたとき、出力信号をＨｉｇｈレベルとする構成としてもよい。
【００７７】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成が限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で、当業者であればなし得るであろう、各種変形、修正を含むことは勿論である。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、帰還信号と基準信号を計数する第１、第２のカウンタと、第１、第２のカウントにおける設定値の一致回数を計数する第３のカウンタとを少なくとも具備したことにより、ロック判定を行うための比較判定回数を一回でなく、第３のカウンタの設定値分の回数とするとともに、第１のカウンタのカウント値が設定値となり、第２のカウンタのカウント値が設定値に一致しないときに、ただちにアンロック状態を検出する構成としたことにより、アンロック検出時間を短縮し、ロック状態とアンロック状態の検出時間のそれぞれを最適に設定可能としている。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例のタイミング動作を示す図である。
【図３】本発明の一実施例のロック検出回路の一例を示す図である。
【図４】本発明の他の実施例のロック検出回路の一例を示す図である。
【図５】図４の判定回路の構成の一例を示す図である。
【図６】図４の判定回路の動作を説明するための真理値表を示す図である。
【図７】図３の比較回路の構成の一例を示す図である。
【図８】従来のロック判定回路の構成を示す図である。
【図９】従来のＰＬＬ回路の構成の一例を示す図である。
【符号の説明】
１ 帰還信号（反転）
２ 第３のカウンタの出力信号
３ 第２のカウンタの出力信号
４ 第１のカウンタの出力信号
１０ ＰＬＬ回路
１１ 位相比較器
１２ チャージポンプ
１３ ループフィルタ
１４ 電圧制御発振器
１５ 分周器
２０ ロック検出回路
２１、２１Ａ 第１のカウンタ
２２、２２Ａ 第２のカウンタ
２３ 比較回路
２３１ 第１の比較回路
２３２ 第２の比較回路
２３３ レジスタ
２４、２４Ａ 第３のカウンタ
２５、２５Ａ 判定回路
２６、２７、２８、２９、３０、３２、２５１ ＡＮＤ回路
３１１〜３１ｎ 排他的否定論理和回路
３３ レジスタ
１３０ ＰＬＬ回路（集積化ＰＬＬ回路）
１３１ 位相比較器
１３２ チャージポンプ
１３３ ループフィルタ
１３４ 電圧制御発振器
１３５ Ｎ分周器
１３６ Ｍ分周器
１３７ 入力基準信号ＲＣＬＫ
１３８ 出力信号ＯＣＬＫ
１４０ 位相ロック回路
１４２ 計数期間生成回路
１４４ 出力信号カウンタ
１４６ ロック判定回路
１４８ カウント値比較回路
２５２ ＮＯＲ回路
２５３ セレクタ
２５４ Ｄ型フリップフロップ
Claims (7)
- 出力信号を出力する発振器と、
前記発振器の前記出力信号又は前記出力信号を分周器で分周した信号を帰還信号として一の入力端子より入力し、基準信号を他の入力端子より入力し、これらの信号の位相を比較し、位相比較結果を出力する位相比較器と、
前記位相比較器より出力される前記位相比較結果に基づき、容量を充電、及び放電し、前記帰還信号と前記基準信号との位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するフィルタと、
を備え、前記フィルタの出力に基づき前記発振器がその発振周波数を可変するＰＬＬ（Phase Locked Loop）回路の位相ロックを検出するロック検出回路において、
前記位相比較器の前記一の入力端子に入力される前記帰還信号を入力してカウントする、リセット機能付きの第１のカウンタと、
前記位相比較器の前記他の入力端子に入力される前記基準信号を入力してカウントする、リセット機能付きの第２のカウンタと、
前記第１のカウンタのカウント値を入力し、該カウント値があらかじめ定められた第１の値と一致しているときに、一致を示す状態の出力信号を出力する第１の比較回路と、
前記第２のカウンタのカウント値を入力し、該カウント値が前記第１の値と一致しているときに、一致を示す状態の出力信号を出力する第２の比較回路と、
前記第１のカウンタで前記帰還信号を前記第１の値分カウントした時点で、前記第１のカウンタの出力信号が前記一致を示す状態となることを受けて、前記第１のカウンタがつぎに前記帰還信号をカウントする前の所定のタイミングで、前記第１、及び第２のカウンタをリセットするためのリセット信号を生成する第１のリセット回路と、
前記第１、及び第２の比較回路からそれぞれ出力される出力信号を入力し、これらの出力信号がともに前記一致を示す状態のとき、第１の論理状態の出力信号を出力する第１の論理回路と、
判定信号と、前記第１の論理回路の出力信号とを入力し、前記判定信号がアンロック状態を示しており、且つ、前記第１の論理回路の出力信号が第１の論理状態のとき、第１の論理状態の出力信号を出力する第２の論理回路と、
前記第２の論理回路の出力信号をカウントイネーブル端子に入力し、前記第２の論理回路の出力信号が第１の論理状態のとき、カウントイネーブル状態とされ、入力される帰還信号をカウントする、リセット機能付きの第３のカウンタと、
前記第３のカウンタのカウント値を入力し、該カウント値があらかじめ定められた第２の値と一致しているとき、ロックを示す状態の前記判定信号を出力する判定回路と、
前記第１の比較回路の出力信号が一致を示す状態であるときに、前記第２の比較回路の出力信号が不一致を示す状態である場合に、前記第３のカウンタをリセットする信号を出力する第２のリセット回路と、
を備えたことを特徴とするロック検出回路。 - 出力信号を出力する発振器と、
前記発振器の前記出力信号又は前記出力信号を分周器で分周した信号を帰還信号として一の入力端子より入力し、基準信号を他の入力端子より入力し、これらの信号の位相を比較し位相比較結果を出力する位相比較器と、
前記位相比較器より出力される前記位相比較結果に基づき、容量を充電及び放電し、前記帰還信号と前記基準信号の位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するフィルタと、
を備え、前記フィルタの出力に基づき前記発振器がその発振周波数を可変するＰＬＬ（Phase Locked Loop）回路の位相ロックを検出するロック検出回路において、
前記位相比較器の前記一の入力端子に入力される帰還信号を入力してカウントし、前記帰還信号をあらかじめ定められた第１の値分カウントした場合に、一致を示す状態の出力信号を出力する、リセット機能付きの第１のカウンタと、
前記位相比較器の前記他の入力端子に入力される基準信号を入力してカウントし、前記基準信号を前記第１の値分カウントした場合に、一致を示す状態の出力信号を出力する第２のカウンタと、
前記第１のカウンタで前記帰還信号を前記第１の値分カウントした時点で、前記第１のカウンタの出力信号が前記一致を示す状態となることをうけて、前記第１のカウンタが次に前記帰還信号をカウントする前の所定のタイミングで、前記第１、及び第２のカウンタをリセットするための信号を生成する第１のリセット回路と、
前記第１、及び第２のカウンタの出力信号を入力し、これらの出力信号がともに前記一致を示す状態のとき、第１の論理状態の信号を出力する第１の論理回路と、
前記第１の論理回路からの出力信号をカウントイネーブル端子に入力し、前記第１の論理回路からの出力信号が第１の論理状態のとき、カウントイネーブル状態とされ、入力される前記帰還信号を受けてカウントし、あらかじめ定められた第２の値までカウントした時点で、一致を示す状態の出力信号を出力する、リセット機能付きの第３のカウンタと、
前記帰還信号と、前記第１乃至第３のカウンタの出力信号と、を入力し、前記第１のカウンタ乃至第３のカウンタの出力信号がすべて前記一致を示す状態のときに、ロックを示す論理状態の判定信号を出力するとともに、前記第１のカウンタの出力信号が前記一致を示す状態のとき、前記第２のカウンタの出力信号が不一致を示す状態の場合には、アンロックを示す論理状態の判定信号を出力する判定回路と、
前記第１のカウンタの出力信号が前記一致を示す状態であるときに、前記第２のカウンタの出力信号が不一致を示す状態である場合に、前記第３のカウンタをリセットする信号を出力する第２のリセット回路と、
を備えたことを特徴とするロック検出回路。 - 前記判定回路は、前記第１のカウンタの出力信号が、不一致を示す状態のとき、判定信号の状態を保持し、
前記第１のカウンタの出力信号が前記一致を示す状態となるたびに、前記第３のカウンタの出力信号が前記一致を示す状態、又は、前記第２のカウンタの出力信号が前記不一致を示す状態のとき、前記判定信号の値を更新する手段を備えている、ことを特徴とする請求項２記載のロック検出回路。 - 前記判定回路が、前記第１のカウンタの出力信号が前記一致を示す状態になったとき、前記第３のカウンタの出力信号が前記一致を示す状態であり、且つ、前記第２のカウンタの出力信号が前記一致を示す状態のときは、前記帰還信号の遷移で、前記判定信号をアンロック状態からロック状態に遷移させるとともに、前記第１のカウンタの出力信号が前記一致を示す状態になったとき、前記第２のカウンタの出力信号が不一致を示す状態のときは、前記帰還信号の遷移で、前記判定信号をアンロック状態とする手段を備えている、ことを特徴とする請求項２記載のロック検出回路。
- 前記第１のカウンタが、前記帰還信号の立ち上がりと立ち下がりのうちの一方のエッジでカウント動作し、
前記第３のカウンタは、カウントイネーブル状態のとき、前記帰還信号の立ち上がりと立ち下がりのうちの他方のエッジで、カウント動作する、ことを特徴とする請求項１乃至４のいずれか一に記載のロック検出回路。 - 前記判定回路が、
第１の入力端子と第２の入力端子と、一つの出力端子とを少なくとも有する論理回路よりなる第１の制御回路であって、前記第３のカウンタの出力信号と、前記第２のカウンタの出力信号とを、前記第１の入力端子と前記第２の入力端子とからそれぞれ入力し、前記第３のカウンタの出力信号が第１の論理状態であるか、又は前記第２のカウンタの出力信号が第２の論理状態のときに、第２の論理状態の信号を前記出力端子から出力するとともに、前記第３のカウンタの出力信号が第２の論理状態であり、且つ前記第２のカウンタの出力信号が第１の論理状態のときに、第１の論理状態の信号を、前記出力端子から出力する第１の制御回路と、
第１の入力端子と第２の入力端子と、一つの出力端子とを少なくとも有する論理回路よりなる第２の制御回路であって、前記第１のカウンタの出力信号と、前記第１の制御回路の出力信号とを、前記第１入力端子と前記第２の入力端子とからそれぞれ入力し、前記第１のカウンタの出力信号が第１の論理状態であり、且つ前記第１の制御回路の出力信号が第２の論理状態のときに、第１の論理状態の信号を前記出力端子から出力する第２の制御回路と、
第１の入力端子と第２の入力端子と選択信号入力端子と、一つの出力端子とを少なくとも有するセレクタであって、前記第２の制御回路の出力信号を、選択信号として前記選択信号入力端子に入力し、前記第１の入力端子と前記第２の入力端子にそれぞれ入力される信号の一方を選択して前記出力端子から出力するセレクタと、
前記セレクタの出力信号をデータ入力端子に入力し、クロック入力端子に入力される前記帰還信号で、前記データ入力端子の信号をラッチ出力するラッチ回路と、
を備え、
前記セレクタの前記第１の入力端子には、前記ラッチ回路の出力が帰還入力され、
前記セレクタの前記第２の入力端子には、前記第２のカウンタの出力信号が入力され、前記セレクタは、入力される前記選択信号が第２の論理状態のとき、前記セレクタの前記第１の入力端子の信号を選択して出力し、前記選択信号が第１の論理状態のとき、前記セレクタの前記第２の入力端子の信号を選択して出力する、ことを特徴とする請求項２記載のロック検出回路。 - 前記第１のカウンタが、前記帰還信号の立ち上がり又は立ち下がりの一方のエッジでカウント動作し、
前記第３のカウンタは、カウントイネーブル状態のとき、前記帰還信号の立ち上がり又は立ち下がりのうち前記一方のエッジとは別のエッジで、カウント動作し、
前記ラッチ回路は、前記帰還信号の立ち上がり又は立ち下がりのうち前記一方のエッジとは別の前記エッジで、前記データ入力端子の信号をラッチする、ことを特徴とする請求項６記載のロック検出回路。
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