CN101656536B - 锁相环及其锁定检测装置和方法 - Google Patents

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Abstract

一种锁相环及其锁定检测装置和方法，所述锁定检测装置包括：第一检测单元，每隔第一预定时间比较参考时钟信号的计数值和反馈时钟信号的计数值，相等时输出有效的第一预锁定信号；第二检测单元，在第二预定时间内参考时钟信号的计数值和反馈时钟信号的计数值相等时，输出有效的第二预锁定信号，所述第二预定时间至少为所述第一预定时间的2倍；第三检测单元，在第二预定时间内，若每隔第一预定时间所述第一检测单元输出的第一预锁定信号都有效，并且所述第二检测单元输出的第二预锁定信号有效，输出有效的锁定信号。所述锁相环及其锁定检测装置和方法可以快速准确地检测到锁相环的锁定状态。

Description

锁相环及其锁定检测装置和方法
技术领域
本发明涉及锁相环及其锁定检测装置和方法。
背景技术
锁相环(PLL，Phase Locked Loop)被广泛应用于系统级芯片(SOC，Systemon Chip)中，以提供精确且稳定的时钟信号。图1为一种锁相环的基本结构，包括：鉴频鉴相器(PFD，Phase Frequency Detector)11、电荷泵(CP，ChargePump)12、环路滤波器(LP，Loop Filter)13、压控振荡器(VCO，Voltage ControlOscillator)14和分频器(Divider)15。
鉴频鉴相器11检测参考时钟信号Fref和反馈时钟信号Ffb的频差和相差，产生脉冲控制信号UP、DN，并送入电荷泵12；在电荷泵12中脉冲控制信号UP、DN被转换成电流Ip对环路滤波器13的电容Cp进行充放电，环路滤波器13产生控制电压Vctrl送入压控振荡器14；压控振荡器14在控制电压Vctrl升高时加快输出时钟信号Fout的振荡频率，在控制电压Vctrl降低时减慢输出时钟信号Fout的振荡频率。压控振荡器14的输出时钟信号Fout经过分频器15产生反馈时钟信号Ffb，整个系统形成一个反馈系统，输出时钟信号Fout的频率和相位被锁定到固定频率和相位，锁相环进入锁定状态。
锁相环的输出时钟信号是否精确且稳定对系统级芯片中的下一级电路的工作状况有直接影响，因此，用于检测锁相环的锁定状态的锁定检测装置(Lock Detector)就十分重要，当锁相环锁定时，锁定检测装置输出有效的锁定信号(例如数字信号1)至下一级电路，以启动下一级电路工作。
现有的一种锁定检测装置是在一个预设的固定时间内，分别对参考时钟信号和反馈时钟信号进行计数，若该固定时间内参考时钟信号的计数值与反馈时钟信号的计数值相同，锁定检测装置输出有效的锁定信号。这种锁定检测装置的结构虽然简单，但是并不一定能够正确地反映锁相环的锁定状态，因为在锁定前，反馈时钟信号会不稳定(时快时慢)，如果预设的固定时间较短，在该固定时间内参考时钟信号的计数值与反馈时钟信号的计数值可能会相同，但实际上此时锁相环的输出时钟信号还是不稳定的，这样就会产生锁定状态的误判断问题。为了确保正确检测到锁相环的锁定状态，通常会将固定时间设置得足够长，这样即使输出时钟信号已经稳定，也需要等待到固定时间后才会启动下一级电路，因而不能及时地检测到锁相环的锁定状态。
另一种锁定检测装置是比较参考时钟信号和反馈时钟信号的相位，如果参考时钟信号和反馈时钟信号的相位差在预设范围内(例如500ps～1000ps)，则输出有效的锁定信号。这种结构的锁定检测装置也有可能会因反馈时钟信号的不稳定而出现锁定状态的误判断问题。另外，由于分频器的分频数较大和电荷泵的充放电电流的影响而使得压控振荡器的抖动累加，由此导致即使输出时钟信号已经稳定，参考时钟信号和反馈时钟信号的相位差仍可能超出预设范围的问题。
更多有关锁相环的锁定检测装置的结构还可以参考例如申请号为200580006798.X的中国发明专利申请、专利号为US6320469的美国专利。
发明内容
本发明解决的问题是，提供一种锁相环及其锁定检测装置和方法，以快速准确地检测到锁相环的锁定状态。
为解决上述问题，本发明提供一种锁相环的锁定检测装置，包括：
第一检测单元，每隔第一预定时间比较参考时钟信号的计数值和反馈时钟信号的计数值，相等时输出有效的第一预锁定信号；
第二检测单元，在第二预定时间内参考时钟信号的计数值和反馈时钟信号的计数值相等时，输出有效的第二预锁定信号，所述第二预定时间至少为所述第一预定时间的2倍；
第三检测单元，在第二预定时间内，若每隔第一预定时间所述第一检测单元输出的第一预锁定信号都有效，并且所述第二检测单元输出的第二预锁定信号有效，输出有效的锁定信号。
可选的，所述第一预定时间、第二预定时间为参考时钟信号的周期的整数倍。
可选的，所述第一预定时间小于或等于参考时钟信号的周期的32倍，所述第二预定时间大于或等于参考时钟信号的周期的128倍。
可选的，所述第一检测单元包括：第一计数单元，分别对参考时钟信号和反馈时钟信号进行计数，输出第一参考计数值和第一反馈计数值，计数值的位数由第一预定时间确定；第一逻辑单元，根据所述第一参考计数值产生第一信号，所述第一信号每隔第一预定时间输出有效边沿；第一比较单元比较所述第一参考计数值和第一反馈计数值，并在所述第一信号的有效边沿将比较结果作为第一预锁定信号输出。
可选的，所述第二检测单元包括：第二计数单元，分别对参考时钟信号和反馈时钟信号进行计数，输出第二参考计数值和第二反馈计数值，计数值的位数由第二预定时间确定；第二逻辑单元，根据输入的第二参考计数值产生第二信号和第三信号，每隔第二预定时间，所述第二信号输出有效边沿，所述第三信号输出对所述第一计数单元和第二计数单元进行复位的有效边沿；第二比较单元，比较第二参考计数值和第二反馈计数值，并将比较结果作为第二预锁定信号输出。
可选的，所述第三检测单元包括：判断单元，判断在所述第三信号的相邻的有效边沿之间，所述第一检测单元输出的第一预锁定信号是否一直有效，并且所述第二检测单元输出的第二预锁定信号是否有效，输出判断结果；输出单元，在所述第二信号的有效边沿将所述判断单元的判断结果作为锁定信号输出。
为解决上述问题，本发明还提供一种锁相环的锁定检测方法，包括下述步骤：每隔第一预定时间比较参考时钟信号的计数值和反馈时钟信号的计数值，相等时输出有效的第一预锁定信号；在第二预定时间内参考时钟信号的计数值和反馈时钟信号的计数值相等时，输出有效的第二预锁定信号，所述第二预定时间至少为所述第一预定时间的2倍；在第二预定时间内，若每隔第一预定时间所述输出的第一预锁定信号都有效，并且所述输出的第二预锁定信号有效，输出有效的锁定信号。
为解决上述问题，本发明还提供一种包括上述锁定检测装置的锁相环。
上述技术方案在检测到第二预定时间内的每个第一预定时间的参考时钟信号的计数值和反馈时钟信号的计数值都相等，并且第二预定时间的参考时钟信号的计数值和反馈时钟信号的计数值也相等，输出有效的锁定信号，以表示反馈时钟信号已经稳定。也就是说，在一个较长的时间段(第二预定时间)内的每个较短的时间段(第二预定时间)内参考时钟信号和反馈时钟信号都是同步的，则可以说明锁相环已进入锁定状态。
与现有技术相比，上述技术方案由于每个较短的时间段内都会检测参考时钟信号和反馈时钟信号是否同步，这样较长的时间段就不需要设置得很长，因而可以提高锁定检测的速度。并且，由于是在一个较长的时间段内以及其中的每个较短的时间段内参考时钟信号和反馈时钟信号都是同步的情况下才会输出有效的锁定信号，因而锁定检测的准确性也较高。
上述技术方案的锁定检测装置结构简单，易于实现。并且，第二预定时间可以设置为比现有技术中预设的固定时间短，因此，将包含所述锁定检测装置的锁相环应用于系统级芯片中，可以缩短系统的启动时间。
附图说明
图1是锁相环的结构示意图；
图2是本发明实施方式的锁相环的锁定检测装置的结构示意图；
图3是锁定检测装置的一个实施例的电路图；
图4是图3所示的第一信号、第二信号、第三信号与参考时钟信号的时序关系图；
图5是本发明锁定检测装置的另一个实施例的电路图；
图6是本发明实施方式的锁相环的锁定检测方法的流程图；
图7是图6所示步骤S61的实施例流程图；
图8是图6所示步骤S62的实施例流程图；
图9是图6所示步骤S63的实施例流程图；
图10是本发明实施方式的锁相环的结构示意图。
具体实施方式
本发明实施方式是将一个较长的时间段分隔成至少两个较短的时间段，检测每个较短的时间段的参考时钟信号和反馈时钟信号是否都同步，以及较长的时间段的参考时钟信号和反馈时钟信号是否同步，如果都是同步的，则说明锁相环进入锁定状态。下面即结合附图和实施例对本发明的具体实施方式做详细的说明。
请参考图2，本发明实施方式的锁相环的锁定检测装置包括：第一检测单元21、第二检测单元22和第三检测单元23。
第一检测单元21，每隔第一预定时间比较参考时钟信号Fref的计数值和反馈时钟信号Ffb的计数值，相等时输出有效的第一预锁定信号PLock1。
第二检测单元22，在第二预定时间内参考时钟信号Fref的计数值和反馈时钟信号Ffb的计数值相等时，输出有效的第二预锁定信号PLock2，所述第二预定时间至少为所述第一预定时间的2倍。
第三检测单元23，在第二预定时间内，若每隔第一预定时间所述第一检测单元21输出的第一预锁定信号PLock1都有效，并且所述第二检测单元22输出的第二预锁定信号PLock2有效，输出有效的锁定信号LKDT。
具体来说，若以数字信号1表示有效，第一检测单元21每隔第一预定时间将参考时钟信号Fref的计数值和反馈时钟信号Ffb的计数值进行一次比较，如果相等，则输出的第一预锁定信号有效，即PLock1＝1；如果不相等，则输出的第一预锁定信号无效，即PLock1＝0。第二检测单元22在第二预定时间内比较参考时钟信号Fref的计数值和反馈时钟信号Ffb的计数值，当相等时，输出的第二预锁定信号有效，即PLock2＝1；当不相等时，输出的第二预锁定信号无效，即PLock1＝0。第三检测单元23在第二预定时间内，如果每隔第一预定时间所述第一检测单元21输出的第一预锁定信号PLock1都等于1，并且所述第二检测单元22输出的第二预锁定信号PLock2＝1，则输出的锁定信号有效，即LKDT＝1；否则输出的锁定信号无效，即LKDT＝0。
第二预定时间可以根据锁相环的锁定时间来确定，一般可以设定为小于或等于锁定时间。第一预定时间和第二预定时间应该是精确的时间段，可以准确地对参考时钟信号Fref和反馈时钟信号Ffb进行计数。由于输入锁相环的参考时钟信号Fref通常是高精度且稳定的时钟信号，因此，可以将第一预定时间、第二预定时间设定为参考时钟信号Fref的周期的整数倍，并且，第二预定时间应大于或等于第一预定时间的2倍。通常，将第一预定时间、第二预定时间设定为参考时钟信号Fref的周期的2n倍(n为自然数)可以便于数字电路的设计。
上述锁定检测装置是将一个较长的时间段(即第二预定时间)分隔成至少两个较短的时间段(即第一预定时间)，比较每个较短的时间段的参考时钟信号Fref的计数值和反馈时钟信号Ffb的计数值，如果较长的时间段的参考时钟信号Fref的计数值和反馈时钟信号Ffb的计数值相等，并且每个较短的时间段的参考时钟信号Fref的计数值和反馈时钟信号Ffb的计数值都相等，也就是说，较长的时间段内参考时钟信号Fref和反馈时钟信号Ffb是同步的，并且每个较短的时间段内参考时钟信号Fref和反馈时钟信号Ffb也都是同步的，由于参考时钟信号Fref是稳定的时钟信号，由此可以说明反馈时钟信号Ffb已经稳定。由于反馈时钟信号Fref等于锁相环的输出时钟信号Fout(分频数为1)，或者反馈时钟信号Fref由锁相环的输出时钟信号Fout分频后得到(分频数大于1)，因此反馈时钟信号Fref的稳定直接反映了输出时钟信号Fout的稳定，进而也可以确定锁相环进入了锁定状态。
另外，如果较长的时间段(即第二预定时间)可以分隔的较短的时间段(即第一预定时间)的数量越多，越能准确地检测反馈时钟信号Ffb是否已经稳定，一般可以设定第一预定时间小于或等于参考时钟信号的周期的32倍，第二预定时间大于或等于参考时钟信号的周期的128倍。
图3给出了锁定检测装置的一个实施例的具体电路图，本实施例中，第一预定时间为4Tref，第二预定时间为128Tref，Tref为参考时钟信号的周期。如图所示，锁定检测装置包括：第一检测单元21、第二检测单元22和第三检测单元23。
第一检测单元21，每隔4Tref比较参考时钟信号Fref的计数值和反馈时钟信号Ffb的计数值，若相等则输出的第一预锁定信号PLock1＝1，若不相等则输出的第一预锁定信号PLock1＝0。
第二检测单元22，在128Tref内比较参考时钟信号Fref的计数值和反馈时钟信号Ffb的计数值，若相等则输出的第二预锁定信号PLock2＝1，若不相等则输出的第二预锁定信号PLock2＝0。
第三检测单元23，在128Tref内，如果每隔4Tref第一检测单元21输出的第一预锁定信号PLock1都＝1，并且第二检测单元22输出的第二预锁定信号PLock2＝1，则输出的锁定信号LKDT＝1，否则输出的锁定信号LKDT＝0。
第一检测单元21包括：第一计数单元(图中未标示)，第一逻辑单元213和第一比较单元(图中未标示)。
第一计数单元分别对参考时钟信号Fref和反馈时钟信号Ffb进行计数，包括两个2位(bit)的计数器211、212，计数器211对参考时钟信号Fref进行计数，输出2bit的第一参考计数值A1[1:0]；计数器212对反馈时钟信号Ffb进行计数，输出2bit的第一反馈计数值A2[1:0]。计数器211、212、第一参考计数值和第一反馈计数值的位数是由第一预定时间确定的，本实施例中，第一预定时间＝4Tref＝22Tref，因此，计数器211、212、第一参考计数值和第一反馈计数值的位数为2bit。
第一逻辑单元213，根据输入的第一参考计数值A1[1:0]产生第一信号CLK4，第一信号CLK4每隔第一预定时间输出有效边沿。本实施例中，CLK4＝A1[1]&A1[0]，第一信号CLK4的有效边沿为上升沿；在其它实施例中，第一信号CLK4的有效边沿也可以为下降沿。第一信号CLK4的时序如图4所示，每隔4个Tref，第一信号CLK4输出1个上升沿，1个Tref后输出1个下降沿，第一信号CLK4的周期为4Tref，其中高脉冲宽度为1Tref，低脉冲宽度为3Tref。
第一比较单元比较第一参考计数值A1[1:0]和第一反馈计数值A2[1:0]，并在第一信号CLK4的有效边沿(本实施例为上升沿)将比较结果作为第一预锁定信号PLock1输出。第一比较单元包括第一同或门214和第一D触发器(DFF)215，第一同或门214的输入包括第一参考计数值A1[1:0]和第一反馈计数值A2[1:0]，第一同或门214的输出端连接第一D触发器215的数据输入端，第一D触发器215的时钟输入端输入第一信号CLK4，第一D触发器215的输出端输出第一预锁定信号PLock1。在第一信号CLK4的上升沿，如果第一参考计数值A1[1:0]等于第一反馈计数值A2[1:0]，第一预锁定信号PLock1＝1；如果第一参考计数值A1[1:0]不等于第一反馈计数值A2[1:0]，第一预锁定信号PLock1＝0。
第二检测单元22包括：第二计数单元(图中未标示)，第二逻辑单元223和第二比较单元224。
第二计数单元分别对参考时钟信号Fref和反馈时钟信号Ffb进行计数，包括两个8bit的计数器221、222，计数器221对参考时钟信号Fref进行计数，输出8bit的第二参考计数值B1[7:0]；计数器222对反馈时钟信号Ffb进行计数，输出8bit的第二反馈计数值B2[7:0]。计数器221、222、第二参考计数值和第二反馈计数值的位数是由第二预定时间确定的，本实施例中，第二预定时间＝128Tref＝27Tref，并且考虑到计数器的复位(参考后面所述的第二逻辑单元223的第三信号SET128)，因此，计数器221、222、第二参考计数值和第二反馈计数值的位数为(7+1)bit＝8bit。
第二逻辑单元223，根据输入的第二参考计数值B1[7:0]产生第二信号SET127和第三信号SET128，每隔第二预定时间，第二信号SET127输出有效边沿，第三信号SET128输出对所述第一计数单元和第二计数单元进行复位的有效边沿。本实施例中，
SET127＝B1[7]&B1[6]&B1[5]&B1[4]&B1[3]&B1[2]&B1[1]&B1[0]；
第二信号SET127的有效边沿为上升沿，第三信号SET128的有效边沿为下降沿。第二信号SET127和第三信号SET128的时序如图4所示，每隔128个Tref，第二信号SET127输出1个上升沿，1个Tref后输出1个下降沿，第二信号SET127在第二参考计数值B1[7:0]为127时输出上升沿，第二信号SET127的周期为128Tref，其中高脉冲宽度为1Tref，低脉冲宽度为127Tref；第二信号SET127输出下降沿后，第三信号SET128输出1个下降沿，第三信号SET128在第二参考计数值B1[7:0]为128时输出下降沿，第三信号SET128作为2bit计数器211、212和8bit计数器221、222的复位信号输入，即第一计数单元的2bit计数器211、212和第二计数单元的8bit计数器221、222在第三信号SET128为0时复位，8bit计数器221复位后，第三信号SET128输出1个上升沿，第三信号SET128的周期为128Tref。第三信号SET128的有效边沿(下降沿)与第二信号SET127的有效边沿(上升沿)相差1个Tref。
第二比较单元224比较第二参考计数值B1[7:0]和第二反馈计数值B2[7:0]，并将比较结果作为第二预锁定信号PLock2输出。如果第二参考计数值B1[7:0]等于第二反馈计数值B2[7:0]，第二预锁定信号PLock2＝1；如果第二参考计数值B1[7:0]不等于第二反馈计数值B2[7:0]，第二预锁定信号PLock2＝0。本实施例中，第二比较单元224为同或门。
第三检测单元23包括：判断单元和输出单元(图中未标示)。
判断单元判断在第三信号SET128的相邻的两个有效边沿(本实施例为下降沿)之间，第一检测单元21输出的第一预锁定信号PLock1是否一直为1，并且第二检测单元22输出的第二预锁定信号PLock2是否为1，输出判断结果PLock。在第三信号SET128的相邻的两个下降沿之间(即128Tref内)，第一检测单元21输出的第一预锁定信号PLock1一直为1，并且第二检测单元22输出的第二预锁定信号PLock2为1，输出的判断结果PLock＝1；否则PLock＝0。
判断单元包括第一与非门231和第二与非门232，第三与非门233和非门234。第一与非门231的一个输入端输入第一预锁定信号PLock1，第一与非门231的另一个输入端连接第二与非门232的输出端，第一与非门231的输出端连接第二与非门232的一个输入端，第二与非门232的另一个输入端输入第三信号SET128，第三与非门233的一个输入端连接第二与非门232的输出端，第三与非门233的另一个输入端输入第二预锁定信号PLock2，第三与非门233输出端连接非门234的输入端，非门234的输出端输出判断结果PLock。
输出单元在第二信号SET127的有效边沿(本实施例为上升沿)将判断单元的判断结果PLock作为锁定信号LKDT输出。输出单元包括第二D触发器235，第二D触发器235的数据输入端输入判断结果PLock，第二D触发器235的时钟输入端输入第二信号SET127，第二D触发器235的输出端输出锁定信号LKDT。
对于本领域技术人员来说，可以采用与图3不同的功能单元或逻辑门来实现相同的逻辑功能，例如，图3中判断单元的第三与非门233和非门234可以用与门代替。又例如，图3中，两个2bit计数器211、212可以省略，如图5所示，第一检测单元21包括：第一逻辑单元213和第一比较单元(包括同或门214和第一D触发器215；第二检测单元22包括：计数单元、第二逻辑单元223和第二比较单元224(包括同或门)。第二检测单元22的计数单元包括两个8bit的计数器221、222，计数器221对参考时钟信号Fref进行计数，输出8bit的第一计数值C1[7:0]；计数器222对反馈时钟信号Ffb进行计数，输出8bit的第二计数值C2[7:0]；第一检测单元21的第一逻辑单元213输入第一计数值C1[7:0]的低2bit值C1[1:0]，第一比较单元的输入包括第一计数值C1[7:0]的低2bit值C1[1:0]和第二计数值C2[7:0]的低2bit值C2[1:0]；第二检测单元22的第二逻辑单元223输入第一计数值C1[7:0]，第二比较单元224的输入包括第一计数值C1[7:0]和第二计数值C2[7:0]。
对应的，本发明锁相环的锁定检测方法的一种实施方式如图6所示。
步骤S61，每隔第一预定时间比较参考时钟信号的计数值和反馈时钟信号的计数值，相等时输出有效的第一预锁定信号。
步骤S62，在第二预定时间内参考时钟信号的计数值和反馈时钟信号的计数值相等时，输出有效的第二预锁定信号，所述第二预定时间至少为所述第一预定时间的2倍。
步骤S63，在第二预定时间内，若每隔第一预定时间所述输出的第一预锁定信号都有效，并且所述输出的第二预锁定信号有效，输出有效的锁定信号。
第一预定时间、第二预定时间可以为参考时钟信号的周期的整数倍。
第一预定时间可以小于或等于参考时钟信号的周期的32倍，第二预定时间可以大于或等于参考时钟信号的周期的128倍。
步骤S61如图7所示，包括：步骤S611，分别对参考时钟信号和反馈时钟信号进行计数，输出第一参考计数值和第一反馈计数值，计数值的位数由第一预定时间确定。步骤S612，根据所述第一参考计数值产生第一信号，所述第一信号每隔第一预定时间输出有效边沿。步骤S613，比较所述第一参考计数值和第一反馈计数值，并在所述第一信号的有效边沿将比较结果作为第一预锁定信号输出。
步骤S62如图8所示，包括：步骤S621，分别对参考时钟信号和反馈时钟信号进行计数，输出第二参考计数值和第二反馈计数值，计数值的位数由第二预定时间确定。步骤S622，根据输入的第二参考计数值产生第二信号和第三信号，每隔第二预定时间，所述第二信号输出有效边沿，所述第三信号输出对所述第一参考计数值、第一反馈计数值、第二参考计数值和第二反馈计数值进行复位的有效边沿。步骤S623，比较第二参考计数值和第二反馈计数值，并将比较结果作为第二预锁定信号输出。
步骤S63如图9所示，包括：步骤S631，判断在所述第三信号的相邻的有效边沿之间，所述第一预锁定信号是否一直有效，并且所述第二预锁定信号是否有效，输出判断结果。步骤S632，在所述第二信号的有效边沿将所述判断结果作为锁定信号输出。
本发明实施方式的锁相环如图10所示，包括：鉴频鉴相器11、电荷泵12、环路滤波器13、压控振荡器14、分频器15和锁定检测装置16。
鉴频鉴相器11，检测参考时钟信号Fref和反馈时钟信号Ffb的频差和相差，产生脉冲控制信号UP、DN。例如，在反馈时钟信号Ffb的相位滞后于参考时钟信号Fref时，脉冲控制信号UP的脉冲宽度大于脉冲控制信号DN的脉冲宽度；在反馈时钟信号Ffb的相位超前于参考时钟信号Fref时，脉冲控制信号UP的脉冲宽度小于脉冲控制信号DN的脉冲宽度。
电荷泵12，根据鉴频鉴相器11输出的脉冲控制信号UP、DN产生充电或放电电流Ip，其中，在反馈时钟信号Ffb的相位滞后于参考时钟信号Fref时，脉冲控制信号UP的脉冲宽度大于脉冲控制信号DN的脉冲宽度，电荷泵12输出充电电流Ip；在反馈时钟信号Ffb的相位超前于参考时钟信号Fref时，脉冲控制信号UP的脉冲宽度小于脉冲控制信号DN的脉冲宽度，电荷泵12输出放电电流Ip。
环路滤波器13，根据电荷泵12输出的充放电电流Ip产生控制电压Vctrl。在电荷泵12输出充电电流Ip时对电容Cp进行充电，控制电压Vctrl升高；在电荷泵12输出放电电流Ip时对电容Cp进行放电，控制电压Vctrl降低。
压控振荡器14，根据环路滤波器13输出的控制电压Vctrl控制输出时钟信号Fout的振荡频率。在控制电压Vctrl升高时加快输出时钟信号Fout的振荡频率，在控制电压Vctrl降低时减慢输出时钟信号Fout的振荡频率。
分频器15，将输出时钟信号Fout分频，产生反馈时钟信号Ffb。
锁定检测装置16，在第二预定时间内，每个第一预定时间的参考时钟信号Fref的计数值和反馈时钟信号Ffb的计数值都相等，并且第二预定时间的参考时钟信号Fref的计数值和反馈时钟信号Ffb的计数值相等，输出的锁定信号LKDT有效。锁定检测装置16的结构如图2所示，具体的实现电路可以如图3或图5所示，也可以是其它可以实现相同逻辑功能的电路，上面已经做了详细的说明，在此不再重复说明。
在其它实施方式中，如果分频数为1，锁相环也可以不包括分频器，也就是说，输出时钟信号直接作为反馈时钟信号输入至鉴频鉴相器11和锁定检测器16。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (9)

1.一种锁相环的锁定检测装置，其特征在于，包括：
第一检测单元，每隔第一预定时间比较参考时钟信号的计数值和反馈时钟信号的计数值，相等时输出有效的第一预锁定信号；
第二检测单元，在第二预定时间内参考时钟信号的计数值和反馈时钟信号的计数值相等时，输出有效的第二预锁定信号，所述第二预定时间至少为所述第一预定时间的2倍；
第三检测单元，在第二预定时间内，若每隔第一预定时间所述第一检测单元输出的第一预锁定信号都有效，并且所述第二检测单元输出的第二预锁定信号有效，输出有效的锁定信号，其中，
所述第一检测单元包括：第一计数单元，分别对参考时钟信号和反馈时钟信号进行计数，输出第一参考计数值和第一反馈计数值，计数值的位数由第一预定时间确定；第一逻辑单元，根据所述第一参考计数值产生第一信号，所述第一信号每隔第一预定时间输出有效边沿；第一比较单元，比较所述第一参考计数值和第一反馈计数值，并在所述第一信号的有效边沿将比较结果作为第一预锁定信号输出；所述第二检测单元包括：第二计数单元，分别对参考时钟信号和反馈时钟信号进行计数，输出第二参考计数值和第二反馈计数值，计数值的位数由第二预定时间确定；第二逻辑单元，根据输入的第二参考计数值产生第二信号和第三信号，每隔第二预定时间，所述第二信号输出有效边沿，所述第三信号输出对所述第一计数单元和第二计数单元进行复位的有效边沿；第二比较单元，比较第二参考计数值和第二反馈计数值，并将比较结果作为第二预锁定信号输出；或者，
所述第二检测单元包括：计数单元，分别对参考时钟信号和反馈时钟信号进行计数，输出第一计数值和第二计数值，计数值的位数由第二预定时间确定；第二逻辑单元，根据输入的第一计数值产生第二信号和第三信号，每隔第二预定时间，所述第二信号输出有效边沿，所述第三信号输出对所述计数单元进行复位的有效边沿；第二比较单元，比较第一计数值和第二计数值，并将比较结果作为第二预锁定信号输出；所述第一检测单元包括：第一逻辑单元，根据所述第一计数值产生第一信号，所述第一信号每隔第一预定时间输出有效边沿；第一比较单元，比较所述第一计数值和第二计数值，并在所述第一信号的有效边沿将比较结果作为第一预锁定信号输出，所述第一比较单元比较的第一计数值和第二计数值的位数由第一预定时间确定；
所述第三检测单元包括：判断单元，判断在所述第三信号的相邻的有效边沿之间，所述第一检测单元输出的第一预锁定信号是否一直有效，并且所述第二检测单元输出的第二预锁定信号是否有效，输出判断结果；输出单元，在所述第二信号的有效边沿将所述判断单元的判断结果作为锁定信号输出。
2.如权利要求1所述的锁定检测装置，其特征在于，所述第一预定时间、第二预定时间为参考时钟信号的周期的整数倍。
3.如权利要求2所述的锁定检测装置，其特征在于，所述第一预定时间小于或等于参考时钟信号的周期的32倍，所述第二预定时间大于或等于参考时钟信号的周期的128倍。
4.一种锁相环的锁定检测方法，其特征在于，包括下述步骤：
每隔第一预定时间比较参考时钟信号的计数值和反馈时钟信号的计数值，相等时输出有效的第一预锁定信号；
在第二预定时间内参考时钟信号的计数值和反馈时钟信号的计数值相等时，输出有效的第二预锁定信号，所述第二预定时间至少为所述第一预定时间的2倍；
在第二预定时间内，若每隔第一预定时间所述输出的第一预锁定信号都有效，并且所述输出的第二预锁定信号有效，输出有效的锁定信号，其中，
所述第一预锁定信号通过下述步骤输出：分别对参考时钟信号和反馈时钟信号进行计数，输出第一参考计数值和第一反馈计数值，计数值的位数由第一预定时间确定；根据所述第一参考计数值产生第一信号，所述第一信号每隔第一预定时间输出有效边沿；比较所述第一参考计数值和第一反馈计数值，并在所述第一信号的有效边沿将比较结果作为第一预锁定信号输出；
所述第二预锁定信号通过下述步骤输出：分别对参考时钟信号和反馈时钟信号进行计数，输出第二参考计数值和第二反馈计数值，计数值的位数由第二预定时间确定；根据输入的第二参考计数值产生第二信号和第三信号，每隔第二预定时间，所述第二信号输出有效边沿，所述第三信号输出对所述第一参考计数值、第一反馈计数值、第二参考计数值和第二反馈计数值进行复位的有效边沿；比较第二参考计数值和第二反馈计数值，并将比较结果作为第二预锁定信号输出；
所述锁定信号通过下述步骤输出：判断在所述第三信号的相邻的有效边沿之间，所述第一预锁定信号是否一直有效，并且所述第二预锁定信号是否有效，输出判断结果；在所述第二信号的有效边沿将所述判断结果作为锁定信号输出。
5.如权利要求4所述的锁定检测方法，其特征在于，所述第一预定时间、第二预定时间为参考时钟信号的周期的整数倍。
6.如权利要求4所述的锁定检测方法，其特征在于，所述第一预定时间小于或等于参考时钟信号的周期的32倍，所述第二预定时间大于或等于参考时钟信号的周期的128倍。
7.一种锁相环，包括锁定检测装置，其特征在于，所述锁定检测装置包括：
第一检测单元，每隔第一预定时间比较参考时钟信号的计数值和反馈时钟信号的计数值，相等时输出的第一预锁定信号有效；
第二检测单元，在第二预定时间内参考时钟信号的计数值和反馈时钟信号的计数值相等时，输出的第二预锁定信号有效，所述第二预定时间至少为所述第一预定时间的2倍；
第三检测单元，在第二预定时间内，每隔第一预定时间所述第一检测单元输出的第一预锁定信号都有效，并且所述第二检测单元输出的第二预锁定信号有效，输出的锁定信号有效，其中，
所述第一检测单元包括：第一计数单元，分别对参考时钟信号和反馈时钟信号进行计数，输出第一参考计数值和第一反馈计数值，计数值的位数由第一预定时间确定；第一逻辑单元，根据所述第一参考计数值产生第一信号，所述第一信号每隔第一预定时间输出有效边沿；第一比较单元，比较所述第一参考计数值和第一反馈计数值，并在所述第一信号的有效边沿将比较结果作为第一预锁定信号输出；所述第二检测单元包括：第二计数单元，分别对参考时钟信号和反馈时钟信号进行计数，输出第二参考计数值和第二反馈计数值，计数值的位数由第二预定时间确定；第二逻辑单元，根据输入的第二参考计数值产生第二信号和第三信号，每隔第二预定时间，所述第二信号输出有效边沿，所述第三信号输出对所述第一计数单元和第二计数单元进行复位的有效边沿；第二比较单元，比较第二参考计数值和第二反馈计数值，并将比较结果作为第二预锁定信号输出；或者，
所述第二检测单元包括：计数单元，分别对参考时钟信号和反馈时钟信号进行计数，输出第一计数值和第二计数值，计数值的位数由第二预定时间确定；第二逻辑单元，根据输入的第一计数值产生第二信号和第三信号，每隔第二预定时间，所述第二信号输出有效边沿，所述第三信号输出对所述计数单元进行复位的有效边沿；第二比较单元，比较第一计数值和第二计数值，并将比较结果作为第二预锁定信号输出；所述第一检测单元包括：第一逻辑单元，根据所述第一计数值产生第一信号，所述第一信号每隔第一预定时间输出有效边沿；第一比较单元，比较所述第一计数值和第二计数值，并在所述第一信号的有效边沿将比较结果作为第一预锁定信号输出，所述第一比较单元比较的第一计数值和第二计数值的位数由第一预定时间确定；
所述第三检测单元包括：判断单元，判断在所述第三信号的相邻的有效边沿之间，所述第一检测单元输出的第一预锁定信号是否一直有效，并且所述第二检测单元输出的第二预锁定信号是否有效，输出判断结果；输出单元，在所述第二信号的有效边沿将所述判断单元的判断结果作为锁定信号输出。
8.如权利要求7所述的锁相环，其特征在于，所述第一预定时间、第二预定时间为参考时钟信号的周期的整数倍。
9.如权利要求7所述的锁相环，其特征在于，所述第一预定时间小于或等于参考时钟信号的周期的32倍，所述第二预定时间大于或等于参考时钟信号的周期的128倍。
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