JPH11308098A - 同期検出装置 - Google Patents
同期検出装置Info
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- JPH11308098A JPH11308098A JP10107577A JP10757798A JPH11308098A JP H11308098 A JPH11308098 A JP H11308098A JP 10107577 A JP10107577 A JP 10107577A JP 10757798 A JP10757798 A JP 10757798A JP H11308098 A JPH11308098 A JP H11308098A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 入力される入力クロックと内部比較クロック
との位相がずれた状態で同期している場合でも、ＰＬＬ
回路の同期検出を行うことができる同期検出装置を提供
する。 【解決手段】 内部比較クロックを生成するカウンタ５
から出力されるカウント値を、直列に接続した２つのサ
ンプルホールド回路９、１０に入力し、入力クロックを
用いてサンプルし得られる現在のカウント値と入力クロ
ック１周期前のカウント値とを比較回路１１で比較する
ことにより同期、非同期を検出する。
との位相がずれた状態で同期している場合でも、ＰＬＬ
回路の同期検出を行うことができる同期検出装置を提供
する。 【解決手段】 内部比較クロックを生成するカウンタ５
から出力されるカウント値を、直列に接続した２つのサ
ンプルホールド回路９、１０に入力し、入力クロックを
用いてサンプルし得られる現在のカウント値と入力クロ
ック１周期前のカウント値とを比較回路１１で比較する
ことにより同期、非同期を検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路（位相
同期発振回路）の同期検出装置に関するものである。
同期発振回路）の同期検出装置に関するものである。
【０００２】
【従来の技術】従来のＰＬＬ回路の同期検出回路は、特
開昭６０−２５３３２０の従来例に示すように、ＰＬＬ
回路が同期しているかを検出していた。以下に図６、７
を用いて従来例の動作説明をする。
開昭６０−２５３３２０の従来例に示すように、ＰＬＬ
回路が同期しているかを検出していた。以下に図６、７
を用いて従来例の動作説明をする。
【０００３】図６は従来例のＰＬＬ回路の同期検出回路
のブロック図である。外部からの入力クロックａと内部
比較クロックｂとの位相を比較する位相比較回路２１
と、この位相比較回路２１の出力信号を入力とするルー
プフィルタ２２と、このループフィルタ２２の出力信号
によって制御されるＶＣＯ（電圧制御発振器）１４と、
このＶＣＯ１４の出力信号をＭ分周（Ｍは自然数）して
位相比較回路２１に内部比較クロックｂを送出するＭ分
周回路１５と、このＭ分周回路１５の出力信号をさらに
２分周してデューティを５０％にする２分周回路１６
と、入力クロックａのデューティを５０％にする２分周
回路１７と、これ等２つの２分周回路１６及び１７の出
力信号ｄ及びｃを入力とする排他的論理和（ＥＸ−Ｏ
Ｒ）ゲート１８と、このＥＸ−ＯＲゲート１８の出力信
号ｅを積分して直流信号に変換する積分器１９と、この
積分器１９の出力信号のＤＣレベルによって入力クロッ
クａと内部比較クロックｂとが非同期であることを検出
する検出回路２０とで構成される。
のブロック図である。外部からの入力クロックａと内部
比較クロックｂとの位相を比較する位相比較回路２１
と、この位相比較回路２１の出力信号を入力とするルー
プフィルタ２２と、このループフィルタ２２の出力信号
によって制御されるＶＣＯ（電圧制御発振器）１４と、
このＶＣＯ１４の出力信号をＭ分周（Ｍは自然数）して
位相比較回路２１に内部比較クロックｂを送出するＭ分
周回路１５と、このＭ分周回路１５の出力信号をさらに
２分周してデューティを５０％にする２分周回路１６
と、入力クロックａのデューティを５０％にする２分周
回路１７と、これ等２つの２分周回路１６及び１７の出
力信号ｄ及びｃを入力とする排他的論理和（ＥＸ−Ｏ
Ｒ）ゲート１８と、このＥＸ−ＯＲゲート１８の出力信
号ｅを積分して直流信号に変換する積分器１９と、この
積分器１９の出力信号のＤＣレベルによって入力クロッ
クａと内部比較クロックｂとが非同期であることを検出
する検出回路２０とで構成される。
【０００４】図７は、図６のブロック図における各部の
波形を示すもので、入力クロックの波形ａと内部比較ク
ロックの波形ｂとの立ち上がりを比較するような位相比
較回路２１を用いた場合である。
波形を示すもので、入力クロックの波形ａと内部比較ク
ロックの波形ｂとの立ち上がりを比較するような位相比
較回路２１を用いた場合である。
【０００５】当該入力クロックａと内部比較クロックｂ
とを２分周回路１７と１６とで夫々２分周した出力信号
ｃとｄとを入力とするＥＸ−ＯＲゲート１８の出力信号
ｅは２分周回路１７と１６の出力信号ｃとｄの位相差を
幅とするパルスとなる。従って、上記の如き２つの入力
クロックａ及びｂの立ち上がりで位相比較を行うような
位相比較回路の場合には、ＥＸ−ＯＲゲート１８の出力
パルスｅは、ＰＬＬ回路が同期している時にデューティ
が十分に小さいパルスとなるため、積分器１９の出力信
号のＤＣレベルは低レベルに近い値となっている。
とを２分周回路１７と１６とで夫々２分周した出力信号
ｃとｄとを入力とするＥＸ−ＯＲゲート１８の出力信号
ｅは２分周回路１７と１６の出力信号ｃとｄの位相差を
幅とするパルスとなる。従って、上記の如き２つの入力
クロックａ及びｂの立ち上がりで位相比較を行うような
位相比較回路の場合には、ＥＸ−ＯＲゲート１８の出力
パルスｅは、ＰＬＬ回路が同期している時にデューティ
が十分に小さいパルスとなるため、積分器１９の出力信
号のＤＣレベルは低レベルに近い値となっている。
【０００６】一方、ＰＬＬ回路が非同期の時には、ＥＸ
−ＯＲゲート１８の出力信号Ｅは入力クロックａと内部
比較クロックｂとの差の周波数でパルス幅がデューティ
０％から１００％まで繰り返し変化する信号となり、こ
の状態での積分器１９の出力信号のＤＣレベルは高レベ
ルと低レベルの中間レベルとなる。
−ＯＲゲート１８の出力信号Ｅは入力クロックａと内部
比較クロックｂとの差の周波数でパルス幅がデューティ
０％から１００％まで繰り返し変化する信号となり、こ
の状態での積分器１９の出力信号のＤＣレベルは高レベ
ルと低レベルの中間レベルとなる。
【０００７】このことから検出回路２０では積分器１９
から出力される信号のＤＣレベルが高レベルと低レベル
の中間レベル以上になった時にＰＬＬ回路が非同期であ
ると判定することにより、ＰＬＬ回路の非同期を検出し
ている。
から出力される信号のＤＣレベルが高レベルと低レベル
の中間レベル以上になった時にＰＬＬ回路が非同期であ
ると判定することにより、ＰＬＬ回路の非同期を検出し
ている。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うにＰＬＬ回路の同期、非同期を検出する場合におい
て、位相比較回路に入力される入力クロックと内部比較
クロックの位相がずれた状態で同期しているＰＬＬ回路
では検出が正しく行われない。従来例で記述した波形ａ
とｂの位相がずれ波形ｅのパルス幅が広がり非同期と判
断してしまう。
うにＰＬＬ回路の同期、非同期を検出する場合におい
て、位相比較回路に入力される入力クロックと内部比較
クロックの位相がずれた状態で同期しているＰＬＬ回路
では検出が正しく行われない。従来例で記述した波形ａ
とｂの位相がずれ波形ｅのパルス幅が広がり非同期と判
断してしまう。
【０００９】このようなＰＬＬ回路動作の例を挙げると
ＶＣＯでの発振クロックの位相を調整するために外部か
ら位相比較回路の出力にＤＣオフセットを加算させた場
合等がある。この場合位相比較回路に入力される入力ク
ロックと内部比較クロックの位相がずれてしまうため、
ＰＬＬ回路が同期した動作を行っていても同期検出装置
において同期検出が正しく行われない恐れがあった。
ＶＣＯでの発振クロックの位相を調整するために外部か
ら位相比較回路の出力にＤＣオフセットを加算させた場
合等がある。この場合位相比較回路に入力される入力ク
ロックと内部比較クロックの位相がずれてしまうため、
ＰＬＬ回路が同期した動作を行っていても同期検出装置
において同期検出が正しく行われない恐れがあった。
【００１０】本発明は前記課題に鑑み、位相比較回路に
入力される入力クロックと内部比較クロックとの位相が
ずれた状態でＰＬＬ回路が同期していてもＰＬＬ回路の
同期検出ができる同期検出装置を提供するものである。
入力される入力クロックと内部比較クロックとの位相が
ずれた状態でＰＬＬ回路が同期していてもＰＬＬ回路の
同期検出ができる同期検出装置を提供するものである。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、本発明の同期検出装置は、ＰＬＬ回路内のカウンタ
の出力信号を入力クロックにより保持する第１のサンプ
ルホールド回路と前記第１のサンプルホールド回路から
の出力信号を入力クロックのタイミングで保持する第２
のサンプルホールド回路と前記２個のサンプルホールド
回路の出力信号を比較する比較回路からなり、入力クロ
ックと内部比較クロックとの位相がずれていてもＰＬＬ
回路の同期検出ができることを特徴としたものである。
に、本発明の同期検出装置は、ＰＬＬ回路内のカウンタ
の出力信号を入力クロックにより保持する第１のサンプ
ルホールド回路と前記第１のサンプルホールド回路から
の出力信号を入力クロックのタイミングで保持する第２
のサンプルホールド回路と前記２個のサンプルホールド
回路の出力信号を比較する比較回路からなり、入力クロ
ックと内部比較クロックとの位相がずれていてもＰＬＬ
回路の同期検出ができることを特徴としたものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１３】（実施の形態１）図１は、本発明の第１の
実施の形態における同期検出回路のブロック図である。
図１において、Ａは入力クロック、１は前記入力クロッ
クＡと後述するカウンタからの内部比較クロックとの位
相差を検出する位相比較回路１で、３は前記位相比較回
路１からの信号を平滑化するループフィルタで、４は入
力されたＤＣ電圧に応じて発振周波数を変化させるＶＣ
Ｏ（電圧制御発振器）回路で、５は前記ＶＣＯからの出
力信号をカウントするカウンタで、８はサンプルホール
ド回路で例えばＤフリップフロップ（以下、ＤＦＦと呼
ぶ）９，１０を用いて構成される。
実施の形態における同期検出回路のブロック図である。
図１において、Ａは入力クロック、１は前記入力クロッ
クＡと後述するカウンタからの内部比較クロックとの位
相差を検出する位相比較回路１で、３は前記位相比較回
路１からの信号を平滑化するループフィルタで、４は入
力されたＤＣ電圧に応じて発振周波数を変化させるＶＣ
Ｏ（電圧制御発振器）回路で、５は前記ＶＣＯからの出
力信号をカウントするカウンタで、８はサンプルホール
ド回路で例えばＤフリップフロップ（以下、ＤＦＦと呼
ぶ）９，１０を用いて構成される。
【００１４】１１は比較回路で例えばＥＸ−ＯＲ（排他
的論理和）１２とＯＲ回路１３からなる。ＥはＰＬＬ回
路の同期、非同期を検出する同期検出信号である。同期
検出信号はマイコン６の入力ポートに入力される。
的論理和）１２とＯＲ回路１３からなる。ＥはＰＬＬ回
路の同期、非同期を検出する同期検出信号である。同期
検出信号はマイコン６の入力ポートに入力される。
【００１５】かかる構成の動作について図２を用いて説
明する。位相比較回路１、ループフィルタ３，ＶＣＯ
４、カウンタ５によって構成されるＰＬＬ回路により入
力クロックＡに同期したＶＣＯ４からの出力Ｂが得られ
る。図２に図１中のＡ，Ｂ，Ｃ、Ｄ、Ｅ点の波形例を示
す。
明する。位相比較回路１、ループフィルタ３，ＶＣＯ
４、カウンタ５によって構成されるＰＬＬ回路により入
力クロックＡに同期したＶＣＯ４からの出力Ｂが得られ
る。図２に図１中のＡ，Ｂ，Ｃ、Ｄ、Ｅ点の波形例を示
す。
【００１６】ＶＣＯ４の出力信号を分周し内部比較クロ
ックを作成するカウンタ５を例として４ｂｉｔのカウン
タとして説明する。カウンタ５は入力されるＶＣＯ４か
らの信号Ｂの立ち上がりでカウント動作を行いＱ出力よ
りカウント結果を出力する。図１中のＤがカウント出力
で図２にそのカウント結果を示す。４ｂｉｔであるので
０〜１５（十進数）までカウントを繰り返す。またＣＯ
（ＣａｒｒｙＯｕｔ）出力は１５をカウントした後１ク
ロック期間Ｈｉｇｈを出力する。これを内部比較クロッ
クとしている。
ックを作成するカウンタ５を例として４ｂｉｔのカウン
タとして説明する。カウンタ５は入力されるＶＣＯ４か
らの信号Ｂの立ち上がりでカウント動作を行いＱ出力よ
りカウント結果を出力する。図１中のＤがカウント出力
で図２にそのカウント結果を示す。４ｂｉｔであるので
０〜１５（十進数）までカウントを繰り返す。またＣＯ
（ＣａｒｒｙＯｕｔ）出力は１５をカウントした後１ク
ロック期間Ｈｉｇｈを出力する。これを内部比較クロッ
クとしている。
【００１７】この動作をしているときにカウンタ５のカ
ウント出力値を第１のＤＦＦ９に入力し入力クロックＡ
の立ち上がりのタイミングでサンプルホールドを行う。
ＤＦＦ９，１０はＣＬＫ入力の立ち上がりのタイミング
でＤａｔａ入力に入力された信号をサンプルホールドし
て出力する。第２のＤＦＦ１０に前記第１のＤＦＦ９か
らの信号を入力し同様に入力クロックの立ち上がりのタ
イミングでサンプルホールドを行う。こうすることで第
１のＤＦＦ９の出力と第２のＤＦＦ１０の出力は入力信
号に対して現在のカウント値と１周期前のカウント値を
出力することになる。２つのＤＦＦ９，１０からの出力
信号は比較回路１１に入力されカウント値の比較を行
う。
ウント出力値を第１のＤＦＦ９に入力し入力クロックＡ
の立ち上がりのタイミングでサンプルホールドを行う。
ＤＦＦ９，１０はＣＬＫ入力の立ち上がりのタイミング
でＤａｔａ入力に入力された信号をサンプルホールドし
て出力する。第２のＤＦＦ１０に前記第１のＤＦＦ９か
らの信号を入力し同様に入力クロックの立ち上がりのタ
イミングでサンプルホールドを行う。こうすることで第
１のＤＦＦ９の出力と第２のＤＦＦ１０の出力は入力信
号に対して現在のカウント値と１周期前のカウント値を
出力することになる。２つのＤＦＦ９，１０からの出力
信号は比較回路１１に入力されカウント値の比較を行
う。
【００１８】ＥＸ−ＯＲ回路１２は、複数（本実施の形
態においては４つ）のＥＸ−ＯＲ回路から構成され、入
力値が同じ時のみＬｏｗを出力する論理でありその出力
をＯＲ回路１３に入力しＯＲをとり同期検出信号Ｅを出
力する。つまり比較回路に入力されるカウント値が同じ
であれば同期検出信号ＥはＬｏｗ、カウント値が異なっ
ていれば同期検出信号ＥはＨｉｇｈとなる。
態においては４つ）のＥＸ−ＯＲ回路から構成され、入
力値が同じ時のみＬｏｗを出力する論理でありその出力
をＯＲ回路１３に入力しＯＲをとり同期検出信号Ｅを出
力する。つまり比較回路に入力されるカウント値が同じ
であれば同期検出信号ＥはＬｏｗ、カウント値が異なっ
ていれば同期検出信号ＥはＨｉｇｈとなる。
【００１９】ＥＸ−ＯＲ回路１２は、４つのＥＸ−ＯＲ
回路１２ａ、１２ｂ、１２ｃ、１２ｄから構成される。
図３は、ＥＸ−ＯＲ回路１２ａ〜１２ｄとＯＲ回路１３
との接続を表している。すなわち、ＤＦＦ９からの４ビ
ットデータとＤＦＦ１０からの４ビットデータとは、最
上位ビット同士を、ＥＸ−ＯＲ回路１２ａに、最下位ビ
ット同士をＥＸ−ＯＲ回路１２ｄにというように、それ
ぞれ同じ重み付けを有するビット同士を１２ａから１２
ｄまでの４つのＥＸ−ＯＲ回路に入力される。ＥＸ−Ｏ
Ｒ回路１２ａ〜１２ｄの出力は、ＯＲ回路１３の４つの
入力端子に接続されている。
回路１２ａ、１２ｂ、１２ｃ、１２ｄから構成される。
図３は、ＥＸ−ＯＲ回路１２ａ〜１２ｄとＯＲ回路１３
との接続を表している。すなわち、ＤＦＦ９からの４ビ
ットデータとＤＦＦ１０からの４ビットデータとは、最
上位ビット同士を、ＥＸ−ＯＲ回路１２ａに、最下位ビ
ット同士をＥＸ−ＯＲ回路１２ｄにというように、それ
ぞれ同じ重み付けを有するビット同士を１２ａから１２
ｄまでの４つのＥＸ−ＯＲ回路に入力される。ＥＸ−Ｏ
Ｒ回路１２ａ〜１２ｄの出力は、ＯＲ回路１３の４つの
入力端子に接続されている。
【００２０】かかる動作より、ＰＬＬ回路が同期動作を
行っているときは現在のカウント値と１周期前のカウン
ト値が同じであるので２つのサンプルホールド回路の出
力値は常に同じになり、同期検出信号ＥはＬｏｗを出力
する。ＰＬＬ回路が非同期動作を行っているときはカウ
ント値はばらばらになり、現在のカウント値と１周期前
のカウント値が異なっているので同期検出信号はＨｉｇ
ｈを出力する。同期検出信号はマイコン６の入力ポート
に入力されマイコンはそのＨｉｇｈ、ＬｏｗよりＰＬＬ
回路の同期、非同期を検出する。
行っているときは現在のカウント値と１周期前のカウン
ト値が同じであるので２つのサンプルホールド回路の出
力値は常に同じになり、同期検出信号ＥはＬｏｗを出力
する。ＰＬＬ回路が非同期動作を行っているときはカウ
ント値はばらばらになり、現在のカウント値と１周期前
のカウント値が異なっているので同期検出信号はＨｉｇ
ｈを出力する。同期検出信号はマイコン６の入力ポート
に入力されマイコンはそのＨｉｇｈ、ＬｏｗよりＰＬＬ
回路の同期、非同期を検出する。
【００２１】上記説明では４ｂｉｔのカウンタで説明し
たが、ＶＣＯ４の発振周波数に応じてそのｂｉｔ数が増
えても問題は無い。
たが、ＶＣＯ４の発振周波数に応じてそのｂｉｔ数が増
えても問題は無い。
【００２２】（実施の形態２）以下、本発明の第２の形
態について、図４を用いて説明する。図４は、本発明の
第２の実施の形態における同期検出回路のブロック図で
ある。図４において、図１と同じ働きをする部分には同
じ符号を付し説明を省略する。
態について、図４を用いて説明する。図４は、本発明の
第２の実施の形態における同期検出回路のブロック図で
ある。図４において、図１と同じ働きをする部分には同
じ符号を付し説明を省略する。
【００２３】分周回路２は、入力クロックＡを所定の分
周率で分周し、サンプルホールドのタイミング信号とし
てＤＦＦ９、１０に入力する。分周回路２の分周率が例
えば２分の１であれば、ＤＦＦ１０の出力は、ＤＦＦ９
の出力より２周期前のカウント値となる。
周率で分周し、サンプルホールドのタイミング信号とし
てＤＦＦ９、１０に入力する。分周回路２の分周率が例
えば２分の１であれば、ＤＦＦ１０の出力は、ＤＦＦ９
の出力より２周期前のカウント値となる。
【００２４】このように、分周回路２を設け、その分周
率に応じた周期を有するタイミング信号を用いることに
より、所定周期毎に位相比較を行うことができる。
率に応じた周期を有するタイミング信号を用いることに
より、所定周期毎に位相比較を行うことができる。
【００２５】（実施の形態３）以下、本発明の第３の形
態について、図５を用いて説明する。図５は、本発明の
第３の実施の形態における同期検出回路の内、ＥＸ−Ｏ
Ｒ回路１２とＯＲ回路１３との接続を示すブロック図で
ある。図５においては、図３と異なり、ＥＸ−ＯＲ回路
１２ｄの出力は、ＯＲ回路１３には接続されず、ＯＲ回
路１３の１つの入力端子にはグランドが接続されてい
る。
態について、図５を用いて説明する。図５は、本発明の
第３の実施の形態における同期検出回路の内、ＥＸ−Ｏ
Ｒ回路１２とＯＲ回路１３との接続を示すブロック図で
ある。図５においては、図３と異なり、ＥＸ−ＯＲ回路
１２ｄの出力は、ＯＲ回路１３には接続されず、ＯＲ回
路１３の１つの入力端子にはグランドが接続されてい
る。
【００２６】ＥＸ−ＯＲ回路１２ｄには、ＤＦＦ９、１
０の最下位ビットが接続されているため、このように接
続すると、ＤＦＦ９の出力値とＤＦＦ１０の出力値とが
１だけ異なっていても、その違いはＯＲ回路１３の出力
には影響を与えない。従って、位相比較の結果に所定の
範囲の余裕を持たせることができ、その範囲内であれば
同期していると判定させることができる。
０の最下位ビットが接続されているため、このように接
続すると、ＤＦＦ９の出力値とＤＦＦ１０の出力値とが
１だけ異なっていても、その違いはＯＲ回路１３の出力
には影響を与えない。従って、位相比較の結果に所定の
範囲の余裕を持たせることができ、その範囲内であれば
同期していると判定させることができる。
【００２７】なお、本実施の形態では、ＥＸ−ＯＲ回路
１２ｄの出力の代わりにグランドをＯＲ回路１３の１つ
の入力端子に接続する構成としたが、ＥＸ−ＯＲ回路１
２ｄを設けず、ＤＦＦ９、１０の最下位ビットをそのま
ま放置するようにしても同様の効果が得られる。また、
本実施の形態では、４ビットデータの内の１ビットを考
慮しない構成としたが、最下位ビットから２ビット、ま
たは、最下位ビットから３ビットを考慮しないようにす
ると、位相比較の余裕を広げることができ、本実施の形
態に留まるものではない。
１２ｄの出力の代わりにグランドをＯＲ回路１３の１つ
の入力端子に接続する構成としたが、ＥＸ−ＯＲ回路１
２ｄを設けず、ＤＦＦ９、１０の最下位ビットをそのま
ま放置するようにしても同様の効果が得られる。また、
本実施の形態では、４ビットデータの内の１ビットを考
慮しない構成としたが、最下位ビットから２ビット、ま
たは、最下位ビットから３ビットを考慮しないようにす
ると、位相比較の余裕を広げることができ、本実施の形
態に留まるものではない。
【００２８】以上、３つの実施の形態を用いて詳細に説
明したように、位相比較回路の入力クロックとカウンタ
からの内部比較クロックの位相とにずれが生じている場
合でも、２つのサンプルホールド回路と比較回路でカウ
ンタの値との差分をとることでＰＬＬ回路が同期動作か
非同期動作かを検出することができる。
明したように、位相比較回路の入力クロックとカウンタ
からの内部比較クロックの位相とにずれが生じている場
合でも、２つのサンプルホールド回路と比較回路でカウ
ンタの値との差分をとることでＰＬＬ回路が同期動作か
非同期動作かを検出することができる。
【００２９】
【発明の効果】以上のように、本発明の同期検出装置に
よれば、ＰＬＬ回路において、入力クロックと内部比較
クロックとの位相のずれを検出することができる。
よれば、ＰＬＬ回路において、入力クロックと内部比較
クロックとの位相のずれを検出することができる。
【図１】本発明の第１の実施の形態に係る同期検出回路
のブロック図
のブロック図
【図２】本発明の第１の実施の形態に係る同期検出回路
の動作状況を示す波形図
の動作状況を示す波形図
【図３】本発明の第１の実施の形態におけるＥＸ−ＯＲ
回路１２ａ〜１２ｄとＯＲ回路１３との接続を示すブロ
ック図
回路１２ａ〜１２ｄとＯＲ回路１３との接続を示すブロ
ック図
【図４】本発明の第２の実施の形態に係る同期検出回路
のブロック図
のブロック図
【図５】本発明の第３の実施の形態におけるＥＸ−ＯＲ
回路１２ａ〜１２ｄとＯＲ回路１３との接続を示すブロ
ック図
回路１２ａ〜１２ｄとＯＲ回路１３との接続を示すブロ
ック図
【図６】従来の同期検出回路のブロック図
【図７】従来の同期検出回路の動作状況を示す波刑図
１、２１ 位相比較回路 ２ 分周回路 ３、２２ ループフィルタ ４、１４ ＶＣＯ ５ カウンタ ６ マイコン ７ ＤＣ電圧発生回路 ８ サンプルホールド回路 ９、１０ Ｄフリップフロップ １１ 比較回路 １２、１２ａ、１２ｂ、１２ｃ、１２ｄ、１８ 排他的
論理和（ＥＸ−ＯＲ）回路 １３ ＯＲ回路 １５ Ｍ分周回路 １６、１７ ２分周回路 １９ 積分回路 ２０ 検出回路
論理和（ＥＸ−ＯＲ）回路 １３ ＯＲ回路 １５ Ｍ分周回路 １６、１７ ２分周回路 １９ 積分回路 ２０ 検出回路
Claims (4)
- 【請求項１】 入力クロックと内部比較クロックとを同
期させるＰＬＬ回路において、前記入力クロックと前記
内部比較クロックとの位相がずれている場合でも、前記
内部比較クロックを生成するために設けられたカウンタ
が出力するカウント値を保持し、前記入力クロックの所
定周期後の前記カウント値と比較することで前記ＰＬＬ
回路の同期、非同期を判定することを特徴とする同期検
出装置。 - 【請求項２】 入力クロックの位相と内部比較クロック
の位相とを比較する位相比較回路と、前記位相比較回路
の出力信号を平滑化するループフィルタと、前記ループ
フィルタの出力するＤＣ電圧に応じて出力信号の発振周
波数を変化させるＶＣＯと、前記ＶＣＯの出力信号を分
周し前記内部比較クロックを生成するカウンタとを有す
るＰＬＬ回路において、 前記カウンタの出力するカウント値を入力クロックから
生成されたタイミング信号に応じて保持する第１のサン
プルホールド回路と、前記第１のサンプルホールド回路
からの出力信号を前記タイミング信号に応じて保持する
第２のサンプルホールド回路と、前記第１のサンプルホ
ールド回路の出力信号と第２のサンプルホールド回路の
出力信号とを比較し前記ＰＬＬ回路の同期、非同期を検
出する比較回路とを具備することを特徴とする同期検出
装置。 - 【請求項３】 前記比較回路は、前記第１のサンプルホ
ールド回路の出力信号と第１のサンプルホールド回路の
出力信号とを比較し、前記２つのサンプルホールド回路
の出力信号の差が所定の範囲であれば、前記入力クロッ
クと前記内部比較クロックとが同期していると判定する
ことを特徴とする請求項２記載の同期検出装置。 - 【請求項４】 前記入力クロックを分周する分周回路に
より生成された信号を前記タイミング信号とすることを
特徴とする請求項２記載の同期検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107577A JPH11308098A (ja) | 1998-04-17 | 1998-04-17 | 同期検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10107577A JPH11308098A (ja) | 1998-04-17 | 1998-04-17 | 同期検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11308098A true JPH11308098A (ja) | 1999-11-05 |
Family
ID=14462708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10107577A Pending JPH11308098A (ja) | 1998-04-17 | 1998-04-17 | 同期検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11308098A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314409A (ja) * | 2001-04-10 | 2002-10-25 | Nec Corp | ロック検出回路 |
-
1998
- 1998-04-17 JP JP10107577A patent/JPH11308098A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314409A (ja) * | 2001-04-10 | 2002-10-25 | Nec Corp | ロック検出回路 |
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