CN215186702U - 锁相检测装置、锁相环 - Google Patents

Abstract

本实用新型提供了一种锁相检测装置、锁相环，包括参考脉冲产生电路、反馈脉冲产生电路、脉冲采集电路以及锁相判断电路；参考脉冲产生电路以及反馈脉冲产生电路的输出端分别电连接脉冲采集电路；脉冲采集电路输出端连接锁相判断电路输入端；其中，参考脉冲产生电路输入端连接参考时钟，反馈脉冲产生电路输入端连接反馈时钟。还包括复位电路，所述复位电路分别连接所述参考脉冲产生电路、反馈脉冲产生电路、重置信号产生电路、脉冲采集电路以及锁相判断电路。所述脉冲采集电路包括D触发器，反馈脉冲连接D触发器的时钟输入端，参考脉冲连接D触发器的数据端。本方案提供了一种精度和结构简单并存的检测装置。

Description

锁相检测装置、锁相环

技术领域

本实用新型涉及锁相环技术领域，尤其涉及一种锁定检测电路。

背景技术

PLL(Phase Locked Loop)为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作。PLL用于振荡器中的反馈技术。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由相应的器件VCO，实现转成高频，但并不稳定，故利用锁相环路就可以实现稳定且高频的时钟信号。PLL是否实现对时钟频率的锁定决定了后续电路模块能否开始工作，也影响后续电路工作的性能。

在目前的应用中，锁相环有模拟和数字等两种检测方法。一种是最为简单的数字检测方案，通过连续结果时钟周期检测到鉴相的脉宽小于某个阈值，作为锁定的有效判断规则。

另外一种方案是采用模拟电路的方案进行锁定检测，也称为N沟道漏级开路检测，它的实现原则是通过对于PFD输出的超前和滞后脉冲做XOR操作，直接将得出的结果输出。由于XOR的结果有是一串高低的脉冲，所以需要外部电路作滤波处理才能得到一个电平值，而且由于是漏级开路逻辑，所以需要在输出上接上拉电阻。

目前的数字检测方法如果遇到参考时钟丢失、需要驱动比较精准的VCXO和在高频率下鉴相等情况时，会使得结果不太可靠，而且对于短时间的失锁无法识别，灵敏度也比较低，无法检测短脉冲。

目前模拟检测方法的问题是，虽然对比数字检测会体现在高频上鉴频比较有优势但设计方法比较麻烦，还需要计算滤波电容、上拉和串接电容。

发明内容

本实用新型针对上述问题，提供了一种精度和结构简单并存的检测装置。

为了解决上述技术问题，本实用新型通过下述技术方案得以解决：

一种锁相检测装置，包括参考脉冲产生电路、反馈脉冲产生电路、脉冲采集电路以及锁相判断电路；参考脉冲产生电路以及反馈脉冲产生电路的输出端分别电连接脉冲采集电路；脉冲采集电路输出端连接锁相判断电路输入端；其中，参考脉冲产生电路输入端连接参考时钟，反馈脉冲产生电路输入端连接反馈时钟。

可选的，还包括复位电路，所述复位电路分别连接所述参考脉冲产生电路、反馈脉冲产生电路、重置信号产生电路、脉冲采集电路以及锁相判断电路。

可选的，所述脉冲采集电路包括D触发器，反馈脉冲连接D触发器的时钟输入端，参考脉冲连接D触发器的数据端。

可选的，所述参考脉冲产生电路包括参考分频电路，所述参考分频电路用于得到分频信号正值，以及数值与正值一一对应的分频信号负值；所述反馈脉冲产生电路包括反馈分频电路，所述反馈分频电路用于得到反馈分频信号正值，以及数值与正值一一对应的分频信号负值。

可选的，所述参考脉冲产生电路还包括与门逻辑电路，

所述与门逻辑电路包括四个第一与门，两个第二与门，一个第一与门，四个所述第一与门输入端连接所述反馈分频电路的输出端；

两个第二与门的输入端连接四个第一与门的输出端；

一个第三与门的输入端连接两个第二与门的输出端；

所述第三与门输出端连接脉冲采集电路。

可选的，还包括重置信号产生电路，所述重置信号产生电路输入端连接参考脉冲产生电路输出端，所述重置信号产生电路输出端连接反馈脉冲产生电路。

可选的，所述重置信号产生电路包括四个第一与门，两个第二与门，一个第一与门，所述第一与门输入端连接所述参考分频电路；

两个第二与门的输入端连接四个第一与门的输出端；

一个第三与门的输入端连接两个第二与门的输出端；

所述第三与门输出端连接反馈脉冲产生电路。

可选的，所述反馈脉冲产生电路还包括与门逻辑电路，

所述与门逻辑电路包括四个第一与门，两个第二与门，一个第一与门，所述第一与门输入端连接所述参考分频电路；

两个第二与门的输入端连接四个第一与门的输出端；

一个第三与门的输入端连接两个第二与门的输出端；

所述第三与门输出端连接脉冲采集电路。

可选的，所述反馈脉冲产生电路还包括D触发器，所述D触发器的时钟输入端连接所述第三与门输出端，所述D触发器的数据端连接VDD信号端，输出端与第三与门输出端一起接入第四与门，所述第四与门输出端连接脉冲采集电路。

可选的，所述复位电路包括第一非门、第二非门和第三非门，第一非门输入端连接bypass模式接口，第二非门输入端连接和Power down模式接口，第三非门输入端连接Sys_reset模式接口，第一非门和第二非门的输出端连接一与门输入端，该与门输出端与第三非门输出端连接另一与门输入端。

本实用新型还提供一种锁相环，针对所述锁相环完成有效的锁定检测。

本实用新型的有益效果：

本实用新型针对DDR内部的PLL应用，在DDR内部中，工作时钟比较高，而且双沿都会用到，所以对PLL需要更稳定和灵敏和鉴相方式的要求，本方案提供一种精度和结构简单并存的检测装置和监测方法。

具体的，1)判断锁相的方式以反馈脉冲采集参考脉冲，减少判断区域宽度的环节。

2)通过增加动态重置电路，增加了电路对于出现时钟输入状态变化的反应速度，也对短时间的时钟变化有一定适应性。

3)通过对参考和反馈时钟的逻辑运算和分频处理后，得到的参考脉冲和反馈脉冲的相对位置的比较方式比较简单，但并未降低精度和反应速度。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是锁相检测装置整体结构框图；

图2是参考脉冲产生电路电路图；

图3是反馈脉冲产生电路电路图；

图4是重置信号产生电路电路图；

图5复位电路电路图；

图6是脉冲采集电路电路图；

图7是锁相判断电路电路图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本实用新型做进一步的详细说明，应该理解，这些描述只是示例性的，而并非要限制本实用新型的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本实用新型的概念。

一种锁相检测装置，如图1所示，一种锁相检测装置，包括参考脉冲产生电路、反馈脉冲产生电路、脉冲采集电路以及锁相判断电路；参考脉冲产生电路以及反馈脉冲产生电路的输出端分别电连接脉冲采集电路；脉冲采集电路输出端连接锁相判断电路输入端；其中，参考脉冲产生电路输入端连接参考时钟，反馈脉冲产生电路输入端连接反馈时钟。

参考时钟(REF_CLK)输入参考脉冲产生电路产生参考脉冲，所述参考脉冲输入脉冲采集电路和重置信号产生电路；反馈时钟(FB_CLK)输入反馈脉冲产生电路，反馈脉冲产生电路输出反馈脉冲，所述反馈脉冲输入脉冲采集电路；脉冲采集电路以反馈脉冲作为时钟端输入，参考脉冲作为计数端输入，输出锁相使能信号；所述锁相使能信号输出至所述锁相判断电路，所述锁相判断电路计数达到预设值后输出锁定信号(LOCK)。

所述复位电路分别连接所述参考脉冲产生电路、反馈脉冲产生电路、重置信号产生电路、脉冲采集电路以及锁相判断电路。

所述重置信号产生电路输出分频重置信号，输入所述反馈脉冲电路，用于重置所述反馈脉冲电路的分频。

如图2，所述参考脉冲产生电路包括参考分频电路，所述参考分频电路用于得到八路分频信号正值REF_1～REF_8和八路分频信号负值REF_N1～REF_N8，所述REF_1～REF_8是与所述REF_N1～REF_N8一一对应的正值信号。

所述参考脉冲产生电路还包括与门逻辑电路，所述与门逻辑电路包括四个第一与门，两个第二与门，一个第一与门，所述第一与门输入所述反馈分频电路输出的REF_N1～REF_N7以及REF_8；

两个第二与门，用于接收四个第一与门输出的第一逻辑信号；

一个第三与门，用于接收两个第二与门输出的第二逻辑信号；

所述第三与门输出第三逻辑信号(REF_PULSE)。

则参考脉冲(REF_PULSE)：REF_PULSE＝REF_8&REF_N7&REF_N6&REF_N5&REF_N4&REF_N3&REF_N2&REF_N1

经过分频电路后，REF_8为高电平的区间上的REF_N1的最后一个高电平区间。这个位置是在最后一级分频的最尾端。得到REF_PULSE，其脉冲宽度为参考时钟半个周期的时间。

经过所述与门逻辑电路后，在REF_8一个周期的中间位置得到一个宽度为REF_CLK周期的脉冲，本实施例中提到的所有用到的脉冲的脉冲宽度都是对应等于REF_CLK和FB_CLK一个周期的。

如图3所示，所述反馈分频电路用于得到八路分频信号正值REF_1～REF_8和八路分频信号负值FB_N1～FB_N8，所述FB_1～FB_8是与所述FB_N1～FB_N8一一对应的正值信号。

所述反馈脉冲产生电路还包括与门逻辑电路，

所述与门逻辑电路包括四个第一与门，两个第二与门，一个第一与门，所述第一与门输入所述反馈分频电路输出的FB_N1～FB_N7以及FB_8；

两个第二与门，用于接收四个第一与门输出的第一逻辑信号；

一个第三与门，用于接收两个第二与门输出的第二逻辑信号；

所述第三与门输出第三逻辑信号(FB_OUT_ORG)。

所述第三逻辑信号(FB_OUT_ORG)：FB_OUT_ORG＝FB_8&FB_N7&FB_N6&FB_N5&FB_N4&FB_N3&FB_N2&FB_N1

FB_OUT_ORG为初步计算得到的反馈脉冲，为了增加系统的响应速度，以及避免与参考脉冲出现偶然性的波形交叉，产生误判断。

本实施例进一步增加反馈控制脉冲FB_CONTROL信号控制所述反馈脉冲产生电路。反馈控制脉冲FB_CONTROL信号产生电路如图3所示。

反馈控制脉冲FB_CONTROL信号由一个D触发器产生，所述D触发器的时钟输入端用于接收所述第三逻辑信号，所述D触发器的数据端用于接收VDD信号，Q端输出反馈控制脉冲，所述反馈控制脉冲反相后与所述第三逻辑信号(FB_OUT_ORG)一起输入第四与门，所述第四与门输出反馈脉冲信号(FB_PULSE)。FB_PULSE＝FB_OUT_ORG&FB_CONTROL。

进一步的，反馈分频电路中该D触发器受REF_RES的重置控制。该设计思路具体可以表现为：DFF触发器受到REF_RES的重置控制，当相位关系发生变化，不再锁定后，REF_RES会迅速拉低复位，这样可以快速判定失锁。同时避免在FB_CLK与REF_CLK不同时甚至频率差距很大时可能造成的误判。

图1和图4所示，所述重置信号产生电路输出分频重置信号，产生REF_RES信号，输入所述反馈脉冲电路，该信号的目的是重置反馈时钟的分频，实现动态监测，这样会使锁定和失锁检测响应变快，也使得偶然出现的频率相重合不会影响正常的判断。

所述重置信号产生电路包括四个第一与门，两个第二与门，一个第一与门，所述第一与门输入所述参考分频电路输出的REF_1～REF_8；

两个第二与门，用于接收四个第一与门输出的第一逻辑信号；

一个第三与门，用于接收两个第二与门输出的第二逻辑信号；

所述第三与门输出第三逻辑信号(REF_RES)。REF_RES＝～

(REF_N1&REF_N2&REF_N3&REF_N4&REF_N5&REF_N6&REF_N7&REF_N8)。

首先参考时钟发生变化，会影响REF_RES信号的产生。这个信号是会对反馈时钟的分频进行复位的。正常情况下，REF_RES信号会在每一次判断周期末尾对反馈分频进行复位。这个时候，反馈时钟产生的分频后的时钟会重新和参考时钟对应，保证相对位置的判断。

其次，时钟出现问题的时候，REF_RES信号会影响脉冲采集电路的时钟端，加快失锁判断。

如图6所示，所述脉冲采集电路包括D触发器，反馈脉冲输入D触发器的时钟输入端，参考脉冲作为D触发器数据端输入，用以输出锁相使能信号LOCK_EN。所述锁相使能信号LOCK_EN输出至所述锁相判断电路，所述锁相判断电路计数达到预设值后输出锁定信号。

锁相判断电路，包括8/16可选的计数器和条件判断单元，锁相判断电路主要由一个8/16可选的计数器和条件判断组成。满足锁定条件后进行计数，满足计数周期要求后便会输出LOCK信号。

增加8/16计数器可选是为了对应两种应用情况，一种是高频率变换范围，一种是低频率变换范围，是为了适应不同的响应速度。当前参考时钟和反馈时钟同频同相时，脉冲采集电路采集到的结果会是LOCK_EN为1，具体时序见图7。

在锁定判断中，失锁判断响应快。锁定判断同常规方案，会当计数器记到最大值(计数器可配置)，输出LOCK信号。本实施例所述的结构设计针对DDR的应用，只设置了固定数值的计数器，有两个选项。一个是8计数，一个是16计数。模式可选，8计数最大值为7；16计数为15当计数器计到这个值即为判断锁定。

如图5所示，所述复位电路包括bypass模式输入信号和Power down模式输入信号，所述bypass模式输入信号和所述Power down模式输入信号分别通过非门后输入一与门，该与门输出的逻辑信号与所述Sys_reset模式输入信号一起输入至另一与门后输出复位信号(RES_INT)。

如图2所示，该复位信号RES_INT控制参考脉冲产生电路、脉冲采集电路以及锁相判断电路。一般复位低电平有效。但是本实施例中几种模式的信号为高电平有效。如果bypass模式输入信号、Power down模式输入信号以及sys_reset模式输入信号为高，说明这些模式有效，那么就需要整体电路处于不工作的状态，自然复位信号需要保持为低电平。这几个信号只要有一个为高，复位都为低。

上述的分频电路，均包括八个二分频器。

实施例2：

本实施例提供一种锁相检测方法，包括以下步骤：

获取锁相环的参考时钟和反馈时钟的二分频信号；

对所述二分频信号执行多位逻辑运算得到参考脉冲、反馈脉冲；

以反馈脉冲为触发条件采集参考脉冲，获取锁相使能信号；

以计数器执行所述锁相使能信号，输出锁定结果。

对所述二分频信号执行多位逻辑运算得到周期重置信号，所述反馈脉冲受所述周期重置信号控制。

此外，需要说明的是，实施例1中关于图2-5所描述的第一与门、第二与门、第一逻辑信号、第二逻辑信号等描述并不代表实际物理空间位置的同一元器件，在此仅为方便描述使用。

以及本说明书中所描述的具体实施例，其零、部件的形状、所取名称等可以不同。凡依本实用新型专利构思所述的构造、特征及原理所做的等效或简单变化，均包括于本实用新型专利的保护范围内。本实用新型所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离本实用新型的结构或者超越本权利要求书所定义的范围，均应属于本实用新型的保护范围。

Claims (11)

1.一种锁相检测装置，其特征在于，包括参考脉冲产生电路、反馈脉冲产生电路、脉冲采集电路以及锁相判断电路；参考脉冲产生电路以及反馈脉冲产生电路的输出端分别电连接脉冲采集电路；脉冲采集电路输出端连接锁相判断电路输入端；其中，参考脉冲产生电路输入端连接参考时钟，反馈脉冲产生电路输入端连接反馈时钟。

2.根据权利要求1所述的锁相检测装置，还包括复位电路，所述复位电路分别连接所述参考脉冲产生电路、反馈脉冲产生电路、重置信号产生电路、脉冲采集电路以及锁相判断电路。

3.根据权利要求1所述的锁相检测装置，所述脉冲采集电路包括D触发器，反馈脉冲连接D触发器的时钟输入端，参考脉冲连接D触发器的数据端。

4.根据权利要求1所述的锁相检测装置，所述参考脉冲产生电路包括参考分频电路，所述参考分频电路用于得到分频信号正值，以及数值与正值一一对应的分频信号负值；所述反馈脉冲产生电路包括反馈分频电路，所述反馈分频电路用于得到反馈分频信号正值，以及数值与正值一一对应的分频信号负值。

5.根据权利要求4所述的锁相检测装置，所述参考脉冲产生电路还包括与门逻辑电路，

所述与门逻辑电路包括四个第一与门，两个第二与门，一个第一与门，四个所述第一与门输入端连接所述反馈分频电路的输出端；

两个第二与门的输入端连接四个第一与门的输出端；

一个第三与门的输入端连接两个第二与门的输出端；

所述第三与门输出端连接脉冲采集电路。

6.根据权利要求4所述的锁相检测装置，还包括重置信号产生电路，所述重置信号产生电路输入端连接参考脉冲产生电路输出端，所述重置信号产生电路输出端连接反馈脉冲产生电路。

7.根据权利要求6所述的锁相检测装置，所述重置信号产生电路包括四个第一与门，两个第二与门，一个第一与门，所述第一与门输入端连接所述参考分频电路；

两个第二与门的输入端连接四个第一与门的输出端；

一个第三与门的输入端连接两个第二与门的输出端；

所述第三与门输出端连接反馈脉冲产生电路。

8.根据权利要求4所述的锁相检测装置，所述反馈脉冲产生电路还包括与门逻辑电路，

所述与门逻辑电路包括四个第一与门，两个第二与门，一个第一与门，所述第一与门输入端连接所述参考分频电路；

两个第二与门的输入端连接四个第一与门的输出端；

一个第三与门的输入端连接两个第二与门的输出端；

所述第三与门输出端连接脉冲采集电路。

9.根据权利要求8所述的锁相检测装置，所述反馈脉冲产生电路还包括D触发器，所述D触发器的时钟输入端连接所述第三与门输出端，所述D触发器的数据端连接VDD信号端，输出端与第三与门输出端一起接入第四与门，所述第四与门输出端连接脉冲采集电路。

10.根据权利要求2所述的锁相检测装置，所述复位电路包括第一非门、第二非门和第三非门，第一非门输入端连接bypass模式接口，第二非门输入端连接和Power down模式接口，第三非门输入端连接Sys_reset模式接口，第一非门和第二非门的输出端连接一与门输入端，该与门输出端与第三非门输出端连接另一与门输入端。

11.一种锁相环，其特征在于，采用权利要求1所述的锁相检测装置进行是否锁定检测。

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