CN109639271B - 锁定指示电路及其构成的锁相环 - Google Patents

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Abstract

本发明公开了一种锁定指示电路,包括第一时钟和第二时钟经过波形调整单元后被分别调整为预设占空比的第三时钟和第四时钟，第三时钟分别输入边沿鉴频器、判断电路和计数器，第四时钟分别输入边沿鉴频器和判断电路，边沿鉴频器根据预设规则采集输入时钟信号，边沿鉴频器B的输出信号输入判断电路，判断电路根据第三时钟、第四时钟、边沿鉴频器的输出信号和计数器反馈信号控制计数器，判断电路采集计数器输出信号作为计数器反馈信号，所述计数器输出端作为该锁定指示电路输出端。本发明能基于频率来判断锁相环是否处于锁定状态，相对现有技术能降低误码率，能避免误报，无论是同频不同相或者同频同相时钟，都能稳定的被检测并正确的指示是否锁定。

Description

锁定指示电路及其构成的锁相环
技术领域
本发明涉及集成电路领域，特别是涉及一种用于锁相环(PLL)的锁定指示电路。本发明还涉及一种具有所述锁定指示电路的锁相环(PLL)。
背景技术
锁相环路是一种反馈控制电路，简称锁相环(PLL,Phase-Locked Loop)。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住。
锁相环(PLL)中传统的锁定指示电路有两种方式，一是相位比较方式，二是频率比较方式。
相位比较的方式是将两个时钟CLK1和CLK2经过鉴频鉴相器(PFD)，输出U和D信号，再经过一个或门，此时或门的输出(Y)占空比表示CLK1和CLK2的相位差。然后将此相位差与一个固定的相位延迟作比较。但是在一些特殊条件下(例如电容漏电、电荷泵失配等等)即使PLL输出频率稳定，但CLK1和CLK2相位差仍然维持在一个比较高的水平，这时，相位比较式锁定指示器中的固定参考相移就难以满足需要，导致锁定指示电路就会认为PLL没有锁定而失效。
早期提出的频率比较式锁定指示电路，是对CLK1和CLK2两个频率进行比较，只要PLL处于稳定状态，就不会造成误判的情况。但由于结构和工艺等因素，在目前的设计中，两个信号CLK1和CLK2完全同频同相的情况下，CLK1对CLK2采样时，时钟沿可能会采到高电平，也可能采到低电平，因此会出现误判的情况。
发明内容
本发明要解决的技术问题是提供一种基于频率来判断锁相环是否处于锁定状态，相对现有技术能降低误码率，能避免误报的锁定指示电路。
本发明还提供了一种具有所述锁定指示电路的锁相环PLL。
为解决上述技术问题本发明提供用于锁相环PLL的锁定指示电路,包括：波形调整单元A、边沿鉴频器B、计数器C和判断电路D：
所述第一时钟CLKREF和第二时钟CLKFBK经过波形调整单元A后被分别调整为预设占空比的第三时钟CLK1和第四时钟CLK2，所述第三时钟CLK1分别输入边沿鉴频器B、判断电路D和计数器C，所述第四时钟CLK2分别输入边沿鉴频器B和判断电路D，所述边沿鉴频器B根据预设规则采集输入时钟信号，所述边沿鉴频器B的输出信号输入判断电路D，所述判断电路D根据第三时钟CLK1、第四时钟CLK2、边沿鉴频器B的输出信号和计数器C反馈信号控制计数器C，判断电路D采集计数器C输出信号作为计数器C反馈信号，所述计数器C输出端作为该锁定指示电路输出端。
其中，所述判断电路D包括第一异或门、第二异或门、第一D触发器DFF1、第一与门AND1和延迟单元Delay；
所述第一异或门两个输入端分别连接第一时钟CLKREF和第二时钟CLKFBK，所述接第一D触发器DFF1 D端连接信号“0”，所述第一异或门输出端连接第一D触发器DFF1 CP端，所述边沿鉴频器B输出端和第一D触发器DFF1输出端分别连接第一与门AND1输入端，所述第一与门AND1输出端连接计数器C重置端，所述第二异或门第一输入端经过延迟单元Delay连接所述计数器C输出端，所述第二异或门第二输入端连接所述计数器C输出端，所述第二异或门输出端连接第一D触发器DFF1重置端。
其中，所述边沿鉴频器B包括变频器INV、第二D触发器DFF2、第三D触发器DFF3和同或门XNOR；
所述第三时钟CLK1分别输入第二D触发器DFF2的CP端和变频器INV的输入端，所述变频器INV输出端连接第三D触发器DFF3的CP端，所述第四时钟CLK2输入第二D触发器DFF2和第三D触发器DFF3的D端，第二D触发器DFF2和第三D触发器DFF3的Q端分别连接同或门XNOR两输入端，同或门XNOR输出端作为该边沿鉴频器B输出端。
其中，所述计数器C包括n个D触发器D1～Dn和第二与门AND2；
所述n-1个D触发器D1～Dn-1的CP端和Q端串联形成D触发器串，所述D触发器串中首个D触发器D1的CP端作为该计数器C的输入端，所述D触发器串中第n-1个D触发器Dn-1的Q端连接第二与门AND2输入端，所述D触发器串中所有D触发器的重置端相连在一起形成该计数器C重置端，所述D触发器串中每个D触发器CP端均连接第二与门AND2输入端，所述D触发器串中每个D触发器的D端和其自身QB端相连，所述第二与门AND2输出端连接第n个D触发器Dn的CP端，所述第n个D触发器Dn的D端连接电源电压VDD，所述第n个D触发器Dn的Q端作为该计数器C输出端。
其中，所述计数器C计数完成后单次触发形成一个由低到高的输出信号，计数器C重置后才能再次回到低电平输出信号。
其中，所述预设占空比是50％。
其中，所述预设规则是利用第三时钟CLK1上升沿和下降沿依次采集第四时钟CLK2的电平信号。
本发明提供一种具有上述任意一项所述锁定指示电路的锁相环PLL，所述锁定指示电路判断锁相环是否处于锁定状态，所述锁相环包括：第一～第三分频器NDivider、MDivider、ODivider、鉴频检相器PFD、电荷泵CP、滤波器LPF和压控振荡器VCO；
所述第一时钟CLKREF经过第一分频器NDivider进入鉴频检相器PFD，所述第二时钟CLKFBK进入鉴频检相器PFD，所述鉴频检相器PFD连接电荷泵CP，所述电荷泵CP连接滤波器LPF，所述滤波器LPF压控连接振荡器VCO，所述压控振荡器VCO的输出信号经第二分频器MDivider形成第二时钟CLKFBK，所述压控振荡器VCO的输出信号经第三分频器ODivider作为该锁相环PLL输出。
在锁相环(PLL)中，通常都以两个时钟的相位差小于某个值来作为锁定的标准。但是在一些特殊条件下(例如电容漏电、电荷泵失配等等)，即使PLL处于稳定的工作状态，这两个时钟仍然会存在一个固定的相位差。这时，相位比较式的锁定指示电路可能就会无法预知固有相位差异而失去功能。但是以频率作为判断手段却不受上述问题的制约。本发明由于判断电路的存在，无论是同频不同相或者同频同相时钟，都能稳定的被检测并正确的指示锁定与否。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是本发明锁定指示电路一实施例结构示意图。
图2是本发明边沿鉴频器一实施例结构示意图。
图3是本发明计数器一实施例结构示意图。
图4是本发明边沿触发器及判断电路中信号Y1的时序图示意图。
图5是本发明计数器时序图示意图。
图6是本发明PLL一实施例结构示意图。
附图标记说明
波形调整单元A
边沿鉴频器B
计数器C
判断电路D
第一时钟CLKREF
第二时钟CLKFBK
第三时钟CLK1
第四时钟CLK2
异或门XOR延迟单元Delay
第一与门AND1
第二与门AND2
变频器INV
第一D触发器DFF1
第二D触发器DFF2
第三D触发器DFF3
同或门XNOR
计数器的n个D触发器D1～Dn
计数器的输出LKDTR
计数器重置端RB
第一分频器NDivider
第二分频器MDivider
第三分频器ODivider
鉴频检相器PFD
电荷泵CP
滤波器LPF
压控振荡器VCO；
具体实施方式
如图1所示，本发明锁定指示电路第一实施例,包括：波形调整单元A、边沿鉴频器B、计数器C和判断电路D；
所述第一时钟CLKREF和第二时钟CLKFBK经过波形调整单元A后被分别调整为占空比50％的第三时钟CLK1和第四时钟CLK2，所述第三时钟CLK1分别输入边沿鉴频器B、判断电路D和计数器C，所述第四时钟CLK2分别输入边沿鉴频器B和判断电路D，所述边沿鉴频器B利用第三时钟CLK1上升沿和下降沿依次采集第四时钟CLK2的电平信号，所述边沿鉴频器B的输出信号输入判断电路D，所述判断电路D根据第三时钟CLK1、第四时钟CLK2、边沿鉴频器B的输出信号和计数器C反馈信号控制计数器C，判断电路D采集计数器C输出信号作为计数器C反馈信号，所述计数器C输出端作为该锁定指示电路输出端。所述计数器C计数完成后单次触发形成一个由低到高的输出信号，计数器C重置后才能再次回到低电平输出信号。
所述判断电路D包括第一异或门、第二异或门、第一D触发器DFF1、第一与门AND1和延迟单元Delay；
所述第一异或门两个输入端分别连接第一时钟CLKREF和第二时钟CLKFBK，所述接第一D触发器DFF1 D端连接信号“0”，所述第一异或门输出端连接第一D触发器DFF1 CP端，所述边沿鉴频器B输出端和第一D触发器DFF1输出端分别连接第一与门AND1输入端，所述第一与门AND1输出端连接计数器C重置端，所述第二异或门第一输入端经过延迟单元Delay连接所述计数器C输出端，所述第二异或门第二输入端连接所述计数器C输出端，所述第二异或门输出端连接第一D触发器DFF1重置端。
本发明判断电路中第二异或门和延迟单元Delay的目的是锁定指示电路在由低变高时产生一个Pulse信号去重置判断电路。计数器的目的是在计数完成后单次触发形成一个由低到高的输出，重新RESET后才能再次回到低电平输出。
如图2所示，所述边沿鉴频器B包括变频器INV、第二D触发器DFF2、第三D触发器DFF3和同或门XNOR；
所述第三时钟CLK1分别输入第二D触发器DFF2的CP端和变频器INV的输入端，所述变频器INV输出端连接第三D触发器DFF3的CP端，所述第四时钟CLK2输入第二D触发器DFF2和第三D触发器DFF3的D端，第二D触发器DFF2和第三D触发器DFF3的Q端分别连接同或门XNOR两输入端，同或门XNOR输出端作为该边沿鉴频器B输出端。
如图3所示，所述计数器C包括n个D触发器D1～Dn和第二与门AND2；所述n-1个D触发器D1～Dn-1的CP端和Q端串联形成D触发器串，所述D触发器串中首个D触发器D1的CP端作为该计数器C的输入端，所述D触发器串中第n-1个D触发器Dn-1的Q端连接第二与门AND2输入端，所述D触发器串中所有D触发器的重置端相连在一起形成该计数器C重置端，所述D触发器串中每个D触发器CP端均连接第二与门AND2输入端，所述D触发器串中每个D触发器的D端和其自身QB端相连，所述第二与门AND2输出端连接第n个D触发器Dn的CP端，所述第n个D触发器Dn的D端连接电源电压VDD，所述第n个D触发器Dn的Q端作为该计数器C输出端。
本发明的工作原理说明如下：PLL外部参考时钟CLKREF和PLL反馈分频器输出时钟CLKFBK经过波形调整单元，被分别调整成两个占空比是50％的信号CLK1、CLK2。然后，两个时钟CLK1与CLK2进入边沿鉴频器(具体结构见图2)和判断电路，边沿鉴频器使用CLK1的上升沿和下降沿依次采集CLK2的电平。边沿触发器的输出Q1和判断电路一起产生Y2用于控制计数器的工作。
根据CLK1和CLK2的状态，鉴频式锁定电路有三种工作状态。
1)如果CLK1与CLK2的频率一致且不同相位(表现为一前一后)，那么采集出的结果将是0、1、0、1、……(交替出现的“0”和“1”)，边沿鉴频器的输出Q1将持续为高。判断电路中异或门的输出Y1每个周期出现一个Pulse，由于此时锁定指示电路尚未锁定，LOCKOUT为“0”，触发器的输出QB一直为“1”，判断电路的输出Y2即边沿鉴频器的输出Q1(高电平)，计数器根据CLK1和CLK2的时序进行计数，直到计够N个连续周期，LOCKOUT输出为“1”，表示PLL处于锁定状态。
2)如果CLK1与CLK2的频率一致后逐渐进入最佳锁定，即同频且同相位，那么边沿鉴频器可能无法准确的采到“1”或者“0”，Q1将不稳定。此时判断电路中Y1输出恒定为“0”，由于此时PLL已锁定，LOCKOUT在由“0”变为“1”时Y3出现的Pulse信号将QB置位为“0”，因此Y2持续为“0”，使计数器停止工作，锁定指示电路LOCKOUT保持为“1”。如果CLK1和CLK2出现不同频或者不同相，那么Y1将再次出现Pulse信号，恢复到1)的工作状态。
3)如果CLK1和CLK2频率不一致，输入与输出的时序图如图4所示。箭头处出现了“0、0”的代码(也有可能是“1、1”)，这时，Q1将变为低，直到下一个交替序列出现(“0、1”或者“1、0”)，后再次变更为高。Y3不断地重置计数器，锁定指示电路的输出LOCKOUT持续为低。期间由于CLK1和CLK2不同相，因此QB一直为“1”，判断电路不影响计数器及整个锁定指示电路。
计数器按照输入端上升沿的数量，在输出端产生一个上升沿信号。这个上升沿的数目影响锁定指示器的精度。RB是计数器的重置端(RESETB)，只要重置端RB输入低，计数器就将置位，RB为高后重新计数。一个n计数器的时序图如图5所示：如果CLK1与CLK2频率趋于相同，判断电路的输出Y2始终为高，计数器正常计数，到达预定值后，锁定指示输出LOCKOUT值为高，即为锁定；如果CLK1与CLK2频率不同，那么边沿鉴频器会不断输出反向脉冲，计数器不断被重置，锁定指示输出始终为低。
如图6所示，本发明提供一种具有上述任意一项所述锁定指示电路的锁相环PLL，所述锁定指示电路判断锁相环是否处于锁定状态，所述锁相环包括：第一～第三分频器NDivider、MDivider、ODivider、鉴频检相器PFD、电荷泵CP、滤波器LPF和压控振荡器VCO；
所述第一时钟CLKREF经过第一分频器NDivider进入鉴频检相器PFD，所述第二时钟CLKFBK进入鉴频检相器PFD，所述鉴频检相器PFD连接电荷泵CP，所述电荷泵CP连接滤波器LPF，所述滤波器LPF压控连接振荡器VCO，所述压控振荡器VCO的输出信号经第二分频器MDivider形成第二时钟CLKFBK，所述压控振荡器VCO的输出信号经第三分频器ODivider作为该锁相环PLL输出。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种锁定指示电路,用于锁相环(PLL)，其特征在于，包括：波形调整单元(A)、边沿鉴频器(B)、计数器(C)和判断电路(D)：
第一时钟(CLKREF)和第二时钟(CLKFBK)经过波形调整单元(A)后被分别调整为预设占空比的第三时钟(CLK1)和第四时钟(CLK2)，第三时钟(CLK1)分别输入边沿鉴频器(B)、判断电路(D)和计数器(C)，第四时钟(CLK2)分别输入边沿鉴频器(B)和判断电路(D)，所述边沿鉴频器(B)根据预设规则采集输入时钟信号，所述边沿鉴频器(B)的输出信号输入判断电路(D)，所述判断电路(D)根据第三时钟(CLK1)、第四时钟(CLK2)、边沿鉴频器(B)的输出信号和计数器(C)反馈信号控制计数器(C)，判断电路(D)采集计数器(C)输出信号作为计数器(C)反馈信号，所述计数器(C)输出端作为该锁定指示电路输出端；
所述判断电路(D)包括第一异或门、第二异或门、第一D触发器(DFF1)、第一与门(AND1)和延迟单元(Delay)；
所述第一异或门两个输入端分别连接第一时钟(CLKREF)和第二时钟(CLKFBK)，所述接第一D触发器(DFF1)D端连接信号“0”，所述第一异或门输出端连接第一D触发器(DFF1)CP端，所述边沿鉴频器(B)输出端和第一D触发器(DFF1)输出端分别连接第一与门(AND1)输入端，所述第一与门(AND1)输出端连接计数器(C)重置端，所述第二异或门第一输入端经过延迟单元(Delay)连接所述计数器(C)输出端，所述第二异或门第二输入端连接所述计数器(C)输出端，所述第二异或门输出端连接第一D触发器(DFF1)重置端。
2.如权利要求1所述的锁定指示电路,其特征在于：所述边沿鉴频器(B)包括变频器(INV)、第二D触发器(DFF2)、第三D触发器(DFF3)和同或门(XNOR)；
所述第三时钟(CLK1)分别输入第二D触发器(DFF2)的CP端和变频器(INV)的输入端，所述变频器(INV)输出端连接第三D触发器(DFF3)的CP端，所述第四时钟(CLK2)输入第二D触发器(DFF2)和第三D触发器(DFF3)的D端，第二D触发器(DFF2)和第三D触发器(DFF3)的Q端分别连接同或门(XNOR)两输入端，同或门(XNOR)输出端作为该边沿鉴频器(B)输出端。
3.如权利要求1所述的锁定指示电路,其特征在于：所述计数器(C)包括n个D触发器(D1～Dn)和第二与门(AND2)；
n-1个D触发器(D1～Dn-1)的CP端和Q端串联形成D触发器串，所述D触发器串中首个D触发器(D1)的CP端作为该计数器(C)的输入端，所述D触发器串中第n-1个D触发器(Dn-1)的Q端连接第二与门(AND2)输入端，所述D触发器串中所有D触发器的重置端相连在一起形成该计数器(C)重置端，所述D触发器串中每个D触发器CP端均连接第二与门(AND2)输入端，所述D触发器串中每个D触发器的D端和其自身QB端相连，所述第二与门(AND2)输出端连接第n个D触发器(Dn)的CP端，所述第n个D触发器(Dn)的D端连接电源电压(VDD)，所述第n个D触发器(Dn)的Q端作为该计数器(C)输出端。
4.如权利要求1所述的锁定指示电路,其特征在于：所述计数器(C)计数完成后单次触发形成一个由低到高的输出信号，计数器(C)重置后才能再次回到低电平输出信号。
5.如权利要求1所述的锁定指示电路,其特征在于：所述预设占空比是50％。
6.如权利要求1所述的锁定指示电路,其特征在于：所述预设规则是利用第三时钟(CLK1)上升沿和下降沿依次采集第四时钟(CLK2)的电平信号。
7.一种具有权利要求1-6任意一项所述锁定指示电路的锁相环(PLL)，所述锁定指示电路判断锁相环是否处于锁定状态，其特征在于，所述锁相环包括：第一～第三分频器(NDivider、MDivider、ODivider)、鉴频检相器(PFD)、电荷泵(CP)、滤波器(LPF)和压控振荡器(VCO)；
所述第一时钟(CLKREF)经过第一分频器(NDivider)进入鉴频检相器(PFD)，所述第二时钟(CLKFBK)进入鉴频检相器(PFD)，所述鉴频检相器(PFD)连接电荷泵(CP)，所述电荷泵(CP)连接滤波器(LPF)，所述滤波器(LPF)压控连接振荡器(VCO)，所述压控振荡器(VCO)的输出信号经第二分频器(MDivider)形成第二时钟(CLKFBK)，所述压控振荡器(VCO)的输出信号经第三分频器(ODivider)作为该锁相环(PLL)输出。
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CN112202446A (zh) * 2019-07-08 2021-01-08 北京三中科技有限公司 一种相位同步装置和方法
CN110515890B (zh) * 2019-08-02 2023-08-01 北京智行者科技股份有限公司 多处理器片上系统mpsoc的数据解析方法及系统
CN110830041B (zh) * 2019-11-25 2023-09-15 上海华力微电子有限公司 占空比50%的连续整数分频器及包括其的锁相环电路
CN110932721A (zh) * 2019-12-04 2020-03-27 河北新华北集成电路有限公司 锁相环锁定指示电路及锁相环
CN111371455B (zh) * 2019-12-31 2024-04-12 京微齐力(北京)科技有限公司 一种用于pll输出频率动态切换的系统
CN112543023B (zh) * 2020-09-28 2023-11-24 苏州锐迪联电子科技有限公司 一种用在pll中的频率检测与跟踪加速电路
CN113225072B (zh) * 2021-05-19 2022-10-04 西安博瑞集信电子科技有限公司 一种基于过采样算法的锁定检测电路
CN113612474B (zh) * 2021-07-23 2023-12-29 厦门芯士力微电子有限公司 一种抗抖动的高速鉴频器电路
CN116155273B (zh) * 2023-04-17 2023-06-23 南京航空航天大学 一种基于频率电压转换的注入锁定锁频环路及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1510860A (zh) * 2002-12-24 2004-07-07 深圳市中兴通讯股份有限公司 一种锁相环的频率锁定检测电路
CN1801622A (zh) * 2004-12-31 2006-07-12 华为技术有限公司 锁相环频率锁定的判断方法及电路
CN106788424A (zh) * 2016-11-30 2017-05-31 上海华力微电子有限公司 一种基于频率比较的锁定指示器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101729136B1 (ko) * 2010-08-19 2017-04-24 삼성전자주식회사 무선통신 시스템에서 디지털 위상 동기 루프 장치 및 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1510860A (zh) * 2002-12-24 2004-07-07 深圳市中兴通讯股份有限公司 一种锁相环的频率锁定检测电路
CN1801622A (zh) * 2004-12-31 2006-07-12 华为技术有限公司 锁相环频率锁定的判断方法及电路
CN106788424A (zh) * 2016-11-30 2017-05-31 上海华力微电子有限公司 一种基于频率比较的锁定指示器

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