CN1801622A - 锁相环频率锁定的判断方法及电路 - Google Patents

Abstract

本发明涉及一种锁相环频率锁定的判断方法及电路。本发明主要是将PLL(锁相环)中的PFD(Phase－Frequency Detector，鉴相器)电路输出的相差判别信号用于PLL频率锁定判断电路，从而可以监测相位的滑动情况，并将出现周期性的相位差滑动作为失锁的判决条件，用来确定锁相环频率是否锁定。因此，本发明显著改善了频率锁定判断电路的部分性能，并可以检测出锁相环因相位突变造成的短暂失锁。而且，本发明中，将频率检测电路和计数锁频判断电路分开设计，配置应用非常灵活且有效降低了对锁相环其他指标的要求。

Description

锁相环频率锁定的判断方法及电路

技术领域

本发明涉及电子电路技术领域，尤其涉及一种锁相环频率锁定的判断方法及电路。

背景技术

PLL(锁相环)作为系统相位误差控制部分，是模拟芯片系统和数模混合芯片系统中常用的重要模块，其作用是实现参考输入时钟频率和输出时钟频率的锁定。PLL是否实现时钟频率的锁定需要通过时钟判断模块进行判定。通过对PLL输出时钟状态的判断可以确定芯片是否可以开始稳定工作，以及实际运行的性能。比如，若在时钟频率未达到系统要求时，即告知后级数字系统可以开始工作，则会产生误码等重要隐患。频率锁定检测电路作为时钟判断模块，其输出通常作为其他模块和子系统的使能控制信号，例如，当判断输出时钟频率符合要求时，则频率锁定检测电路通过使能控制信号通知相应的处理模块开始信号的收发操作等。

目前，频率锁定检测电路通常采用的频率锁定检测方案是通过在一个基准时间内对待检测时钟进行计数来判断频差。如图1和图2所示，基准时间产生电路将参考时钟信号CLKREF进行固定分频，得到一个时间段(为计数时间段TJUG的高电平脉宽)，以引为基准时间；然后，在此基准时间内，对待检测时钟CLKI进行计数；计数值NC被送到计数判断电路中进行比较，如果该值在设定阈值的允许偏差内，则认为该时钟已经完成锁定，输出LOCK信号为高。

比如，当需要判断一个时钟是否在125MHz±1000ppm以内时，首先，根据对频率容限的要求，可以取计数时间段TJUG的高电平脉宽为12μs(误差为320ppm)，假设参考时钟信号CLKREF为10MHz，则应该对该参考时钟分频240次来得到所述计数时间段信号TJUG；在该例中，当计数器的输出NC在1497～1501内时，计数判断电路输出LOCK信号为高，否则为零。

由上述描述可以看出，现有技术采用的频率锁定的判断方法虽然实现了PLL频率锁定的判断，且实现过程较为简单，但是却存在以下缺点：

1、检测灵敏度比较低，对短时间的时钟相位突变无法实现监测；

2、上述方案为基于一个长期的频率锁定的统计判断，对频率锁定过程中可能出现的短暂失锁现象无法处理；

3、上述方案对于超出设计范围的极小固定频差无法实现监测。

发明内容

鉴于上述现有技术所存在的问题，本发明的目的是提供一种锁相环频率锁定的判断方法及电路，以动态监测PLL在锁频过程中是否出现相位差周期性滑动，并把它作为失锁的标志，可以处理相位突变造成的短暂失锁。

本发明的目的是通过以下技术方案实现的：

本发明提供了一种锁相环频率锁定的判断方法，包括：

A、获取锁相环的参考时钟信号与比较时钟信号的相位差信息；

B、对所述的相位差信息连续进行采样；

C、根据采样结果确定并输出所述锁相环的频率锁定信号。

所述的步骤A包括：

根据所述锁相环的鉴相器的输出信号确定所述的相位差信息。

所述的步骤B包括：

获取反相的参考时钟信号和反相的比较时钟信号信息；

利用所述的反相的参考时钟信号和反相的比较时钟信号对鉴相器输出的两路信号进行采样确定所述的相位差信息。

所述的锁相环频率锁定的判断方法还包括：

在反相的比较时钟信号的下降沿附近产生复位信号；

所述的步骤C包括：

根据所述针对相位差信息的采样结果，以及所述复位信号确定相位差信息的周期性变化信息，并根据所述周期性变化信息确定输出相应的锁相环的频率锁定信号。

本发明还提供了一种锁相环频率锁定的判断电路，包括：

相位差测定电路：用于测定获取参考时钟信号与比较时钟信号的相位差信息，并输出给频率锁定分析电路；

频率锁定分析电路：用于对所述的相位差信息持续进行采样，并根据采样结果确定锁相环时钟频率是否锁定。

所述的相位差测定电路为：鉴相器，且可以为锁相环中的鉴相器，所述鉴相器输出两路可以确定参考时钟与比较时钟信号间相位差信息的信号，所述的两路信号为相位超前调整脉宽信号和相位滞后调整脉宽信号。

所述的频率锁定分析电路包括：

反相器：用于将所述的参考时钟信号和比较时钟信号进行反相处理，获得反相的参考时钟信号和比较时钟信号，并输出给频率锁定识别电路；

频率锁定识别电路：利用反相的参考时钟信号和反相的比较时钟信号分别对所述的鉴相器的两路输出信号进行采样确定相应的相位差信息，之后，持续对相应的相位差信息进行周期性采样分析，进而确定并输出相应的锁相环的频率锁定信号

所述的频率锁定识别电路包括：

频率检测电路：用于从鉴相器获取所述的两路信号，从反相器获取所述的反相的参考时钟信号和反相的比较时钟信号，利用反相的参考时钟信号和反相的比较时钟信号分别对所述的两路信号进行采样，确定相应的相位差信息，根据相位差信息生成表示相位差信息周期性变化特性的锁定复位信号，并输出给计数锁频判断电路；

计数锁频判断电路：对频率检测电路输出的锁定复位信号进行采样统计，根据锁定复位信号的周期性变化情况确定锁相环频率是否锁定，并输出对应的锁相环的频率锁定信号。

所述的频率检测电路进一步包括：

采样触发电路：利用反相的参考时钟信号和反相的比较时钟信号通过触发器分别对鉴相器输出的两路信号进行采样，获取代表当前相位差信息的采样触发时钟信号信号；

锁定复位信号产生电路：继续利用触发器对所述的采样时钟触发信号进行采样，确定一路锁定复位信号，并输出给计数锁频判断电路。

所述的采样触发电路包括：

两组双触发器：输入端分别为鉴相器的输出信号，同时输入端还引入反相参考时钟信号和反相比较时钟信号，并分别利用反相的参考时钟信号和反相的比较时钟信号对鉴相器的输出信号进行采样，输出端分别与或非门相连；

或非门：对两组双触发器的输出信号进行处理获得采样触发时钟信号。

所述的采样触发电路还包括：

复位信号产生电路：利用反相参考时钟信号对反相比较时钟信号下降沿附近产生的复位信号进行采样，输出相应的复位信号给锁定复位信号产生电路；

所述的锁定复位信号产生电路包括：

两个触发器：一个触发器引入采样触发时钟信号作为采样信号，对高电平信号进行采样，且该触发器还引入复位信号产生电路输出的复位信号；另一个触发器以反相参考时钟作为采样信号，对另一个触发器的反相输出进行采样，两个触发器的反相输出信号作为与门的输入；

与门：接收所述的两个触发器的两路反相输出信号，并相应的输出锁定复位信号。

所述的计数锁频判断电路：

可编程计数器：锁定复位信号作为其复位信号，反向参考时钟信号作为其时钟输入，与门输出的频率锁定信号馈送到其输入端；

双触发器：以锁定复位信号作为时钟输入，采样输入为高电平信号；

单触发器：可编程计数器的输出作为时钟输入，采样输入为高电平信号；

与门：所述双触发器输出信号的反相信号和单触发器的输出信号作为与门的输入，与门的输出为锁相环的频率锁定信号。

由上述本发明提供的技术方案可以看出，与现有技术相比，本发明显著改善了频率锁定判断电路的部分性能，可以动态监测PLL在锁频过程中是否出现相位差周期性滑动，并把它作为失锁的标志，因而可以检测出锁相环因相位突变造成的短暂失锁。而且，本发明中，将频率检测电路和计数锁频判断电路分开设计，配置应用非常灵活，比如我们把频率检测电路放入一个单独的PLL子系统，而把计数锁频判断电路放入控制系统中用软件来编程实现，则可以针对具体的锁定和失锁标准来实现不同的配置。并以有效降低对锁相环其他指标的要求，比如固定相差。

因此，本发明适用面较广，可以用于各种频率检测的场合，如鉴别不同时钟之间是否有极小的静态频差等，例如当存在很小的静态频差时，在本发明中，两个时钟信号经过足够多的时钟周期后，频率检测电路的输出就会产生复位信号，而无需对电路进行改动以适应小静态频差的检测。

附图说明

图1a为常用频率锁定检测方案示意图；

图1b为图1a的信号时序图；

图2为本发明PLL频率锁定判断电路工作原理示意图；

图3为锁相环的PFD电路输入输出波形图；

图4为本发明PLL频率锁定判断电路频率检测电路逻辑原理图；

图5为图4的信号时序图；

图6为本发明PLL频率锁定判断电路频率检测电路具体逻辑实现框图；

图7为本发明频率检测信号时序图；

图8为本发明PLL频率锁定判断电路计数锁频判断电路的逻辑框图；

具体实施方式

本发明的核心思想是：实时监测锁相环的参考时钟信号和比较时钟信号间的相差信息，并根据相差信息的周期变化情况确定锁相环是否实现频率的锁定，具体为：将PLL(锁相环)中的PFD(Phase-Frequency Detector，鉴相器)电路输出的相差判别信号用于PLL频率锁定判断电路，从而可以监测相位的滑动情况，并将出现周期性的相位差滑动作为失锁的判决条件。

为对本发明有进一步了解首先对本发明所述的方法的实现方式进行描述，本发明所述的锁相环频率锁定的判断方法主要包括以下处理过程：

(1)获取锁相环的参考时钟信号与比较时钟信号的相位差信息，具体可以根据所述锁相环的鉴相器的两路输出信号确定所述的相位差信息。

(2)对所述的相位差信息连续进行采样，具体为：

首先，获取反相的参考时钟信号和反相的比较时钟信号信息；

然后，利用所述的反相的参考时钟信号和反相的比较时钟信号对鉴相器输出的两路信号进行采样确定所述的相位差信息，所述的两路信号包括：相位超前调整脉宽信号和相位滞后调整脉宽信号。

(3)根据采样结果确定并输出所述锁相环的频率锁定信号。

具体为：利用反相的比较时钟信号的下降沿附近产生复位信号对所述针对相位差信息的采样结果进行处理，从而确定相位差信息的周期性变化信息，并根据所述周期性变化信息确定输出相应的锁相环的频率锁定信号，即确定锁相环是否实现频率锁定；

在PLL锁频的过程中，时钟的频差从大逐渐到小，如果最终能够锁定，则无静态频差，只有动态频差存在；频差的存在表现在时钟相位差从小变大，又从大变小，即所谓的相位周期滑动；本发明正是通过监测所述相位滑动情况确定PLL是否完成频率锁定，由于暂态的动态频差不会产生相位周期滑动，因此，如果通过监测发现参考时钟信号和比较时钟信号间存在相位周期性滑动，则确定PLL尚未有完成频率锁定。

基于上述方法，本发明还提供了一种锁相环频率锁定的判断电路，主要包括相位差测试电路和频率锁定分析电路，其中相位差测试电路即鉴相器PFD，所述的频率锁定分析电路则包括反相器、频率检测电路和计数锁频判断电路，下面将逐一进行说明：

相位差测定电路：

用于测定获取参考时钟信号与比较时钟信号的相位差信息，并输出给频率锁定分析电路；由于锁相环中大多设置有鉴相器PFD，因此，所述的相位差测定电路可以是锁相环中的鉴相器，所述鉴相器输出两路可以确定参考时钟与比较时钟信号间相位差信息的信号，所述的两路信号为相位超前调整脉宽信号和相位滞后调整脉宽信号；

频率锁定分析电路：

用于对所述的相位差信息持续进行采样，并根据采样结果确定锁相环时钟频率是否锁定；所述的频率锁定分析电路进一步包括：反相器和频率锁定识别电路；所述的频率识别电路进而包括：频率检测电路和计数锁频判断电路，而所述的频率检测电路在具体实现过程中可以包括采样触发电路和锁定复位信号产生电路，各电路分别叙述如下：

反相器：用于将所述的参考时钟信号和比较时钟信号进行反相处理，获得反相的参考时钟信号和比较时钟信号，并输出给频率锁定识别电路；

采样触发电路：利用反相的参考时钟信号和反相的比较时钟信号通过触发器分别对鉴相器输出的两路信号进行采样，获取代表当前相位差信息的采样触发时钟信号信号；

锁定复位信号产生电路：继续利用触发器对所述的采样时钟触发信号进行采样，确定一路锁定复位信号，并输出给计数锁频判断电路；

计数锁频判断电路：对频率检测电路输出的锁定复位信号进行采样统计，根据锁定复位信号的周期性变化情况确定锁相环频率是否锁定，并输出对应的锁相环的频率锁定信号。

下面再对本发明所述的判断电路的具体实现方式进行描述，如图2所示，本发明所述的判断电路包括：鉴相器、反相器、频率检测电路和计数锁频判断电路，所述PLL频率锁定判断电路与PLL中的鉴相器电路协同工作，所述频率检测电路根据所述PFD输出的相差判别信号实时监测相位的变化情况，并输出一个锁定复位信号RSTL；后级的计数锁频判断电路根据所述锁定复位信号RSTL的周期性进行计数判断，并以此决定PLL是否完成频率锁定。

如图2所示，PFD电路主要完成参考时钟信号CKREF和锁相环PLL自身所产生的比较时钟信号CKI的频率/相位检测，PFD输出的UP/DN(相位超前调整脉宽信号和相位滞后调整脉宽信号)的高电平脉宽差反映了这两个时钟实时的相位差异，如图3所示；同时，所述参考时钟信号和比较时钟信号还经反相器反相后，变为反相参考时钟CLKREF和反相比较时钟CLKI提供给所述的频率检测电路和计数锁频判断电路；

所述的频率检测电路根据输入的信号，实时监测相位的变化情况，并输出一个锁定复位信号RSTL；后级的计数锁频判断电路对锁定复位信号RSTL的周期特性进行计数判断，根据输出的LOCK信号决定PLL环路是否锁定/失锁。

如图4所示，所述的频率检测电路在具体实现过程中包括采样触发电路和锁定复位信号产生电路。其中：

所述采样触发电路由两组触发器和或非门组成，其中，UP、DN信号分别作为两组触发器的采样信号，CLKREF、CLKI信号分别作为两组触发器的时钟信号，两组触发器均可以由两级采样触发器组成，且两组触发器的输出作为或非门的输入，或非门的输出则为采样触发时钟信号，该信号用于接入锁定复位信号产生电路；

所述的锁定复位信号产生电路即为边缘检测和脉冲输出电路(EdgeDetect&pulse out)，所述的电路实现的功能，即工作原理参照图5所示：当采样触发电路的输出CKX变为高电平时，电路会检测到这个上升沿，然后输出一个正脉冲RSTL，脉冲宽度等于CLKREF的时钟周期；每一个CKX的上升沿，都会对应产生一个RSTL的正脉冲。

本发明中，所述的频率检测电路的具体实现方式还可以如图6所示，所述的频率检测电路同样包括采样触发电路和锁定复位信号产生电路，两电路由7个触发器(DFF1～DFF7)，1个二输入或非逻辑门NOR2，1个二输入与逻辑门AN2构成。其中，各输入信号UP、DN、CLKREF、CLKI和CLKD的时序如图3所示。在采样触发电路中，分别用反相参考时钟CLKREF去采样相位超前调整脉宽信号UP，用反相比较时钟CLKI去采样相位滞后调整脉宽信号DN。由图3可以看出，当PFD输入端的参考时钟CKREF和比较时钟CKI中的任一时钟的相位超前另一时钟T/2以上时(T为超前时钟的周期)，则会导致图6中采样触发时钟信号CKX变低；同理，当所述的相位差小于T/2时，采样触发时钟信号CKX则会变高。另外，还在反相比较时钟信号CLKI的下降沿附近产生一个复位脉冲CLKD提供给触发器DFF5，并利用反相参考时钟CLKREF对复位脉冲CLKD进行采样，采样输出复位信号RSTX作为触发器DFF6的复位信号。

所述的锁定复位信号产生电路则用来保证采样触发时钟CKX的上升沿和随后的复位信号RSTX的组合可以产生一个固定脉宽的锁定复位信号RSTL。具体的工作原理为：当采样触发时钟CKX的电平由低变高时，会通过触发器DFF6将触发器DFF6的反相输出信号DX1变低，同时使锁定复位信号RSTL置低；在随后的反相参考时钟CLKREF的上升沿，会通过触发器DFF7使触发器DFF7的反相输出信号DX2变高；相应的状态会一直维持直到复位信号RSTX将触发器DFF6复位为止。当RSTX将触发器DFF6复位后，触发器DFF6的反相输出信号DX1变为高，由于此前触发器DFF7的反相输出信号DX2已为高，因此锁定复位信号RSTL变高；在随后的反相参考时钟CLKREF的上升沿，会把触发器DFF7的反相输出信号DX2变低，使锁定复位信号RSTL出现一个宽度等于反相参考时钟CLKREF周期的高脉冲后，又变为低。

图7为频率检测电路的信号时序图，假设图2中的CKREF超前于CKI，其相对关系如图3所示。当相位超前调整脉宽信号UP和相位滞后调整脉宽信号DN的相位差小于T/2时(T为参考时钟CKREF的周期，后述CLKREF的周期也等于T)，采样触发时钟CKX变为高，如前所述，当复位信号RSTX为高时，会使锁定复位信号RSTL也出现宽度为T的高脉冲，由于复位信号RSTX是由反相参考时钟CLKREF同步产生的，因此锁定复位信号RSTL也是和反相参考时钟CLKREF同步的。当相位超前调整脉宽信号UP和相位滞后调整脉宽信号DN的相位差大于T/2时，采样触发时钟CKX变为低。当PLL出现相位周期性滑动时，便会出现相位差从极小到极大，又从极大到极小，每次滑动都会使锁定复位信号RSTL出现一个高脉冲。各个高脉冲间的间隔就表征了频差的大小。

本发明中，所述的计数锁频判断电路如图8所示，频率检测电路输出的锁定复位信号RSTL作为可编程计数器的复位信号，并作为触发器DFF9和触发器DFF10的时钟；当PLL还未锁定时，锁定复位信号RSTL连续的复位脉冲会通过触发器DFF9和触发器DFF10使触发器DFF10的反相输出信号DX4置低，从而通过与门AN2使LOCK为低；当PLL接近锁定时，锁定复位信号RSTL的复位脉冲间隔越来越长，当可编程计数器可以在锁定复位信号RSTL复位前完成失锁计数(LK＝0)时，则输出计数完成信号CF的高脉冲，该高脉冲通过触发器DFF8(DFF8的输入等于VDD，即高电平)使其反相输出信号DX3为高，同时复位触发器DFF9和触发器DFF10，使触发器DFF10的反相输出信号DX4为高，因此频率锁定信号LOCK输出为高，说明PLL完成锁定。

本发明中，当PLL完成锁定后，相应的电路还可以用来监测PLL是否失锁。如果在计数器的锁定计数完成以前(LK＝1)，出现了2次锁定复位信号RSTL的高脉冲，则触发器DFF10的反相输出信号DX4变为低，将频率锁定信号LOCK置低，说明PLL失锁。

通常在PLL的锁定判断上，入锁条件会比失锁条件严格，比如入锁条件为频差小于250ppm，而失锁条件为频差大于1000ppm。可编程计数器在不同的LK状态下，设置不同的失锁/锁定计数值，即失锁计数的时间要大于锁定计数的时间。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (12)

1、一种锁相环频率锁定的判断方法，其特征在于，包括：

A、获取锁相环的参考时钟信号与比较时钟信号的相位差信息；

B、对所述的相位差信息连续进行采样；

C、根据采样结果确定并输出所述锁相环的频率锁定信号。

2、根据权利要求1所述的锁相环频率锁定的判断方法，其特征在于，所述的步骤A包括：

根据所述锁相环的鉴相器的输出信号确定所述的相位差信息。

3、根据权利要求1所述的锁相环频率锁定的判断方法，其特征在于，所述的步骤B包括：

获取反相的参考时钟信号和反相的比较时钟信号信息；

利用所述的反相的参考时钟信号和反相的比较时钟信号对鉴相器输出的两路信号进行采样确定所述的相位差信息。

4、根据权利要求1、2或3所述的锁相环频率锁定的判断方法，其特征在于，该方法还包括：

在反相的比较时钟信号的下降沿附近产生复位信号；

所述的步骤C包括：

根据所述针对相位差信息的采样结果，以及所述复位信号确定相位差信息的周期性变化信息，并根据所述周期性变化信息确定输出相应的锁相环的频率锁定信号。

5、一种锁相环频率锁定的判断电路，其特征在于，包括：

相位差测定电路：用于测定获取参考时钟信号与比较时钟信号的相位差信息，并输出给频率锁定分析电路；

频率锁定分析电路：用于对所述的相位差信息持续进行采样，并根据采样结果确定锁相环时钟频率是否锁定。

6、根据权利要求5所述的锁相环频率锁定的判断电路，其特征在于，所述的相位差测定电路为：鉴相器，且可以为锁相环中的鉴相器，所述鉴相器输出两路可以确定参考时钟与比较时钟信号间相位差信息的信号，所述的两路信号为相位超前调整脉宽信号和相位滞后调整脉宽信号。

7、根据权利要求6所述的锁相环频率锁定的判断电路，其特征在于，所述的频率锁定分析电路包括：

反相器：用于将所述的参考时钟信号和比较时钟信号进行反相处理，获得反相的参考时钟信号和比较时钟信号，并输出给频率锁定识别电路；

频率锁定识别电路：利用反相的参考时钟信号和反相的比较时钟信号分别对所述的鉴相器的两路输出信号进行采样确定相应的相位差信息，之后，持续对相应的相位差信息进行周期性采样分析，进而确定并输出相应的锁相环的频率锁定信号

8、根据权利要求6或7所述的锁相环频率锁定的判断电路，其特征在于，所述的频率锁定识别电路包括：

频率检测电路：用于从鉴相器获取所述的两路信号，从反相器获取所述的反相的参考时钟信号和反相的比较时钟信号，利用反相的参考时钟信号和反相的比较时钟信号分别对所述的两路信号进行采样，确定相应的相位差信息，根据相位差信息生成表示相位差信息周期性变化特性的锁定复位信号，并输出给计数锁频判断电路；

计数锁频判断电路：对频率检测电路输出的锁定复位信号进行采样统计，根据锁定复位信号的周期性变化情况确定锁相环频率是否锁定，并输出对应的锁相环的频率锁定信号。

9、根据权利要求8所述的锁相环频率锁定的判断电路，其特征在于，所述的频率检测电路进一步包括：

采样触发电路：利用反相的参考时钟信号和反相的比较时钟信号通过触发器分别对鉴相器输出的两路信号进行采样，获取代表当前相位差信息的采样触发时钟信号信号；

锁定复位信号产生电路：继续利用触发器对所述的采样时钟触发信号进行采样，确定一路锁定复位信号，并输出给计数锁频判断电路。

10、根据权利要求9所述的锁相环频率锁定的判断电路，其特征在于：

所述的采样触发电路包括：

两组双触发器：输入端分别为鉴相器的输出信号，同时输入端还引入反相参考时钟信号和反相比较时钟信号，并分别利用反相的参考时钟信号和反相的比较时钟信号对鉴相器的输出信号进行采样，输出端分别与或非门相连；

或非门：对两组双触发器的输出信号进行处理获得采样触发时钟信号。

11、根据权利要求10所述的锁相环频率锁定的判断电路，其特征在于：

所述的采样触发电路还包括：

复位信号产生电路：利用反相参考时钟信号对反相比较时钟信号下降沿附近产生的复位信号进行采样，输出相应的复位信号给锁定复位信号产生电路；

所述的锁定复位信号产生电路包括：

两个触发器：一个触发器引入采样触发时钟信号作为采样信号，对高电平信号进行采样，且该触发器还引入复位信号产生电路输出的复位信号；另一个触发器以反相参考时钟作为采样信号，对另一个触发器的反相输出进行采样，两个触发器的反相输出信号作为与门的输入；

与门：接收所述的两个触发器的两路反相输出信号，并相应的输出锁定复位信号。

12、根据权利要求8所述的锁相环频率锁定的判断电路，其特征在于，所述的计数锁频判断电路：

可编程计数器：锁定复位信号作为其复位信号，反向参考时钟信号作为其时钟输入，与门输出的频率锁定信号馈送到其输入端；

双触发器：以锁定复位信号作为时钟输入，采样输入为高电平信号；

单触发器：可编程计数器的输出作为时钟输入，采样输入为高电平信号；

与门：所述双触发器输出信号的反相信号和单触发器的输出信号作为与门的输入，与门的输出为锁相环的频率锁定信号。

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