CN104485946A - 一种锁相环锁定状态检测电路 - Google Patents

Abstract

本发明一种锁相环锁定状态检测电路结构，包括滤波电路、自复位采样电路、比较电路和状态锁定电路；根据具体锁相环设计指标，确定自复位采样电路触发器链级数n的取值；锁相环反馈频率和监频鉴相器输出频率分别控制自复位采样电路两条触发器链的时钟输入端，实现对锁相环输入参考频率和反馈频率状态的判定，同时判定输出信号与比较电路的输入端相连，利用比较电路实现对判定结果的表决与采样；状态锁定电路根据比较电路的输出信号，产生可变状态锁定信号与恒定状态锁定信号两种锁定信号；完成对锁相环的锁定状态进行检测，电路结构简单、灵活，同时针对不同应用需求能够输出可变锁定信号与恒定锁定信号两种锁定信号。

Description

一种锁相环锁定状态检测电路

技术领域

本发明涉及半导体集成电路领域，具体为一种锁相环锁定状态检测电路。

背景技术

锁相环利用反馈控制原理实现输入信号与输出信号频率及相位的同步，主要包括监频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器五部分。锁相环广泛应用于通信、雷达、航空航天、汽车电子和测量仪表等各个技术领域，主要作用是产生一个稳定、可靠的高频时钟信号。随着集成电路设计技术突飞猛进的发展，电路工作主频直线上升。因此，锁相环应用范围将越来越广。

锁相环的工作状态可以分为锁定状态和失锁状态两种状态，锁定时间是锁相环设计的一个关键指标，如何检测锁相环的锁定状态也是锁相环设计的关键技术之一，目前大部分锁相环并没有锁定状态检测功能。为了判断锁相环是否锁定，有些设计人员采用计数器计时的方法，当计数器计时大于锁相环锁定时间时，认为锁相环锁定；但是，由于集成电路的工作状态受到工艺、电压、温度的影响，所以当锁相环工作在不同的环境时其锁定时间是不一样的，这种方法无法实时监测锁相环的工作状态，只能利用锁相环最大锁定时间来确保锁相环进入锁定状态。还有一些锁相环锁定检测电路利用输入频率和输出频率之间的倍数关系进行计数，但这种方法无法识别相位失锁的情况，而且电路设计比较复杂、不灵活，同时也没有考虑到如何对锁相环第一次锁定后的锁定信号进行保持。

现有技术中的锁相环电路如图1所示，利用锁相环电路的复位信号RESET、输入参考时钟FREF、分频器815输出频率FFB和监频鉴相器811输出脉冲信号FUP，分别作为输入信号与锁相环锁定检测电路816相连，锁相环锁定检测电路816输出可变锁定信号LOCK1和恒定锁定信号LOCK2；可变锁定信号LOCK1的特点是可以随时监控锁相环是否处于锁定状态，恒定锁定信号LOCK2的特点是当锁相环第一次锁定后一直处于高电平状态，即使当锁相环再次失锁LOCK2仍保持高电平；其中，监频鉴相器811的输出脉冲信号FDN和FUP是其输入信号FREF和FFB监频鉴相的结果，锁相环锁定检测电路816既可以利用信号FDN，也可以利用信号FUP，此处以锁相环锁定检测电路816采用信号FUP为例进行介绍。

发明内容

针对现有技术中存在的问题，本发明提供一种电路结构简单，能够在第一锁定后实现锁定信号保持的锁相环锁定状态检测电路。

本发明是通过以下技术方案来实现：

本发明一种锁相环锁定状态检测电路，包括依次连接的滤波电路、自复位采样电路、比较电路和状态锁定电路；滤波电路用于对输入脉冲信号进行低通滤波获得输出信号；自复位采样电路的输入端分别接入复位信号、分频器的输出频率和滤波电路的输出信号，第一输出端和第二输出端分别与比较电路的输入端相连；比较电路的输入端还接入复位信号和输入参考时钟，输出端输出信号，并与状态锁定电路的输入端相连；状态锁定电路的输入端还接入复位信号，输出端输出可变锁定信号和恒定锁定信号；当锁相环锁定时可变锁定信号跳变为高电平，当锁相环失锁时可变锁定信号跳变为低电平；在锁相环第一次锁定后恒定锁定信号保持为高电平，直到锁相环再次复位或重新上电。

优选的，自复位采样电路包括两个PMOS晶体管，2n+2个触发器，两个反相器，一个二输入与非门，以及一个二输入或非门；复位信号与第一二输入与非门的第二输入端相连；分频器输出频率分别与n+1个依次级联的A端触发器的时钟输入端相连；滤波电路输出信号与第一反相器的输入端相连；第一反相器的输出端分别与n+1个依次级联的B端触发器的时钟输入端相连；第一PMOS晶体管的源端接电源电压，栅端与漏端短接并与首级A端触发器的数据输入端相连，非末级A端触发器的数据输出端分别与后一级触发器的数据输入端相连，末级A端触发器的数据输出端与二输入或非门的第一输入端相连；第二PMOS晶体管的源端接电源电压，栅端与漏端短接并与首级B端触发器的数据输入端相连，非末级B端触发器的数据输出端分别与后一级触发器的数据输入端相连，末级B端触发器的数据输出端与二输入或非门的第二输入端相连；二输入或非门的输出端与二输入与非门的第一输入端相连，二输入与非门的输出端与第二反相器的输入端相连；第二反相器的输出端与触发器的复位信号端相连；自复位采样电路中各非末级触发器的输出端输出的第一输出信号和第二输出信号分别与比较电路的输入端相连。

进一步，比较电路包括一个反相器，n个二输入异或门，一个等效n输入与非门，以及一个触发器；复位信号与比较触发器的置位信号端相连；输入参考时钟与第三反相器的输入端相连，第三反相器的输出端与比较触发器的时钟输入端相连；第一输出端和第二输出端分别对应的接入到二输入异或门的第一输入端和第二输入端，输出端分别与等效n输入与非门的输入端对应相连，等效n输入与非门的输出端与对比触发器的数据输入端相连，对比触发器的数据输出端作为比较电路的输出端，并输出信号；比较电路的输出端与状态锁定电路的输入端相连。

再进一步，状态锁定电路包括一个PMOS晶体管，两个反相器，以及三个二输入与非门；复位信号RESET与第三二输入与非门nand3的第一输入端相连，比较电路的输出端与第二二输入分别与非门nand2的第一输入端和第四反相器inv4的输入端相连；第四反相器inv4的输出端输出可变锁定信号LOCK1；第三PMOS晶体管的源端与电源电压的第二输入端相连；第四二输入与非门的输出端与第二二输入与非门的第二输入端相连，第二二输入与非门的输出端与第三二输入与非门的第二输入端相连；第三二输入与非门的输出端与第五反相器的输入端相连，第五反相器的输出端与第四二输入与非门的第一输入端相连，同时第五反相器的输出端作为状态锁定电路的输出端，输出恒定锁定信号。

与现有技术相比，本发明具有以下有益的技术效果：

本发明利用锁相环电路的复位信号、输入参考时钟、分频器输出频率和监频鉴相器输出脉冲信号，以及对应组成部分的设置，能够根据具体锁相环设计指标，确定自复位采样电路触发器链级数n的取值和滤波电路能够滤除的脉冲宽度；锁相环反馈频率和监频鉴相器输出频率分别控制自复位采样电路两条触发器链的时钟输入端，实现对锁相环输入参考频率和反馈频率状态的判定，同时判定输出信号与比较电路的输入端相连，利用比较电路实现对判定结果的表决与采样；状态锁定电路根据比较电路的输出信号，产生可变状态锁定信号与恒定状态锁定信号两种锁定信号；完成对锁相环的锁定状态进行检测，电路结构简单、灵活，同时针对不同应用需求能够输出可变锁定信号与恒定锁定信号两种锁定信号。

进一步的，通过调整滤波电路参数与自复位采样电路级数n的取值，可以兼容不同性能参数的锁相环或同一锁相环不同工艺、电压与温度下锁定状态的变化，同时当n值较大时可以避免伪锁定导致可变锁定信号和恒定锁定信号跳变为高电平。

进一步的，比较电路采用异或门、与非门和一个触发器组成，用于对两路触发器链的输出信号进行对比，从而判断此时锁相环是否处于锁定状态，并可以通过复位信号对触发器输出状态进行复位，从而关闭锁定状态检测电路；触发器时钟端接入参考时钟信号，可以实现每个参考时钟周期对锁相环锁定状态进行实时判断。

进一步的，状态锁定电路采用一个锁存器结构，输出可变锁定信号和恒定锁定信号两路信号，可变锁定信号实现对锁相环锁定状态的实时监控，恒定锁定信号实现对锁相环第一次锁定状态的存储与保持，为后续电路使用锁相环提供了便捷的指示信号，且电路结构简单、性能可靠。

附图说明

图1为现有技术中锁相环电路结构原理框图。

图2为本发明实例中所述条件下产生的各种信号的波形示意图。

图3为本发明实例中所述产生电路的结构原理框图。

图4为本发明实例中所述产生电路的结构图。

图中：811为锁相环监频鉴相器；812为锁相环电荷泵；813为锁相环低通滤波器；814为锁相环压控振荡器；815为锁相环分频器；816为本发明锁相环锁定检测电路；821为滤波电路；822为自复位采样电路；823为比较电路；824为状态锁定电路；FREF为输入参考时钟；FFB为分频器输出频率；FUP和FDN为监频鉴相器输出脉冲信号；RESET为复位信号；LOCK1为可变锁定信号；LOCK2为恒定锁定信号。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

本发明一种锁相环锁定状态检测电路，如图3所示，其包括滤波电路821、自复位采样电路822、比较电路823和状态锁定电路824四部分。并且各输入信号的对应关系如图2所示。

锁相环锁定状态检测电路工作前应先利用复位信号对电路进行复位操作。参见图4，复位信号RESET用于对锁相环锁定状态检测电路进行复位，当RESET信号为低电平时，触发器DFFA1，DFFA2……，DFFAn，DFFAn+1，DFFB1，DFFB2……，DFFBn，DFFBn+1的数据输出端Q输出低电平，处于复位状态；比较触发器DFF1的数据输出端Q输出高电平，处于置位状态；锁相环锁定检测电路的可变锁定信号LOCK1和恒定锁定信号LOCK2处于低电平状态。

分频器815输出频率FFB用于控制触发器链DFFA1，DFFA2……，DFFAn，DFFAn+1的时钟输入端CK，实现触发器链的数据传输；监频鉴相器811输出脉冲信号FUP与滤波电路821的输入端相连，经滤波电路821滤波后与第一反相器inv1的输入端相连，第一反相器inv1的输出端用于控制B端触发器链DFFB1，DFFB2……，DFFBn，DFFBn+1的时钟输入端CK，实现触发器链的数据传输。输入参考时钟FREF经过第三反相器inv3后用于控制比较触发器DFF1的时钟输入端CK，实现对等效n输入与非门M1输出端信号的采样。

滤波电路821实现对输入脉冲信号FUP的低通滤波功能，并获得输出信号spf，该输出信号spf与自复位采样电路822的输入端相连，滤波电路采用典型的RC滤波结构，其能够滤除的脉冲宽度根据锁相环特性指标进行设定。

自复位采样电路822包括两个PMOS晶体管，2n+2个触发器，两个反相器，一个二输入与非门，一个二输入或非门；复位信号RESET与二输入与非门nand1的第二输入端b相连；分频器815输出频率FFB分别与A端触发器DFFA1，DFFA2，……，DFFAn+1的时钟输入端CK相连；滤波电路821输出信号spf与第一反相器inv1的输入端相连；第一反相器inv1的输出端分别与B端触发器DFFB1，DFFB2，……，DFFBn+1的时钟输入端CK相连；第一PMOS晶体管mos1的源端接电源电压vdd，栅端与漏端短接并与A端首级触发器DFFA1的数据输入端D相连，A端二级触发器DFFA2的数据输出端Q与A端三级触发器DFFA3的数据输入端D相连，……，A端n-1级触发器DFFAn-1的数据输出端Q与A端n级触发器DFFAn的数据输入端D相连，……，A端n+1级触发器DFFAn+1的数据输出端Q与第一二输入或非门nor1的第一输入端a相连；第二PMOS晶体管mos2的源端接电源电压vdd，栅端与漏端短接并与B端首级触发器DFFB1的数据输入端D相连，B端二级触发器DFFB2的数据输出端Q与B端三级触发器DFFB3的数据输入端D相连，……，B端n-1级触发器DFFBn-1的数据输出端Q与B端n级触发器DFFBn的数据输入端D相连……，触发器DFFBn+1的数据输出端Q与二输入或非门nor1的第二输入端b相连；二输入或非门的输出端y与第一二输入与非门的第一输入端a相连，第一二输入与非门的输出端与第二反相器inv2的输入端相连；第二反相器inv2的输出端与A端触发器DFFA1，DFFA2，……，DFFAn+1的复位信号端RN和B端触发器DFFB1，DFFB2，……，DFFBn+1的复位信号端RN相连；自复位采样电路822输出信号a1～an和b1～bn，并与比较电路823的输入端相连。A端触发器链DFFA1，DFFA2，……，DFFAn+1与B端触发器链DFFB1，DFFB2，……，DFFBn+1的级数，即n取值的大小应根据锁相环具体指标进行选取，它决定了锁相环处于锁定状态多长时间后认为锁相环锁定，以防止将锁相环的瞬态锁定误认为是处于锁定状态。参见图2，以n等于4为例，但不局限于n等于4的情况，可见当锁相环锁定状态持续4个周期以分频器输出频率FFB的周期为参考时，可变锁定信号LOCK1跳变为高电平；若是第一次锁定，恒定锁定信号LOCK2同样由低电平跳变为高电平。当锁相环再次失锁时，可变锁定信号LOCK1跳变为低电平，而恒定锁定信号LOCK2仍保持高电平。

比较电路823包括一个反相器，n个二输入异或门，一个等效n输入与非门，一个触发器；锁相环电路的复位信号RESET与触发器DFF1的置位信号端SN相连；锁相环的输入参考时钟FREF与第三反相器inv3的输入端相连，第三反相器inv3的输出端与比较触发器DFF1的时钟输入端CK相连；自复位采样电路822输出端A1与二输入异或门xor1的第一输入端a相连，自复位采样电路822输出端B1与二输入异或门xor1的第二输入端b相连，自复位采样电路822输出端A2与二输入异或门xor2的第一输入端a相连，自复位采样电路822输出端B2与二输入异或门xor2的第二输入端b相连，……，自复位采样电路822输出端An与二输入异或门xorn的第一输入端a相连，自复位采样电路822输出端Bn与二输入异或门xorn的第二输入端b相连；二输入异或门xor1的输出端与等效n输入与非门的第一输入端c1相连，二输入异或门xor2的输出端与等效n输入与非门的第二输入端c2相连，……，二输入异或门xorn的输出端与等效n输入与非门的第n输入端cn相连；等效n输入与非门的输出端与比较触发器DFF1的数据输入端D相连，比较触发器DFF1的数据输出端Q作为比较电路823的输出端，并输出信号slock；比较电路823的输出端slock与状态锁定电路824的输入端相连。参见图4，比较电路823用于比较A1与B1，A2与B2，……，An与Bn这n对输入信号，当且仅当这n对输入信号每一对信号都不相同时，等效n输入与非门M1才输出低电平，且被触发器DFF1采样输出，此时锁相环处于锁定状态。

状态锁定电路824包括一个PMOS晶体管，两个反相器，三个二输入与非门；锁相环电路的复位信号RESET与第三二输入与非门nand3的第一输入端a相连，比较电路823的输出端slock与第二二输入与非门nand2的第一输入端a、第四反相器inv4的输入端相连；第四反相器inv4的输出端输出可变锁定信号LOCK1，当锁相环锁定时该信号跳变为高电平，当锁相环失锁时该信号跳变为低电平；第三PMOS晶体管mos3的源端与电源电压vdd相连，栅端与漏端短接并与第四二输入与非门nand4的第二输入端b相连；第四二输入与非门nand4的输出端与第二二输入与非门nand2的第二输入端b相连，第二二输入与非门nand2的输出端与第三二输入与非门nand3的第二输入端b相连；第三二输入与非门nand3的输出端与第五反相器inv5的输入端相连，第五反相器inv5的输出端与第四二输入与非门nand4的第一输入端a相连，同时第五反相器inv5的输出端作为状态锁定电路824的输出端，输出恒定锁定信号LOCK2，在锁相环第一次锁定后该信号保持为高电平，直到锁相环再次复位或重新上电。状态锁定电路824输出可变锁定信号LOCK1和恒定锁定信号LOCK2两种信号，可变锁定信号用于随时监测锁相环是否处于锁定状态，恒定锁定信号LOCK2用于监测记录锁相环第一次的锁定状态。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施方式仅限于此，对于本发明所属一种锁相环锁定状态检测电路结构的技术人员来说，在不脱离本发明思路的前提下，还可以设计若干锁相环锁定状态检测电路，都应当视为属于本发明所提交的权利要求书确定的专利保护范围。

Claims (4)

1.一种锁相环锁定状态检测电路，其特征在于，包括依次连接的滤波电路(821)、自复位采样电路(822)、比较电路(823)和状态锁定电路(824)；

所述滤波电路(821)用于对输入脉冲信号(FUP)进行低通滤波获得输出信号(spf)；

所述自复位采样电路(822)的输入端分别接入复位信号(RESET)、分频器(815)的输出频率(FFB)和滤波电路(821)的输出信号(spf)，第一输出端(A1～An)和第二输出端(B1～Bn)分别与比较电路(823)的输入端相连；

所述比较电路(823)的输入端还接入复位信号(RESET)和输入参考时钟(FREF)，输出端输出信号(slock)，并与状态锁定电路(824)的输入端相连；

所述状态锁定电路(824)的输入端还接入复位信号(RESET)，输出端输出可变锁定信号(LOCK1)和恒定锁定信号(LOCK2)；当锁相环锁定时可变锁定信号(LOCK1)跳变为高电平，当锁相环失锁时可变锁定信号(LOCK1)跳变为低电平；在锁相环第一次锁定后恒定锁定信号(LOCK2)保持为高电平，直到锁相环再次复位或重新上电。

2.根据权利要求1所述的一种锁相环锁定状态检测电路，其特征在于，所述的自复位采样电路(822)包括两个PMOS晶体管，2n+2个触发器，两个反相器，一个二输入与非门，以及一个二输入或非门；

复位信号(RESET)与第一二输入与非门(nand1)的第二输入端(b)相连；分频器(815)输出频率(FFB)分别与n+1个依次级联的A端触发器(DFFA1，DFFA2，……，DFFAn+1)的时钟输入端(CK)相连；滤波电路(821)输出信号(spf)与第一反相器(inv1)的输入端相连；第一反相器(inv1)的输出端分别与n+1个依次级联的B端触发器(DFFB1，DFFB2，……，DFFBn+1)的时钟输入端(CK)相连；

第一PMOS晶体管(mos1)的源端接电源电压(vdd)，栅端与漏端短接并与首级A端触发器(DFFA1)的数据输入端(D)相连，非末级A端触发器(DFFA1，……，DFFAn)的数据输出端(Q)分别与后一级触发器的数据输入端(D)相连，末级A端触发器(DFFAn+1)的数据输出端(Q)与二输入或非门(nor1)的第一输入端(a)相连；

第二PMOS晶体管(mos2)的源端接电源电压(vdd)，栅端与漏端短接并与首级B端触发器(DFFB1)的数据输入端(D)相连，非末级B端触发器(DFFB1，……，DFFBn)的数据输出端(Q)分别与后一级触发器的数据输入端(D)相连，末级B端触发器(DFFBn+1)的数据输出端(Q)与二输入或非门(nor1)的第二输入端(b)相连；

二输入或非门的输出端(y)与二输入与非门的第一输入端(a)相连，二输入与非门的输出端与第二反相器(inv2)的输入端相连；第二反相器(inv2)的输出端与触发器的复位信号端(RN)相连；自复位采样电路(822)中各非末级触发器的输出端输出的第一输出信号(a1～an)和第二输出信号(b1～bn)分别与比较电路(823)的输入端相连。

3.根据权利要求2所述的一种锁相环锁定状态检测电路，其特征在于，所述的比较电路(823)包括一个反相器，n个二输入异或门，一个等效n输入与非门，以及一个触发器；

复位信号(RESET)与比较触发器(DFF1)的置位信号端(SN)相连；输入参考时钟(FREF)与第三反相器(inv3)的输入端相连，第三反相器(inv3)的输出端与比较触发器(DFF1)的时钟输入端(CK)相连；

第一输出端(A1～An)和第二输出端(B1～Bn)分别对应的接入到二输入异或门(xor1～xorn)的第一输入端和第二输入端，输出端分别与等效n输入与非门的输入端(c1～cn)对应相连，等效n输入与非门的输出端与对比触发器(DFF1)的数据输入端(D)相连，对比触发器(DFF)的数据输出端(Q)作为比较电路(823)的输出端，并输出信号(slock)；比较电路(823)的输出端(Slock)与状态锁定电路(824)的输入端相连。

4.根据权利要求1或3所述的一种锁相环锁定状态检测电路，其特征在于，所述的状态锁定电路(824)包括一个PMOS晶体管，两个反相器，以及三个二输入与非门；

复位信号RESET与第三二输入与非门nand3的第一输入端(a)相连，比较电路(823)的输出端(Slock)与第二二输入分别与非门nand2的第一输入端(a)和第四反相器inv4的输入端相连；第四反相器inv4的输出端输出可变锁定信号LOCK1；

第三PMOS晶体管(mos3)的源端与电源电压(vdd0相连，栅端与漏端短接并与第四二输入与非门(nand4)的第二输入端(b)相连；第四二输入与非门(nand4)的输出端与第二二输入与非门(nand2)的第二输入端(b)相连，第二二输入与非门(nand2)的输出端与第三二输入与非门(nand3)的第二输入端(b)相连；第三二输入与非门(nand3)的输出端与第五反相器(inv5)的输入端相连，第五反相器(inv5)的输出端与第四二输入与非门(nand4)的第一输入端(a)相连，同时第五反相器(inv5)的输出端作为状态锁定电路(824)的输出端，输出恒定锁定信号(LOCK2)。