CN113225072A - 一种基于过采样算法的锁定检测电路 - Google Patents

Abstract

本发明适用于锁相环锁定检测领域，公开了基于过采样算法的锁定检测电路包括分频电路A、分频电路B、采样电路、比较电路和控制电路，基于过采样算法的锁定检测电路将分频后的参考时钟信号和分频后的反馈时钟信号同时送入所述采样电路的数据输入端，高频采样时钟控制采样电路的时钟输入端，实现对锁相环参考时钟频率和反馈时钟频率的采集，采集结果与比较电路的输入端相连，利用比较电路实现对采样结果的判断，从而判定锁相环的锁定状态。采用高频段的采样时钟去同时对分频后的参考时钟和分频后的反馈时钟采样，这种方式很大程度上缩短了锁定判断周期，且参考时钟信号和反馈时钟信号的相位检测更加频繁，锁定误判的几率大大减小。

Description

一种基于过采样算法的锁定检测电路

技术领域

本发明涉及锁相环锁定检测技术领域，尤其涉及一种基于过采样算法的锁定检测电路。

背景技术

目前，锁相环被广泛应用于通信、航天、测量、控制等各个技术领域，其主要作用是产生一个精确、稳定可靠的高频时钟信号。锁相环的输出时钟信号精确稳定与否对下一级应用会产生较大的影响，因此用于检测锁相环锁定状态的锁定检测电路将非常重要，当锁相环锁定时，锁定检测电路会输出有效的锁定信号给下一级电路，以启动下一级电路正常工作。

现有的一种锁定检测电路是检测参考时钟和反馈时钟的相位差，若该相位差在预设范围内，则输出锁定标志信号。但这种锁定电路容易因为环路内其它电路的影响导致反馈时钟稳定，而此时的参考时钟和反馈时钟相差仍超出预设范围，从而出现锁定误判的情况。另一种常见的锁定检测电路是对参考时钟和反馈时钟进行计数操作，从某一时刻开始，如果在一个时间段内，两个计数器的计数值相等，则表示参考时钟和反馈时钟的相位达到了锁定。由于两个时钟的频率都比较高，如果直接进行计数操作，计数器的设计将变得困难。且可能存在相同时间内参考时钟计数值和反馈时钟脉冲计数值相等，但两时钟的相位并没有对齐，输出时钟信号还不稳定，出现锁定误判问题。为确保准确检测到锁相环的锁定状态，通常会增加计数周期，这样会增加整个锁相环的锁定检测时间。

随着集成电路工艺的迅速发展，实现高精度、快速锁定检测电路成为急需解决的技术难题。

发明内容

本发明的目的在于提供一种基于过采样算法的锁定检测电路，其能够快速准确地检测到锁相环的锁定状态。

为达到上述目的，本发明提供的方案是：

一种基于过采样算法的锁定检测电路，包括分频电路A、分频电路B、采样电路、比较电路和控制电路；所述分频电路A接收参考时钟信号，对所述参考时钟信号进行分频，并输出分频后的参考时钟信号；所述分频电路B接收反馈时钟信号，对所述反馈时钟信号进行分频，并输出分频后的反馈时钟信号；所述采样电路接收高频采样时钟信号、复位信号、所述分频后的参考时钟信号和所述分频后的反馈时钟信号，且所述采样电路通过控制所述高频采样时钟信号的频率对所述分频后的参考时钟信号和所述分频后的反馈时钟信号进行采样，并输出采样结果，所述采样结果包括n+1个参考时钟信号和n+1个反馈时钟信号，所述n+1个参考时钟信号分别为A[0]、A[1]、……A[n]，所述n+1个反馈时钟信号分别为B[0]、B[1]、……B[n]；所述比较电路接收采样结果，对采样结果进行判断，并输出信号SI，定义A[0]与B[0]，A[1]与B[1]，……，A[n]与B[n]这n对信号，每一对信号都相同时，所述比较电路输出的所述信号SI为高电平信号；所述控制电路接收所述比较电路的输出信号SI和监控所述采样电路的输出信号，并输出锁定信号，定义所述控制电路接收的所述信号SI为高电平信号，则所述控制电路输出锁定信号，且定义所述采样电路采集到A[n]信号和B[n]信号，则所述控制电路内部输出参考复位至所述复位信号使整个锁定检测电路复位。

优选地，所述分频电路A和所述分频电路B的电路结构相同且具有相同的分频系数。

优选地，所述控制电路还接收参考时钟信号，所述参考时钟信号用于控制所述控制电路的时钟输入端对所述比较电路的输出信号SI进行采样以实现每个参考时钟周期对锁相环锁定状态的实时判断。

优选地，所述采样电路包括两个D触发器链，分别为A端D触发器链和B端D触发器链，所述A端D触发器链包括级联的n+1个触发器，分别为A端第零级触发器DFFA0、A端第一级触发器DFFA1、……、A端第n级触发器DFFAn，所述B端D触发器链包括级联的n+1个触发器，分别为B端第零级触发器DFFB0、A端第一级触发器DFFAB、……、A端第n级触发器DFFBn。

优选地，所述分频电路A的输出端y与A端第零级触发器DFFA0的数据输入端D相连，连接信号为CLKA，A端第零级触发器DFFA0的数据输出端Q与A端第一级触发器DFFA1的数据输入端D相连，连接信号为A[0]，A端第一级触发器DFFA1的数据输出端Q与A端第二级触发器DFFA2的数据输入端D相连，连接信号为A[1]，A端第二级触发器DFFA2的数据输出端Q与A端第三级触发器DFFA3的数据输入端D相连，连接信号为A[2]，A端第三级触发器DFFA3的数据输出端Q与A端第四级触发器DFFA4的数据输入端D相连，连接信号为A[3]，……，A端第n-4级触发器DFFAn-4的数据输出端Q与A端第n-3级触发器DFFAn-3的数据输入端D相连，连接信号为A[n-4]，A端第n-3级触发器DFFAn-3的数据输出端Q与A端第n-2级触发器DFFAn-2的数据输入端D相连，连接信号为A[n-3]，A端第n-2级触发器DFFAn-2的数据输出端Q与A端第n-1级触发器DFFAn-1的数据输入端D相连，连接信号为A[n-2]，A端第n-1级触发器DFFAn-1的数据输出端Q与A端第n级触发器DFFAn的数据输入端D相连，连接信号为A[n-1]，A端级联触发器输出信号A[n]从A端第n级触发器DFFAn的数据输出端Q拉出。

优选地，所述分频电路B的输出端y与B端第零级触发器DFFB0的数据输入端D相连，连接信号为CLKB，B端第零级触发器DFFB0的数据输出端Q与B端第一级触发器DFFB1的数据输入端D相连，连接信号为B[0]，B端第一级触发器DFFB1的数据输出端Q与B端第二级触发器DFFB2的数据输入端D相连，连接信号为B[1]，B端第二级触发器DFFB2的数据输出端Q与B端第三级触发器DFFB3的数据输入端D相连，连接信号为B[2]，B端第三级触发器DFFB3的数据输出端Q与B端第四级触发器DFFB4的数据输入端D相连，连接信号为B[3]，……，B端第n-4级触发器DFFBn-4的数据输出端Q与B端第n-3级触发器DFFBn-3的数据输入端D相连，连接信号为B[n-4]，B端第n-3级触发器DFFBn-3的数据输出端Q与B端第n-2级触发器DFFBn-2的数据输入端D相连，连接信号为B[n-3]，B端第n-2级触发器DFFBn-2的数据输出端Q与B端第n-1级触发器DFFBn-1的数据输入端D相连，连接信号为B[n-2]，B端第n-1级触发器DFFBn-1的数据输出端Q与B端第n级触发器DFFBn的数据输入端D相连，连接信号为B[n-1]，B端级联触发器输出信号B[n]从B端第n级触发器DFFBn的数据输出端Q拉出。

优选地，所述高频采样时钟信号分别与A端触发器DFFA0，A端触发器DFFA1，……，A端触发器DFFAn的时钟输入端CK和B端触发器DFFB0，B端触发器DFFB1，……，B端触发器DFFBn的时钟输入端CK相连；所述采样电路输出信号A[n:0]和B[n:0]，并与所述比较电路的输入端相连。

优选地，复位信号RESET分别与A端触发器DFFA0，A端触发器DFFA1，……，A端触发器DFFAn的复位端Rst和B端触发器DFFB0，B端触发器DFFB1，……，B端触发器DFFBn的复位端Rst相连。

优选地，所述比较电路包括n+1个两输入同或门，n+1个延时单元，n+1个两输入与门，一个等效n输入与门，所述n+1个两输入同或门分别为两输入同或门XNOR0、两输入同或门XNOR1、……、两输入同或门XNORn，所述n+1个延时单元分别为延时单元DLY0、延时单元DLY1、……、延时单元DLYn，所述n+1个两输入与门分别为、两输入与门AND0、两输入与门AND1、……、两输入与门ANDn，所述等效n输入与门命名为等效n输入与门MAND，所述采样电路的输出信号A[0]与两输入同或门XNOR0的第一输入端a相连，所述采样电路的输出信号B[0]与两输入同或门XNOR0的第二输入端b相连，所述采样电路的输出信号A[1]与两输入同或门XNOR1的第一输入端a相连，所述采样电路的输出信号B[1]与两输入同或门XNOR1的第二输入端b相连，……，所述采样电路的输出信号A[n-1]与两输入同或门XNORn-1的第一输入端a相连，所述采样电路的输出信号B[n-1]与两输入同或门XNORn-1的第二输入端b相连，所述采样电路的输出信号A[n]与两输入同或门XNORn的第一输入端a相连，所述采样电路的输出信号B[n]与两输入同或门XNORn的第二输入端b相连；两输入同或门XNOR0的输出端y与延时单元DLY0的输入a端和两输入与门AND0的第二输入端b相连，延时单元DLY0的输出端y与两输入与门AND0的第一输入端a相连，两输入同或门XNOR1的输出端y与延时单元DLY1的输入a端和两输入与门AND1的第二输入端b相连，延时单元DLY1的输出端y与两输入与门AND1的第一输入端a相连，……，两输入同或门XNORn-1的输出端y与延时单元DLYn-1的输入a端和两输入与门ANDn-1的第二输入端b相连，延时单元DLYn-1的输出端y与两输入与门ANDn-1的第一输入端a相连，两输入同或门XNORn的输出端y与延时单元DLYn的输入a端和两输入与门ANDn的第二输入端b相连，延时单元DLYn的输出端y与两输入与门ANDn的第一输入端a相连；两输入与门AND0的输出端y与等效n输入与门MAND的输入端c0相连，两输入与门AND1的输出端y与等效n输入与门MAND的输入端c1相连，……，两输入与门ANDn-1的输出端y与等效n输入与门MAND的输入端cn-1相连，两输入与门ANDn的输出端y与等效n输入与门MAND的输入端cn相连；所述比较电路的等效n输入与门MAND的输出端y作为所述比较电路的输出端，输出信号SI。

优选地，所述控制电路包括一个D触发器和一个两输入或非门，所述D触发器命名为触发器DFFout；所述比较电路的等效n输入与门MAND的输出端y与触发器DFFout的数据输入端D相连，触发器DFFout的时钟输入端CK与所述分频电路A的输入端a相连，复位信号RESET与触发器DFFout的复位端Rst相连，触发器DFFout的输出端Q作为所述控制电路的输出端，并输出信号LOCK；所述采样电路的A端触发器DFFAn的数据输出端Q与两输入或非门的第一输入端a相连，所述采样电路的B端触发器DFFBn的数据输出端Q与两输入或非门的第二输入端b相连，两输入或非门的输出端y与触发器DFFout的复位端Rst相连。

本发明提供的基于过采样算法的锁定检测电路将分频后的参考时钟信号和分频后的反馈时钟信号同时送入所述采样电路的数据输入端，高频采样时钟控制采样电路的时钟输入端，实现对锁相环参考时钟频率和反馈时钟频率的采集，采集结果与比较电路的输入端相连，利用比较电路实现对采样结果的判断，从而判定锁相环的锁定状态。采用高频段的采样时钟去同时对分频后的参考时钟和分频后的反馈时钟采样，这种方式很大程度上缩短了锁定判断周期，且参考时钟信号和反馈时钟信号的相位检测更加频繁，锁定误判的几率大大减小。从而实现更为快速、准确地锁定检测。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1是本发明实施例提供的基于过采样算法的锁定检测电路的结构示意图；

图2是本发明实施例提供的基于过采样算法的锁定检测电路的电路图。

附图标号说明：

1、分频电路A；2、分频电路B；3、采样电路；4、比较电路；5、控制电路。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

还需要说明的是，当元件被称为“固定于”或“设置于”另一个元件上时，它可以直接在另一个元件上或者可能同时存在居中元件。当一个元件被称为是“连接”另一个元件，它可以是直接连接另一个元件或者可能同时存在居中元件。

另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

如图1至图2所示，其为本发明的一种实施例的基于过采样算法的锁定检测电路，其能够快速准确地检测到锁相环的锁定状态。

请参阅图1-图2，本发明实施例的基于过采样算法的锁定检测电路包括分频电路A1、分频电路B2、采样电路3、比较电路4和控制电路5。

分频电路A1接收来自锁相环的参考时钟信号CLK_REF，对参考时钟信号CLK_REF进行分频，并输出分频后的参考时钟信号CLKA。

分频电路B2接收来自锁相环的反馈时钟信号CLK_FBK，对反馈时钟信号CLK_FBK进行分频，并输出分频后的反馈时钟信号CLKB。

采样电路3接收来自锁相环的高频采样时钟信号CLK_SAMP、来自锁相环的复位信号RESET、分频后的参考时钟信号CLKA和分频后的反馈时钟信号CLKB，且采样电路3根据奈奎斯特采样定理，通过控制高频采样时钟信号CLK_SAMP的频率对分频后的参考时钟信号CLKA和分频后的反馈时钟信号CLKB进行高精度采样，并输出采样结果，采样结果包括n+1个参考时钟信号和n+1个反馈时钟信号，n+1个参考时钟信号分别为A[0]、A[1]、……A[n]，n+1个反馈时钟信号分别为B[0]、B[1]、……B[n]。

比较电路4接收采样结果，对采样结果进行判断，并输出信号SI，如果，信号SI为高电平信号，则锁相环处于锁定状态；定义A[0]与B[0]，A[1]与B[1]，……，A[n]与B[n]这n对信号，每一对信号都相同时，比较电路4输出信号SI为高电平信号。

控制电路5接收比较电路4的输出信号SI和监控采样电路3的输出信号，并输出锁定信号，定义控制电路5接收的信号SI为高电平信号，则控制电路5输出锁定信号LOCK，且定义采样电路3采集到A[n]信号和B[n]信号，则控制电路5内部输出参考复位信号到复位信号RESET使整个锁定检测电路复位。控制电路5的作用就是在采样周期结束时对整个采样电路3进行复位操作，以便进行下一次的比较。且在每一个参考时钟周期对锁定状态进行实时判断。

可以理解地，控制电路5内部输出参考复位信号连接至复位信号RESET，形成反馈，控制电路5接收的复位信号RESET来自锁相环，因为控制电路5接收的复位信号RESET低电平有效，控制电路5监测到采样周期结束时输出的参考复位信号也是低电平有效，所以连接到一起，与时钟同步，维持整个系统工作稳定。

本发明实施例的基于过采样算法的锁定检测电路将分频后的参考时钟信号和分频后的反馈时钟信号同时送入所述采样电路3的数据输入端，高频采样时钟控制采样电路3的时钟输入端，实现对锁相环参考时钟频率和反馈时钟频率的采集，采集结果与比较电路4的输入端相连，利用比较电路4实现对采样结果的判断，从而判定锁相环的锁定状态。采用高频段的采样时钟去同时对分频后的参考时钟和分频后的反馈时钟采样，这种方式很大程度上缩短了锁定判断周期，且参考时钟信号和反馈时钟信号的相位检测更加频繁，锁定误判的几率大大减小。从而实现更为快速、准确地锁定检测。

优选地，控制电路5接收来自锁相环的参考时钟信号CLK_REF，参考时钟信号CLK_REF用于控制控制电路5的时钟输入端对比较电路4的输出信号SI进行采样，可以实现每个参考时钟周期对锁相环锁定状态的实时判断。

优选地，分频电路A1和分频电路B2的电路结构相同且具有相同的分频系数。分频电路A1和分频电路B2采用现有的分频电路。

优选地，采样电路3包括两个D触发器链，分别为A端D触发器链和B端D触发器链，所述A端D触发器链包括级联的n+1个触发器，分别为A端第零级触发器DFFA0、A端第一级触发器DFFA1、……、A端第n级触发器DFFAn，所述B端D触发器链包括级联的n+1个触发器，分别为B端第零级触发器DFFB0、A端第一级触发器DFFAB、……、A端第n级触发器DFFBn分频电路A1与A端D触发器链的连接关系如下：

分频电路A1的输出端y与A端第零级触发器DFFA0的数据输入端D相连，连接信号为CLKA，A端第零级触发器DFFA0的数据输出端Q与A端第一级触发器DFFA1的数据输入端D相连，连接信号为A[0]，A端第一级触发器DFFA1的数据输出端Q与A端第二级触发器DFFA2的数据输入端D相连，连接信号为A[1]，A端第二级触发器DFFA2的数据输出端Q与A端第三级触发器DFFA3的数据输入端D相连，连接信号为A[2]，A端第三级触发器DFFA3的数据输出端Q与A端第四级触发器DFFA4的数据输入端D相连，连接信号为A[3]，……，A端第n-4级触发器DFFAn-4的数据输出端Q与A端第n-3级触发器DFFAn-3的数据输入端D相连，连接信号为A[n-4]，A端第n-3级触发器DFFAn-3的数据输出端Q与A端第n-2级触发器DFFAn-2的数据输入端D相连，连接信号为A[n-3]，A端第n-2级触发器DFFAn-2的数据输出端Q与A端第n-1级触发器DFFAn-1的数据输入端D相连，连接信号为A[n-2]，A端第n-1级触发器DFFAn-1的数据输出端Q与A端第n级触发器DFFAn的数据输入端D相连，连接信号为A[n-1]，A端级联触发器输出信号A[n]从A端第n级触发器DFFAn的数据输出端Q拉出。

同理，分频电路B2与B端D触发器链的连接关系如下：

分频电路B2的输出端y与B端第零级触发器DFFB0的数据输入端D相连，连接信号为CLKB，B端第零级触发器DFFB0的数据输出端Q与B端第一级触发器DFFB1的数据输入端D相连，连接信号为B[0]，B端第一级触发器DFFB1的数据输出端Q与B端第二级触发器DFFB2的数据输入端D相连，连接信号为B[1]，B端第二级触发器DFFB2的数据输出端Q与B端第三级触发器DFFB3的数据输入端D相连，连接信号为B[2]，B端第三级触发器DFFB3的数据输出端Q与B端第四级触发器DFFB4的数据输入端D相连，连接信号为B[3]，……，B端第n-4级触发器DFFBn-4的数据输出端Q与B端第n-3级触发器DFFBn-3的数据输入端D相连，连接信号为B[n-4]，B端第n-3级触发器DFFBn-3的数据输出端Q与B端第n-2级触发器DFFBn-2的数据输入端D相连，连接信号为B[n-3]，B端第n-2级触发器DFFBn-2的数据输出端Q与B端第n-1级触发器DFFBn-1的数据输入端D相连，连接信号为B[n-2]，B端第n-1级触发器DFFBn-1的数据输出端Q与B端第n级触发器DFFBn的数据输入端D相连，连接信号为B[n-1]，B端级联触发器输出信号B[n]从B端第n级触发器DFFBn的数据输出端Q拉出。

高频采样时钟信号CLK_SAMP分别与A端触发器DFFA0，A端触发器DFFA1，……，A端触发器DFFAn的时钟输入端CK和B端触发器B端触发器DFFB0，B端触发器DFFB1，……，DFFBn的时钟输入端CK相连。

复位信号RESET分别与A端触发器DFFA0，A端触发器DFFA1，……，A端触发器DFFAn的复位端Rst和B端触发器DFFB0，B端触发器DFFB1，……，B端触发器DFFBn的复位端Rst相连。

采样电路3输出信号A[n:0]和B[n:0]，并与比较电路4的输入端相连。

A端D触发器链DFFA0，DFFA1，……，DFFAn和B端D触发器链DFFB0，DFFB1，……，DFFBn的级数n的取值决定了采样周期，高频采样时钟CLK_SAMP的频率决定了采样精度。高频采样时钟CLK_SAMP用于控制A端D触发器链DFFA0，DFFA1，……，DFFAn和B端D触发器链DFFB0，DFFB1，……，DFFBn的时钟输入端CK，实现触发器链的数据传输。

优选地，比较电路4包括n+1个两输入同或门，n+1个延时单元，n+1个两输入与门，一个等效n输入与门，n+1个两输入同或门分别为两输入同或门XNOR0、两输入同或门XNOR1、……、两输入同或门XNORn，n+1个延时单元分别为延时单元DLY0、延时单元DLY1、……、延时单元DLYn，n+1个两输入与门分别为、两输入与门AND0、两输入与门AND1、……、两输入与门ANDn，等效n输入与门命名为等效n输入与门MAND，采样电路3的输出信号A[0]与两输入同或门XNOR0的第一输入端a相连，采样电路3的输出信号B[0]与两输入同或门XNOR0的第二输入端b相连，采样电路3的输出信号A[1]与两输入同或门XNOR1的第一输入端a相连，采样电路3的输出信号B[1]与两输入同或门XNOR1的第二输入端b相连，……，采样电路3的输出信号A[n-1]与两输入同或门XNORn-1的第一输入端a相连，采样电路3的输出信号B[n-1]与两输入同或门XNORn-1的第二输入端b相连，采样电路3的输出信号A[n]与两输入同或门XNORn的第一输入端a相连，采样电路3的输出信号B[n]与两输入同或门XNORn的第二输入端b相连；两输入同或门XNOR0的输出端y与延时单元DLY0的输入a端和两输入与门AND0的第二输入端b相连，延时单元DLY0的输出端y与两输入与门AND0的第一输入端a相连，两输入同或门XNOR1的输出端y与延时单元DLY1的输入a端和两输入与门AND1的第二输入端b相连，延时单元DLY1的输出端y与两输入与门AND1的第一输入端a相连，……，两输入同或门XNORn-1的输出端y与延时单元DLYn-1的输入a端和两输入与门ANDn-1的第二输入端b相连，延时单元DLYn-1的输出端y与两输入与门ANDn-1的第一输入端a相连，两输入同或门XNORn的输出端y与延时单元DLYn的输入a端和两输入与门ANDn的第二输入端b相连，延时单元DLYn的输出端y与两输入与门ANDn的第一输入端a相连；两输入与门AND0的输出端y与等效n输入与门MAND的输入端c0相连，两输入与门AND1的输出端y与等效n输入与门MAND的输入端c1相连，……，两输入与门ANDn-1的输出端y与等效n输入与门MAND的输入端cn-1相连，两输入与门ANDn的输出端y与等效n输入与门MAND的输入端cn相连；比较电路4的等效n输入与门MAND的输出端y作为比较电路4的输出端，输出信号SI。

比较电路4用于比较A[0]与B[0]，A[1]与B[1]，……，A[n]与B[n]这n对输入信号，只有这n对输入信号每一对信号都相同时，n+1个两输入与门的输出才为高电平，此时等效n输入与门MAND的输出信号SI才为高电平。

优选地，控制电路5包括一个D触发器和一个两输入或非门，D触发器命名为触发器DFFout；比较电路4的等效n输入与门MAND的输出端y与触发器DFFout的数据输入端D相连，触发器DFFout的时钟输入端CK与分频电路A1的输入端a相连，复位信号RESET与触发器DFFout的复位端Rst相连，触发器DFFout的输出端Q作为控制电路5的输出端，并输出信号LOCK；采样电路3的A端触发器DFFAn的数据输出端Q与两输入或非门的第一输入端a相连，采样电路3的B端触发器DFFBn的数据输出端Q与两输入或非门的第二输入端b相连，两输入或非门的输出端y与触发器DFFout的复位端Rst相连。

参考时钟CLK_REF用于控制触发器DFFout的时钟输入端CK，对等效n输入与门MAND的输出端信号SI进行采样，此时控制电路5的输出端信号LOCK为高电平，代表锁相环处于锁定状态。同时控制电路5对采样电路3的A端触发器链最后一级输出端A[n]和B端触发器链最后一级输出端B[n]进行状态检测，只有高频采样时钟CLK_SAMP对分频后参考时钟CLKA采样到A[n]信号，同时高频采样时钟CLK_SAMP对分频后反馈时钟CLKB采样到B[n]信号，则代表采样周期结束，控制电路5的两输入或非门输出复位信号(低电平信号)使整个锁定检测电路复位。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (10)

1.一种基于过采样算法的锁定检测电路，其特征在于，包括分频电路A、分频电路B、采样电路、比较电路和控制电路；

所述分频电路A接收参考时钟信号，对所述参考时钟信号进行分频，并输出分频后的参考时钟信号；

所述分频电路B接收反馈时钟信号，对所述反馈时钟信号进行分频，并输出分频后的反馈时钟信号；

所述采样电路接收高频采样时钟信号、复位信号、所述分频后的参考时钟信号和所述分频后的反馈时钟信号，且所述采样电路通过控制所述高频采样时钟信号的频率对所述分频后的参考时钟信号和所述分频后的反馈时钟信号进行采样，并输出采样结果，所述采样结果包括n+1个参考时钟信号和n+1个反馈时钟信号，所述n+1个参考时钟信号分别为A[0]、A[1]、……A[n]，所述n+1个反馈时钟信号分别为B[0]、B[1]、……B[n]；

所述比较电路接收采样结果，对采样结果进行判断，并输出信号SI，定义A[0]与B[0]，A[1]与B[1]，……，A[n]与B[n]这n对信号，每一对信号都相同时，所述比较电路输出的所述信号SI为高电平信号；

所述控制电路接收所述比较电路的输出信号SI和监控所述采样电路的输出信号，并输出锁定信号，定义所述控制电路接收的所述信号SI为高电平信号，则所述控制电路输出锁定信号，且定义所述采样电路采集到A[n]信号和B[n]信号，则所述控制电路内部输出参考复位连接至所述复位信号使整个锁定检测电路复位。

2.如权利要求1所述的基于过采样算法的锁定检测电路，其特征在于，所述分频电路A和所述分频电路B的电路结构相同且具有相同的分频系数。

3.如权利要求1所述的基于过采样算法的锁定检测电路，其特征在于，所述控制电路还接收参考时钟信号，所述参考时钟信号用于控制所述控制电路的时钟输入端对所述比较电路的输出信号SI进行采样以实现每个参考时钟周期对锁相环锁定状态的实时判断。

4.如权利要求1所述的基于过采样算法的锁定检测电路，其特征在于，所述采样电路包括两个D触发器链，分别为A端D触发器链和B端D触发器链，所述A端D触发器链包括级联的n+1个触发器，分别为A端第零级触发器DFFA0、A端第一级触发器DFFA1、……、A端第n级触发器DFFAn，所述B端D触发器链包括级联的n+1个触发器，分别为B端第零级触发器DFFB0、A端第一级触发器DFFAB、……、A端第n级触发器DFFBn。

5.如权利要求4所述的基于过采样算法的锁定检测电路，其特征在于，所述分频电路A的输出端y与A端第零级触发器DFFA0的数据输入端D相连，连接信号为CLKA，A端第零级触发器DFFA0的数据输出端Q与A端第一级触发器DFFA1的数据输入端D相连，连接信号为A[0]，A端第一级触发器DFFA1的数据输出端Q与A端第二级触发器DFFA2的数据输入端D相连，连接信号为A[1]，A端第二级触发器DFFA2的数据输出端Q与A端第三级触发器DFFA3的数据输入端D相连，连接信号为A[2]，A端第三级触发器DFFA3的数据输出端Q与A端第四级触发器DFFA4的数据输入端D相连，连接信号为A[3]，……，A端第n-4级触发器DFFAn-4的数据输出端Q与A端第n-3级触发器DFFAn-3的数据输入端D相连，连接信号为A[n-4]，A端第n-3级触发器DFFAn-3的数据输出端Q与A端第n-2级触发器DFFAn-2的数据输入端D相连，连接信号为A[n-3]，A端第n-2级触发器DFFAn-2的数据输出端Q与A端第n-1级触发器DFFAn-1的数据输入端D相连，连接信号为A[n-2]，A端第n-1级触发器DFFAn-1的数据输出端Q与A端第n级触发器DFFAn的数据输入端D相连，连接信号为A[n-1]，A端级联触发器输出信号A[n]从A端第n级触发器DFFAn的数据输出端Q拉出。

6.如权利要求5所述的基于过采样算法的锁定检测电路，其特征在于，所述分频电路B的输出端y与B端第零级触发器DFFB0的数据输入端D相连，连接信号为CLKB，B端第零级触发器DFFB0的数据输出端Q与B端第一级触发器DFFB1的数据输入端D相连，连接信号为B[0]，B端第一级触发器DFFB1的数据输出端Q与B端第二级触发器DFFB2的数据输入端D相连，连接信号为B[1]，B端第二级触发器DFFB2的数据输出端Q与B端第三级触发器DFFB3的数据输入端D相连，连接信号为B[2]，B端第三级触发器DFFB3的数据输出端Q与B端第四级触发器DFFB4的数据输入端D相连，连接信号为B[3]，……，B端第n-4级触发器DFFBn-4的数据输出端Q与B端第n-3级触发器DFFBn-3的数据输入端D相连，连接信号为B[n-4]，B端第n-3级触发器DFFBn-3的数据输出端Q与B端第n-2级触发器DFFBn-2的数据输入端D相连，连接信号为B[n-3]，B端第n-2级触发器DFFBn-2的数据输出端Q与B端第n-1级触发器DFFBn-1的数据输入端D相连，连接信号为B[n-2]，B端第n-1级触发器DFFBn-1的数据输出端Q与B端第n级触发器DFFBn的数据输入端D相连，连接信号为B[n-1]，B端级联触发器输出信号B[n]从B端第n级触发器DFFBn的数据输出端Q拉出。

7.如权利要求6所述的基于过采样算法的锁定检测电路，其特征在于，所述高频采样时钟信号分别与A端触发器DFFA0，A端触发器DFFA1，……，A端触发器DFFAn的时钟输入端CK和B端触发器DFFB0，B端触发器DFFB1，……，B端触发器DFFBn的时钟输入端CK相连；所述采样电路输出信号A[n:0]和B[n:0]，并与所述比较电路的输入端相连。

8.如权利要求7所述的基于过采样算法的锁定检测电路，其特征在于，所述复位信号RESET分别与A端触发器DFFA0，A端触发器DFFA1，……，A端触发器DFFAn的复位端Rst和B端触发器DFFB0，B端触发器DFFB1，……，B端触发器DFFBn的复位端Rst相连。

9.如权利要求8所述的基于过采样算法的锁定检测电路，其特征在于，所述比较电路包括n+1个两输入同或门，n+1个延时单元，n+1个两输入与门，一个等效n输入与门，所述n+1个两输入同或门分别为两输入同或门XNOR0、两输入同或门XNOR1、……、两输入同或门XNORn，所述n+1个延时单元分别为延时单元DLY0、延时单元DLY1、……、延时单元DLYn，所述n+1个两输入与门分别为、两输入与门AND0、两输入与门AND1、……、两输入与门ANDn，所述等效n输入与门命名为等效n输入与门MAND，所述采样电路的输出信号A[0]与两输入同或门XNOR0的第一输入端a相连，所述采样电路的输出信号B[0]与两输入同或门XNOR0的第二输入端b相连，所述采样电路的输出信号A[1]与两输入同或门XNOR1的第一输入端a相连，所述采样电路的输出信号B[1]与两输入同或门XNOR1的第二输入端b相连，……，所述采样电路的输出信号A[n-1]与两输入同或门XNORn-1的第一输入端a相连，所述采样电路的输出信号B[n-1]与两输入同或门XNORn-1的第二输入端b相连，所述采样电路的输出信号A[n]与两输入同或门XNORn的第一输入端a相连，所述采样电路的输出信号B[n]与两输入同或门XNORn的第二输入端b相连；两输入同或门XNOR0的输出端y与延时单元DLY0的输入a端和两输入与门AND0的第二输入端b相连，延时单元DLY0的输出端y与两输入与门AND0的第一输入端a相连，两输入同或门XNOR1的输出端y与延时单元DLY1的输入a端和两输入与门AND1的第二输入端b相连，延时单元DLY1的输出端y与两输入与门AND1的第一输入端a相连，……，两输入同或门XNORn-1的输出端y与延时单元DLYn-1的输入a端和两输入与门ANDn-1的第二输入端b相连，延时单元DLYn-1的输出端y与两输入与门ANDn-1的第一输入端a相连，两输入同或门XNORn的输出端y与延时单元DLYn的输入a端和两输入与门ANDn的第二输入端b相连，延时单元DLYn的输出端y与两输入与门ANDn的第一输入端a相连；两输入与门AND0的输出端y与等效n输入与门MAND的输入端c0相连，两输入与门AND1的输出端y与等效n输入与门MAND的输入端c1相连，……，两输入与门ANDn-1的输出端y与等效n输入与门MAND的输入端cn-1相连，两输入与门ANDn的输出端y与等效n输入与门MAND的输入端cn相连；所述比较电路的等效n输入与门MAND的输出端y作为所述比较电路的输出端，输出信号SI。

10.如权利要求9所述的基于过采样算法的锁定检测电路，其特征在于，所述控制电路包括一个D触发器和一个两输入或非门，所述D触发器命名为触发器DFFout；所述比较电路的等效n输入与门MAND的输出端y与触发器DFFout的数据输入端D相连，触发器DFFout的时钟输入端CK与所述分频电路A的输入端a相连，复位信号RESET与触发器DFFout的复位端Rst相连，触发器DFFout的输出端Q作为所述控制电路的输出端，并输出信号LOCK；所述采样电路的A端触发器DFFAn的数据输出端Q与两输入或非门的第一输入端a相连，所述采样电路的B端触发器DFFBn的数据输出端Q与两输入或非门的第二输入端b相连，两输入或非门的输出端y与触发器DFFout的复位端Rst相连。

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