CN113489488A - 锁相检测电路 - Google Patents
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Abstract
本申请公开了一种锁相检测电路，该锁相检测电路通过对锁相环中鉴频鉴相器输出的鉴相信号进行逻辑运算、延迟和采样处理得到对应锁相环工作状态的判定信号，通过对判定信号计时确定锁相检测信号，本发明提供的锁相检测电路计时周期短，电路所包含元件较少，电路结构较为简单。
Description
技术领域
本申请涉及电路技术领域，尤其涉及一种锁相检测电路。
背景技术
锁相环已成为现代电子系统中核心部件之一，它可广泛应用于通信、航空、雷达、汽车电子等领域。锁相环通常包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。锁相环的主要功能是在锁定状态下能够输出一个稳定且可靠的时钟反馈信号，该反馈信号与输入的参考信号保持相同的频率以及恒定的相位差。然而在锁相环在失锁状态下应用时，容易造成系统故障，因此在锁相环电路中需要加入锁相检测电路，用来检测锁相环的工作状态，以便及时检测出处于失锁状态的锁相环，以便进行维修防止出现系统故障。
传统的锁相检测电路通过计数器分别对鉴频鉴相器输入的参考信号和压控振荡器反馈信号同时计数，若在一定的计数周期内，两者计数相等，说明两者频率一致，锁相环完成了锁定，为了提高检测精度，往往需要较多的计数周期才能判定完成了锁定，需要消耗较长的时间。
发明内容
有鉴于此，本申请提供了一种锁相检测电路，通过检测鉴频鉴相器输入信号的相位关系，若相位差在连续稳定在一定的阈值内，则可判定锁相环已完成相位锁定。
为了解决上述技术问题，本申请采用了如下技术方案：本申请的提供了一种锁相检测电路，所述锁相检测电路包括。
状态检测电路，与锁相环中鉴频鉴相器输出端连接，所述状态检测电路用于从所述鉴频鉴相器接收第一鉴相信号和第二鉴相信号，对所述第一鉴相信号和所述第二鉴相信号进行逻辑运算，根据逻辑运算后的信号与预先设定的第一阈值，确定并输出判定信号。
计数电路，与所述状态检测电路输出端连接，所述计数电路用于从所述状态检测电路接收所述判定信号，对所述判定信号进行计数，输出锁相检测信号。
优选地，所述状态检测电路包括：与门，所述或门的第一输入端和第二输入端与所述鉴频鉴相器连接，分别用于接收所述第一鉴相信号和第二鉴相信号，所述与门对所述第一鉴相信号和所述第二鉴相信号进行与逻辑运算，输出第一逻辑信号；或门，所述或门的第一输入端和第二输入端与所述鉴频鉴相器连接，分别用于接收所述第一鉴相信号和第二鉴相信号，所述或门对所述第一鉴相信号和所述第二鉴相信号进行或逻辑运算，输出第二逻辑信号；延迟电路，所述延迟电路的输入端连接所述或门输出端，用于对所述第二逻辑信号进行延迟，输出第三逻辑信号，所述延迟的时间为第一阈值；采样触发器，所述采样触发器的时钟端连接所述与门的输出端，用于接收所述第一逻辑信号，所述采样触发器的数据端连接所述延迟电路的输出端，用于接收所述第三逻辑信号，所述采样触发器的SET端连接复位信号，所述采样触发器根据所述第一逻辑信号与所述第三逻辑信号，输出所述判定信号。
优选地，所述计数电路包括N+1个触发器，其中N为大于1的正整数，所述N+1个触发器包括：第一触发器，所述第一触发器的时钟端连接所述与门输出端；第N触发器，所述第N触发器的时钟端连接第N-1触发器的反相输出端；第N+1触发器，所述第N+1触发器的时钟端连接所述第N触发器的正相输出端，所述第N+1触发器的数据端连接高电平，所述第N+1触发器用于输出所述锁相检测信号；所述第一触发器至第N触发器的数据端连接自身触发器的反相输出端，所述第一触发器至第N触发器用于计数；所述N+1个触发器的复位端均连接所述采样触发器的正相输出端，用于接收所述判定信号。
优选地，所述触发器为D触发器。
相较于现有技术，本申请具有以下有益效果：基于以上技术方案可知，本申请提供的一种锁相检测电路，该锁相检测电路通过对锁相环中鉴频鉴相器的输出端鉴相信号进行逻辑运算、延迟和采样处理得到对应锁相环工作状态的判定信号，若判定信号在一定时间内均满足对应锁定状态，则可确定锁相环处于锁定状态，否则为失锁状态。相较于传统锁相检测电路，本发明提供的锁相检测电路计时周期短，电路所包含元件较少，电路结构较为简单。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本申请实施例提供的一种锁相环结构示意图。
图2是本申请实施例提供的一种鉴频鉴相器输入输出信号波形示意图。
图3是本申请实施例提供的一种锁相检测电路的结构示意图。
图4是本申请实施例提供的一种锁相检测逻辑电路图。
图5是本申请实施例提供的一种锁相检测电路中信号波形示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
图1是本申请实施例提供的一种锁相环结构示意图，锁相环中包括晶振缓冲器、鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器。晶振缓冲器用于对晶振产生的原始信号进行缓冲，生成参考信号并输出到鉴频鉴相器，鉴频鉴相器用于检测参考信号和反馈信号之间的相位差，根据该相位差向电荷泵输出第一鉴相信号和第二鉴相信号，电荷泵用于根据第一鉴相信号和第二鉴相信号产生充电或放电电流，低通滤波器用于根据电荷泵产生的电流向压控振荡器输出控制电压，压控振荡器用于根据控制电压产生振荡电压，分频器用于根据振荡电压分频产生反馈信号，形成闭环反馈控制系统，锁相环能够调整反馈信号的相位和频率使得反馈信号与参考信号具有相同的频率，恒定的相位差，此时锁相环工作为锁定状态。
图2是本申请实施例提供的一种鉴频鉴相器输入输出信号波形示意图，如图2所示，根据鉴频鉴相器的工作原理，第一鉴相信号和第二鉴相信号的具有同一时刻的下降沿，第一鉴相信号和第二鉴相信号上升沿之间的时间差即为输入端参考信号和反馈信号上升沿之间的时间差，由于输入端信号与输出端信号在相位差上存在该特定关系，后续通过对第一鉴相信号和第二鉴相信号进行逻辑运算、采样等处理得到的状态检测结果即可映射到输入端信号。
图3是本申请实施例提供的一种锁相检测电路的结构示意图，锁相检测电路包括两部分，分别是状态检测电路和计时电路，其中，状态检测电路与锁相环中鉴频鉴相器输出端耦合，状态检测电路用于从所述鉴频鉴相器接收第一鉴相信号和第二鉴相信号，对其进行逻辑运算，根据所述逻辑运算后的鉴相信号与预先设定的第一阈值，确定并输出判定信号；计数电路与所述状态检测电路输出端耦合，计数电路用于从状态检测电路接收其输出的判定信号，对所述判定信号进行计数，在计数时间超过第二阈值时输出锁相检测信号。
具体地，参考图4，状态检测电路包括与门、或门、延迟电路和采样D触发器，首先，通过与门对第一鉴相信号和第二鉴相信号进行与逻辑运算得到第一逻辑信号，通过或门对第一鉴相信号和第二鉴相信号进行或逻辑运算得到第二逻辑信号，需要说明的是，进行与逻辑运算的逻辑门可以为与门，也可以采用与非门和反相器的组合代替与门，同样，进行或逻辑运算的逻辑门可以为或门，也可以采用或非门和反相器的组合代替或门。
得到第二逻辑信号后，通过延迟电路对第二逻辑信号进行延迟，例如，延迟时间设置为第一阈值，例如，第一阈值可以设置为2ns，延迟后得到第三逻辑信号。
采样D触发器的时钟端连接与门的输出端，用于接收第一逻辑信号，采样D触发器的数据端连接延迟电路的输出端，用于接收第三逻辑信号，因此，当第一逻辑信号的上升沿时刻到来时，采样D触发器输出第三逻辑信号，实现了用第一逻辑信号上升沿对第三逻辑信号采样的功能，输出判定信号，采用D触发器的SET端连接复位信号。
参考图5，若采样输出的判定信号为高电平，则说明第一鉴相信号和第二鉴相信号上升沿的时间差大于预先设置的第一阈值，则根据鉴频鉴相器输入输出信号在时间差上存在的特定关系通过鉴频鉴相器映射得出，鉴频鉴相器输入端的参考信号和反馈信号的上升沿时间差也大于预先设置的第一阈值，若采样输出的判定信号为低电平，则说明第一鉴相信号和第二鉴相信号上升沿的时间差小于预先设置的第一阈值，则根据鉴频鉴相器输入输出信号在时间差上存在的特定关系通过鉴频鉴相器映射得出，鉴频鉴相器输入端的参考信号和反馈信号的上升沿时间差也小于预先设置的第一阈值。
通过分析，若采样D触发器的输出的判定信号为低电平，则说明相位差在一定的阈值内，但是要判定锁相环完成相位锁定，需要判定信号满足在连续多个周期内均为低电平，故在状态检测电路后级还加入了计数电路，来检测在计时的连续多个周期内判定信号状态。
计数电路由N+1个D触发器构成，如图4所示，其中，第一触发器至第N触发器用于计数，构成N位计数器，第N+1触发器用于输出锁相检测信号，其中，N为大于1的正整数。计数电路中用于计数的触发器的数量N可根据预定的计数时间进行适应性配置。
第一触发器的时钟端连接所述与门输出端，第N触发器的时钟端连接第N-1触发器的反相输出端，第一触发器至第N触发器的数据端连接自身触发器的反相输出端，第N+1触发器的时钟端连接所述第N触发器的正相输出端，第N+1触发器的数据端连接高电平。其中，计数电路中全部N+1个触发器的复位端均连接采样D触发器的正相输出端，用于接收判定信号。
若状态检测电路输出的判定信号为高电平，计数器立即复位，第N+1触发器也处在复位状态，所述锁相检测信号为低电平，表示锁相环电路处于失锁状态，未完成锁定。当判定信号为低电平，计数器实现连续计数，达到设置的计数时间后，即当最高位信号完成0到1的状态翻转时，第N触发器的输出端产生上升沿驱动第N+1触发器输出高电平，即锁相检测信号为高电平，表示锁相环电路处于锁定状态。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (4)
1.一种锁相检测电路，其特征在于，所述锁相检测电路包括：
状态检测电路，与锁相环中鉴频鉴相器输出端连接，所述状态检测电路用于从所述鉴频鉴相器接收第一鉴相信号和第二鉴相信号，对所述第一鉴相信号和所述第二鉴相信号进行逻辑运算，根据逻辑运算后的信号与预先设定的第一阈值，确定并输出判定信号；
计数电路，与所述状态检测电路输出端连接，所述计数电路用于从所述状态检测电路接收所述判定信号，对所述判定信号进行计数，输出锁相检测信号。
2.根据权利要求1所述的锁相检测电路，其特征在于，所述状态检测电路包括：
与门，所述或门的第一输入端和第二输入端与所述鉴频鉴相器连接，分别用于接收所述第一鉴相信号和第二鉴相信号，所述与门对所述第一鉴相信号和所述第二鉴相信号进行与逻辑运算，输出第一逻辑信号；
或门，所述或门的第一输入端和第二输入端与所述鉴频鉴相器连接，分别用于接收所述第一鉴相信号和第二鉴相信号，所述或门对所述第一鉴相信号和所述第二鉴相信号进行或逻辑运算，输出第二逻辑信号；
延迟电路，所述延迟电路的输入端连接所述或门输出端，用于对所述第二逻辑信号进行延迟，输出第三逻辑信号，所述延迟的时间为第一阈值；
采样触发器，所述采样触发器的时钟端连接所述与门的输出端，用于接收所述第一逻辑信号，所述采样触发器的数据端连接所述延迟电路的输出端，用于接收所述第三逻辑信号，所述采样触发器的SET端连接复位信号，所述采样触发器根据所述第一逻辑信号与所述第三逻辑信号，输出所述判定信号。
3.根据权利要求1所述的锁相检测电路，其特征在于，所述计数电路包括N+1个触发器，其中N为大于1的正整数，所述N+1个触发器包括：
第一触发器，所述第一触发器的时钟端连接所述与门输出端；
第N触发器，所述第N触发器的时钟端连接第N-1触发器的反相输出端；
第N+1触发器，所述第N+1触发器的时钟端连接所述第N触发器的正相输出端，所述第N+1触发器的数据端连接高电平，所述第N+1触发器用于输出所述锁相检测信号；
所述第一触发器至第N触发器的数据端连接自身触发器的反相输出端，所述第一触发器至第N触发器用于计数；
所述N+1个触发器的复位端均连接所述采样触发器的正相输出端，用于接收所述判定信号。
4.根据权利要求1至3任一项所述的锁相检测电路，其特征在于，所述触发器为D触发器。
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Cited By (1)
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| CN116915244A (zh) * | 2023-09-08 | 2023-10-20 | 合肥智芯半导体有限公司 | 锁定检测电路和芯片设备 |
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2021
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Cited By (2)
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