CN1326327C - 相位频率检测电路及使用该电路的锁相环电路 - Google Patents
相位频率检测电路及使用该电路的锁相环电路 Download PDFInfo
- Publication number
- CN1326327C CN1326327C CNB031314090A CN03131409A CN1326327C CN 1326327 C CN1326327 C CN 1326327C CN B031314090 A CNB031314090 A CN B031314090A CN 03131409 A CN03131409 A CN 03131409A CN 1326327 C CN1326327 C CN 1326327C
- Authority
- CN
- China
- Prior art keywords
- signal
- phase
- trigger
- input signal
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
一种相位频率检测电路及使用该电路的锁相环电路，相位频率检测电路包括：相位差检测单元，用以依据第一输入信号及第二输入信号的相位差输出相对应的相位差信号；及复位单元，与相位差检测单元耦接，用以在同时接收到第一输入信号及第二输入信号时输出复位信号，以复位相位差检测单元，复位单元又包括：第三触发器，用以依据第一输入信号输出第一复位信号；第四触发器，用以依据第二输入信号输出第二复位信号；复位电路，分别与第三触发器及第四触发器耦接，当同时收到第一复位信号及第二复位信号时输出一第三复位信号复位第三触发器及第四触发器，使相位差信号的输出的时间与相位差的大小更精确地成线性比例关系，并且可提高锁相环电路的灵敏度。
Description
技术领域
本发明涉及一种锁相环电路，特别是一种应用在锁相环电路中，具有高灵敏度的相位检测电路。
背景技术
锁相环电路(phase locked loop；PLL)是一种能够追踪输入信号的频率与相位的自动控制电路系统，它广泛的运用在计算机，消费性产品与它常被使用在频率合成、时钟/数据恢复、时钟差异消除等等的应用上。锁相环电路主要是将输出信号与输入信号的相位与频率作追踪与锁定，使输出信号的相位与频率能够固定于一预设的值或范围中。当输出信号的相位与频率固定时，称输出信号被锁住(locked)。
锁相环电路大致可分为模拟锁相环电路与数字锁相环电路。不论模拟锁相环电路或是数字锁相环电路，都需要有一相位频率检测器(Phase-FrequencyDetector；PFD)。一般的数字锁相环电路的系统框图如图1A所示，包括由数字电路所组成的相位频率检测器100、相位差量化器(Phase ErrorQuantizer)110、数字控制振荡器(Digital Controller Oscillator；DCO)120以及分频电路(Divider)130所组成。相位频率检测器100的作用是比较反馈信号Fi与输入信号Fr的相位差，并依据两者相位差输出相位差信号。一般相位差信号是分为上升信号UP及下降信号DOWN，由两信号值及时间差来代表反馈信号Fi与输入信号Fr的相位差的大小。相位差量化器110是依据上升信号UP及下降信号DOWN的信号值及时间差，将相位差的大小以数字量化(Quantized)的方式输出一计数信号。而数字控制振荡器(DCO)120再依据计数信号大小输出相对应的一输出信号Fo。需注意的是，输出信号Fo的频率与输入信号Fr并不一定相同。当输出信号Fo的频率与输入信号Fr不同时，输出信号Fo必须经过分频器130分频后，由相位频率检测器100来检测反馈信号Fi与输入信号Fr的相位差。
一般的模拟锁相环电路系统的框图如图1B所示，包括相位频率检测器150、电荷泵(charge pump)160、电压控制振荡器(Voltage Controller Oscillator；VCO)170以及分频电路180所组成。其中，相位频率检测器150的运作与数字锁相环电路相同，将于下文中作详细的介绍。电荷泵160是用以依据相位频率检测器150输出的相位差信号输出相对应的电压信号，其电压信号的大小是与输出信号Fo与输入信号Fr的相位差大小有关。电压控制振荡器170则用以依据电压信号输出相对应的输出信号Fo。当输出信号Fo的频率与输入信号Fr不同时，输出信号Fo必须经过分频器180分频后，由相位频率检测器100来检测反馈信号Fi与输入信号Fr的相位差。
图2为公知相位频率检测器(PFD)的电路图，其中包括两个D触发器(D-type Flip-Flop)200、210及一个与门220。D触发器200的信号输入端(D)是与一高电压源耦接，用以接收一高电平信号，时钟输入端(CK)是用以接收输入信号Fr，当输入信号Fr为高电平信号时，则驱动该触发器200由信号输出端(Q)输出高电平信号。触发器210的动作原理与触发器200相似，其不同之处在于时钟输入端(CK)是用以接收反馈信号Fi。与门(AND门)220的两个信号输入端分别与触发器200及210的信号输出端(Q)耦接，其信号输出端是分别与触发器200及210的复位信号输入端(RB)耦接。相位频率检测器的动作原理请参考图3的时序图所示。假设本文所提到的频率检测器中的组件皆为一上升沿触发电路，以Fr信号超前Fi信号为例，当Fr信号输入触发器200时，触发器200输出上升信号UP，上升信号UP会随Fr提升为高电平。直到Fi信号输入触发器210时，触发器210输出下降信号DOWN，亦即下降信号DOWN会随Fi提升为高电平。当上升信号UP与下降信号DOWN皆为高电平时，两输入端分别接收上升信号UP与下降信号DOWN的与门(AND门)220后会输出一复位(Reset)信号分别输入触发器200、210中复位触发器200、210。故触发器200、210分别输出的上升信号UP与下降信号DOWN皆回到低电平。当Fr信号落后Fi信号时，两触发器的动作原理相同，所不同的是此时触发器210输出的下降信号DOWN会先提升为高电平，然后与后提升为高电平的上升信号UP一同输入与门(AND门)220，使得与门(AND门)220输出复位信号分别复位触发器200、210，使得触发器200、210分别输出的上升信号UP与下降信号DOWN皆回到低电平。故通过上升信号UP与下降信号DOWN何者先提升为高电平信号，可以得知输入信号Fr与反馈信号Fi的相位的超前与滞后，并通过上升信号UP与下降信号DOWN提升至高电平的时间差的长短得知相位超前或滞后的大小。
无论是数字或是模拟的锁相环电路，其对反馈信号Fi与输入信号Fr的相位差大小的灵敏度是很重要的。灵敏度的定义为锁相环电路所能检测到的反馈信号Fi与输入信号Fr的相位差的最小差距。由于逻辑组件实际的电路特性并不理想，造成触发器的运作及与门(AND门)的逻辑运算都会有延迟时间(delaytime)。例如：当输入信号Fr与反馈信号Fi分别输入至触发器200及210时，触发器200及210分别接收到输入信号Fr与反馈信号Fi后，会经过一段延迟时间之后，才接收到与门(AND门)所输出的复位信号。延迟时间的长度与相位差大小并没有呈现规则的关系。延迟时间会使得输入信号Fr与反馈信号Fi的相位差的大小与输出信号Fo之间的线性关系会有误差的存在。当输入信号Fr或反馈信号Fi的相位差越小，上述误差对输入信号Fr与反馈信号Fi的相位差的大小与输出信号Fo之间的线性关系的影响就越大。且当输入信号Fr或反馈信号Fi的相位差小到一定的程度时，会因为上述电路不理想的特性造成延迟时间，相位频率检测器所输出的上升信号UP或下降信号DOWN无法被后级电路所利用或甚至是无法被后级电路检测到的情况，此情况被称之为死区(dead zone)。如此，会限制锁相环电路对输入信号Fr与反馈信号Fi的相位差的灵敏度。
发明内容
有鉴于上述的需求，本发明主要的目的在于提出一种用于锁相环电路的相位频率检测电路，以期在锁相环电路中，即使相位差非常小时，亦不会破坏相位差与输出信号时间的线性关系，也不会发生死区的现象。
本发明公开一种用于锁相环电路的相位频率检测电路，包括：一相位差检测单元，用以依据一第一输入信号及一第二输入信号的相位差输出相对应的一相位差信号；以及一复位单元，与相位差检测单元耦接，用以在同时接收到第一输入信号及第二输入信号时输出一复位信号，以复位相位差检测单元，其中该复位单元又包括：一第三触发器，用以依据该第一输入信号输出一第一复位信号；一第四触发器，用以依据该第二输入信号输出一第二复位信号；以及一复位电路，分别与该第三触发器及该第四触发器耦接，当同时收到该第一复位信号及该第二复位信号时输出一第三复位信号复位该第三触发器及该第四触发器，使相位差信号的输出的时间与相位差的大小更精确地成线性比例关系，并且可提高锁相环电路的灵敏度。
本发明为更精确地减少逻辑电路所造成的时间延迟效应，更提出一缓冲电路，进一步地减少因降低逻辑电路的不理想特性及组件工作的延迟时间对电路运作所造成的影响。
再者，本发明所提出的实施例更可适用于数字锁相环电路及模拟锁相环电路。
附图说明
图1A为公知数字锁相环电路(DPLL)的系统框图；
图1B为公知模拟锁相环电路的系统框图；
图2为公知相位频率检测器(PFD)的电路框图；
图3为公知相位频率检测器(PFD)的时序示意图；
图4为本发明的用于锁相环电路的相位频率检测电路框图；
图5为本发明的用于锁相环电路的相位频率检测电路的第一实施例详细电路图；
图6为本发明第一实施例的时序示意图；及
图7为本发明的用于锁相环电路的相位频率检测电路的第二实施例详细电路图。
具体实施方式
图4是为依据本发明的较佳实施例显示的相位频率检测器的功能框图。本发明的特征在于除了相位差检测单元400之外，设计一复位单元410，复位单元410与相位差检测单元400同步地接收输入信号Fr及反馈信号Fi，并依据输入信号Fr及反馈信号Fi的相位差输出复位信号来复位相位差检测单元400。图5为依据图4所示的本发明提出的相位频率检测器的详细电路图。其中，相位差检测单元(Phase-Error Detecting)400是包括第一触发器401、第二触发器402及一取样电路403。其中，第一触发器401与第二触发器402是为D触发器，其信号输入端(D)和时钟信号输入端(CK)所接收的信号及其工作原理皆分别与图2所示的触发器200、210相对应，请自行参照前文的说明，于此不再赘述。第一触发器401与第二触发器402的信号输出端(Q)分别输出第一指标(Flag1)信号、第二指标(Flag2)信号至一取样电路403。取样电路403是用以依据第一指标信号及第二指标信号输出上升信号UP及下降信号DOWN，当第一指标信号先输入取样电路403时，取样电路403会输出高电平的上升信号UP且输出低电平的下降信号DOWN。当第二指标信号先输入取样电路403时，取样电路403会输出低电平的上升信号UP且输出高电平的下降信号DOWN。相位差检测单元400详细的工作原理将于下文作详细的说明。
本发明与公知的相位频率检测单元不同之处在于，本发明设计一复位单元410，用以输出复位信号，分别对第一触发器401及第二触发器402进行复位。而非仅以一与门(AND门)电路来实现。复位单元410是包括一第三触发器411、一第四触发器412，其皆为D触发器，信号输入端及时钟信号输入端所接收的信号及动作原理分别与第一触发器401及第二触发器402相对应，请参照前文的说明，于此不再赘述。第三触发器411及第四触发器412分别输出一第三指标(Flag3)信号、一第四指标(Flag4)信号至一与非门413，且第三指标信号还通过反相器414输出第一复位(Reset1)信号至第二触发器402，第四指标(Flag4)信号还通过一反相器415输出一第二复位(Reset2)信号至第一触发器401。而与非门(NAND门)413的信号输出端是分别与第三触发器411及第四触发器412的复位信号输入端耦接。复位电路410详细的工作原理将于下文作详细的说明。
为配合工作说明，亦请参考图6的时序示意图，假设本发明所提出的相位频率检测器的所有电路组件皆为上升沿触发电路。当输入信号Fr的相位超前反馈信号Fi时，第一触发器401与第三触发器411分别同时输出高电平的第一指标信号及第三指标信号。此时，取样电路402依据接收的第一指标信号输出高电平的上升信号UP，同时确保输出低电平的下降信号DOWN。同时，高电平的第三指标信号经过反相器414将信号反相之后，再到复位信号输入端，复位第二触发器402，使第二指标信号维持在低电平。当相位落后的反馈信号Fi端输入第二触发器402及第四触发器412时，第四指标信号输出在高电平。此时，第四指标信号会复位第一触发器401，使第一指标信号拉回至低电平，如此，则取样电路403输出的上升信号UP也会回到低电平。同时，高电平的第三指标信号及第四指标信号同时输入与非门(NAND门)413，与非门(NAND门)413会输出复位信号，分别将第三触发器411、第四触发器412复位。当输入信号Fr的相位超前反馈信号Fi时，本发明所提出的相位频率检测器其工作原理与前文的说明相似，请参考图6的时序图所示，于此不再赘述。
本发明是利用复位单元410，来减少由于触发器的运作及与门(AND门)的逻辑运算的延迟时间所造成的对电路灵敏度的限制以及对相位差与输出信号时间的线性关系的误差。请再参照图5，由于相位检测单元400的第一触发器401及第二触发器402分别与复位单元410的第三触发器411及第四触发器412相对应。由于两两相对应的触发器其所接收的信号及工作原理皆完全相同，故可以将触发器运作的延迟时间所造成的效应视为完全相同。如此即可有效地降低触发器运作造成的延迟时间对电路特性的影响，确保相位检测单元400输出的上升信号UP与下降信号DOWN的相位差与实际输入信号Fr与反馈信号Fi的相位差是呈线性关系。此外，复位单元410是分别将第三触发器411及第四触发器412输出的第三指标信号及第四指标信号，经过反相器414及415反相后，输出第一复位信号及第二复位信号来复位相位检测单元400的第一触发器401及第二触发器402。此外，上述电路设计中所提及的反相器414及415是直接将信号反相后输出，其所造成的时间延迟是远小于公知与门(AND门)电路因进行逻辑运算所造成的时间延迟。如此可以使上升信号UP/下降信号DOWN的输出的时间与相位差的大小更精确地成线性比例关系，并且可提高锁相环电路的灵敏度。
此外，为更精确地减少反相器所造成的时间延迟效应，本发明更提出第二实施例，如图7所示，于Fr/Fi信号输入端分别加入一缓冲电路420，使得Fr/Fi信号经过一段由缓冲电路420所造成的时间延迟之后，再由信号输入端分别输入至第一触发器401与第二触发器402中。缓冲电路420所造成的时间延迟的效应是用以抵消反相器414和415，以及第一触发器401与第二触发器402中，复位信号分别经过复位信号输入端反相，再由复位信号输入端传送至信号输出端所造成的时间延迟的效应。如此，可以使得复位单元410所输出的第一复位信号与第二复位信号和相位差检测单元400的动作更加的同步且精确。如此，可更进一步地减少因降低逻辑电路的不理想特性及组件工作的延迟时间对电路运作所造成的影响，确保上升信号UP与下降信号DOWN的输出的时间与输入信号Fr及反馈信号Fi的相位差呈更理想的线性比例关系。且在相位差非常小的情况下，其线性比例关系依旧存在，没有死区的问题产生。
需注意的是，本说明书提出的实施例是以电路组件为上升沿触发电路为例来说明本发明的实施手段。但本发明并不以此为限。电路组件亦可为下降沿触发电路，或者是上升/下降沿触发电路。若电路组件为下降沿触发电路，当输入信号由高电平转换成低电平时，会触发电路组件进行动作。若电路组件为上升/下降沿触发电路，则只要输入信号具有一跳变(transition)，无论是低电平转换成高电平或是高电平转换成低电平，皆会触发电路组件进行动作。另外，本发明为了电路实际制作过程的考虑，是以与非门(NAND门)及/或若干反相器来达到和与门(AND门)等效的功效，但本发明并不以此为限。此外，本发明所提出的相位频率检测电路在数字锁相环电路及模拟锁相环电路皆可适用。
以上所述仅为本发明其中的较佳实施例而已，并非用来限定本发明的实施范围；凡依本发明范围所作的等效变化与修改，皆为本发明专利范围所涵盖。
Claims (10)
1.一种相位频率检测电路，用以接收一第一输入信号及一第二输入信号，并依据该第一输入信号及该第二输入信号的相位差输出相对应的一相位差信号，该相位差信号包括一第一输出信号及一第二输出信号，其特征在于，该相位频率检测电路包括：
一相位差检测单元，用以依据该第一输入信号及该第二输入信号的相位差输出相对应的该相位差信号；以及
一复位单元，与该相位差检测单元耦接，用以接收该第一输入信号与该第二输入信号，当检测到该第一输入信号及该第二输入信号皆有一跳变时输出一复位信号，以复位该相位差检测单元，其中该复位单元又包括：
一第三触发器，用以依据该第一输入信号输出一第一复位信号；
一第四触发器，用以依据该第二输入信号输出一第二复位信号；以及
一复位电路，分别与该第三触发器及该第四触发器耦接，当同时收到该第一复位信号及该第二复位信号时输出一第三复位信号复位该第三触发器及该第四触发器。
2.如权利要求1所述的相位频率检测电路，其特征在于，该相位差检测单元还包括：
一第一触发器，用以依据该第一输入信号输出该第一输出信号；以及
一第二触发器，用以依据该第二输入信号输出该第二输出信号；
其中，该复位信号是用以复位该第一触发器及该第二触发器，且当该第一输入信号的相位领先该第二输入信号时，该第一输出信号为高电平，当该第一输入信号的相位落后该第二输入信号时，该第二输出信号为高电平。
3.如权利要求1所述的相位频率检测电路，其特征在于，该相位差检测单元还包括：
一第一触发器，用以依据该第一输入信号输出该第一指标信号；
一第二触发器，用以依据该第二输入信号输出该第二指标信号；以及
一取样电路，分别与该第一触发器及该第二触发器耦接，依据该第一指标信号及该第二指标信号输出该相位差信号；
其中，该复位信号是用以复位该第一触发器及该第二触发器，当该第一输入信号的相位领先该第二输入信号时，该第一输出信号为高电平，且该第二输出信号是为低电平，当该第一输入信号的相位落后该第二输入信号时，该第二输出信号为高电平，且该第一输出信号是为低电平。
4.如权利要求1所述的相位频率检测电路，其特征在于，还包括一缓冲电路，用以分别缓冲用以输入该相位差检测单元的该第一输入信号及该第二输入信号。
5.如权利要求1所述的相位频率检测电路，其特征在于，该第一输入信号及该第二输入信号的跳变可以皆为上升沿，皆为下降沿或是一为上升沿一为下降沿。
6.一种锁相环电路，其特征在于，包括：
一相位频率检测电路，用以接收一第一输入信号及一第二输入信号，并依据该第一输入信号及该第二输入信号的相位差输出相对应的一相位差信号；
一电荷泵，与该相位频率检测电路耦接，用以依据该相位差信号输出相对应的一电压信号，其中该电压信号的大小是与该第一输入信号及该第二输入信号的相位差大小相对应；以及
一电压控制振荡器，与该电荷泵耦接，用以依据该电压信号输出相对应的一锁相输出信号，其中，该锁相输出信号的频率及相位是与该电压信号相对应，且该第二输入信号与该锁相输出信号相对应；
其中，该相位频率检测电路还包括：
一相位差检测单元，用以依据该第一输入信号及该第二输入信号的相位差输出相对应的该相位差信号；以及
一复位单元，与该相位差检测单元耦接，用以接收该第一输入信号与该第二输入信号，当检测到该第一输入信号及该第二输入信号皆有一跳变时输出一复位信号，以复位该相位差检测单元，其中该复位单元又包括：
一第三触发器，用以依据该第一输入信号输出一第一复位信号；
一第四触发器，用以依据该第二输入信号输出一第二复位信号；以及
一复位电路，分别与该第三触发器及该第四触发器耦接，当同时收到该第一复位信号及该第二复位信号时输出一第三复位信号复位该第三触发器及该第四触发器。
7、如权利要求6所述的锁相环电路，其特征在于，该相位差检测单元还包括：
一第一触发器，用以依据该第一输入信号输出该第一输出信号；以及
一第二触发器，用以依据该第二输入信号输出该第二输出信号；
其中，该复位信号是用以复位该第一触发器及该第二触发器，且当该第一输入信号的相位领先该第二输入信号时，该第一输出信号为高电平，当该第一输入信号的相位落后该第二输入信号时，该第二输出信号为高电平。
8、如权利要求6所述的锁相环电路，其特征在于，该相位差检测单元还包括：
一第一触发器，用以依据该第一输入信号输出该第一指标信号；
一第二触发器，用以依据该第二输入信号输出该第二指标信号；以及
一取样电路，分别与该第一触发器及该第二触发器耦接，依据该第一指标信号及该第二指标信号输出该相位差信号；
其中，该复位信号是用以复位该第一触发器及该第二触发器，当该第一输入信号的相位领先该第二输入信号时，该第一输出信号为高电平，且该第二输出信号是为低电平，当该第一输入信号的相位落后该第二输入信号时，该第二输出信号为高电平，且该第一输出信号是为低电平。
9、如权利要求6所述的锁相环电路，其特征在于，还包括一缓冲电路，用以分别缓冲用以输入该相位差检测单元的该第一输入信号及该第二输入信号。
10.一种锁相环电路，其特征在于，包括：
一相位频率检测电路，用以接收一第一输入信号及一第二输入信号，并依据该第一输入信号及该第二输入信号的相位差输出相对应的一相位差信号；
一相位差量化器，与该相位频率检测电路耦接，用以依据该相位差信号输出相对应的一计数信号，其中该计数信号的大小是与该第一输入信号及该第二输入信号的相位差大小有关；以及
一数字控制振荡器，与该相位差量化器耦接，用以依据该计数信号输出相对应的一锁相输出信号，其中，该锁相输出信号的频率及相位是与该计数信号相对应，且该第二输入信号与该锁相输出信号相对应；
其中，该相位频率检测电路还包括：
一相位差检测单元，用以依据该第一输入信号及该第二输入信号的相位差输出相对应的该相位差信号；以及
一复位单元，与该相位差检测单元耦接，用以接收该第一输入信号与该第二输入信号，当检测到该第一输入信号及该第二输入信号皆有一跳变时输出一复位信号，以复位该相位差检测单元，其中该复位单元又包括：
一第三触发器，用以依据该第一输入信号输出一第一复位信号；
一第四触发器，用以依据该第二输入信号输出一第二复位信号；以及
一复位电路，分别与该第三触发器及该第四触发器耦接，当同时收到该第一复位信号及该第二复位信号时输出一第三复位信号复位该第三触发器及该第四触发器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB031314090A CN1326327C (zh) | 2003-05-12 | 2003-05-12 | 相位频率检测电路及使用该电路的锁相环电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB031314090A CN1326327C (zh) | 2003-05-12 | 2003-05-12 | 相位频率检测电路及使用该电路的锁相环电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1549452A CN1549452A (zh) | 2004-11-24 |
| CN1326327C true CN1326327C (zh) | 2007-07-11 |
Family
ID=34322870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031314090A Expired - Lifetime CN1326327C (zh) | 2003-05-12 | 2003-05-12 | 相位频率检测电路及使用该电路的锁相环电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1326327C (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102200549B (zh) * | 2011-04-11 | 2013-04-10 | 深圳和而泰智能控制股份有限公司 | 相位检测装置及方法 |
| CN105723646A (zh) * | 2013-10-18 | 2016-06-29 | 多斯特有限公司 | 汇点传送时钟产生装置和使用产生的传送时钟的传送方法 |
| CN108471309A (zh) * | 2018-02-12 | 2018-08-31 | 中国科学院上海微系统与信息技术研究所 | 一种用于锁相环的锁定检测电路 |
| CN109743058B (zh) * | 2018-12-25 | 2023-06-20 | 合肥奕斯伟集成电路有限公司 | 相位频率检测电路、电荷泵相位频率检测器及锁相环电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW283281B (en) * | 1994-07-28 | 1996-08-11 | Rohm Co Ltd | Frequency phase comparator |
| CN1150354A (zh) * | 1995-11-13 | 1997-05-21 | 财团法人工业技术研究院 | 全数字化锁相回路 |
| CN1234781A (zh) * | 1995-06-28 | 1999-11-10 | 扬·阿莱马克 | 制造臭氧的方法与设备 |
| KR20020072998A (ko) * | 2001-03-14 | 2002-09-19 | 주식회사 케이이씨 | 위상 주파수 검출기 |
-
2003
- 2003-05-12 CN CNB031314090A patent/CN1326327C/zh not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW283281B (en) * | 1994-07-28 | 1996-08-11 | Rohm Co Ltd | Frequency phase comparator |
| CN1234781A (zh) * | 1995-06-28 | 1999-11-10 | 扬·阿莱马克 | 制造臭氧的方法与设备 |
| CN1150354A (zh) * | 1995-11-13 | 1997-05-21 | 财团法人工业技术研究院 | 全数字化锁相回路 |
| KR20020072998A (ko) * | 2001-03-14 | 2002-09-19 | 주식회사 케이이씨 | 위상 주파수 검출기 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1549452A (zh) | 2004-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100303897B1 (ko) | 저-전력지터-보상위상동기루프및상기루프에서전력을줄임과동시에낮은지터를유지하는방법 | |
| US7304510B2 (en) | Digital phase detector improving phase detection resolution thereof | |
| US7084681B2 (en) | PLL lock detection circuit using edge detection and a state machine | |
| US6442225B1 (en) | Multi-phase-locked loop for data recovery | |
| US8040156B2 (en) | Lock detection circuit and lock detecting method | |
| US8258834B2 (en) | Lock detector, method applicable thereto, and phase lock loop applying the same | |
| US7015727B2 (en) | Generating a lock signal indicating whether an output clock signal generated by a PLL is in lock with an input reference signal | |
| US6157218A (en) | Phase-frequency detection with no dead zone | |
| US6404240B1 (en) | Circuit and method of a three state phase frequency lock detector | |
| US5550878A (en) | Phase comparator | |
| JP2012049660A (ja) | 位相同期ループ回路 | |
| CN1326327C (zh) | 相位频率检测电路及使用该电路的锁相环电路 | |
| US20220052703A1 (en) | Signal generation circuit and method, and digit-to-time conversion circuit and method | |
| US7102448B2 (en) | Phase frequency detector used in phase locked loop | |
| US6954510B2 (en) | Phase-locked loop lock detector circuit and method of lock detection | |
| US6259278B1 (en) | Phase detector | |
| US7109806B2 (en) | Device and method for detecting phase difference and PLL using the same | |
| US7839178B2 (en) | High speed digital phase/frequency comparator for phase locked loops | |
| US11533058B2 (en) | Digital phase-frequency detector with split control loops for low jitter and fast locking | |
| US7382163B2 (en) | Phase frequency detector used in digital PLL system | |
| CN113489488A (zh) | 锁相检测电路 | |
| US7443251B2 (en) | Digital phase and frequency detector | |
| CN1309205C (zh) | 用于数字锁相环系统的相位频率检测器 | |
| KR100937716B1 (ko) | 지연 고정 루프 기반의 주파수 체배 장치 및 방법 | |
| CN216216838U (zh) | 锁相检测电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20070711 |