CN1150354A - 全数字化锁相回路 - Google Patents

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Abstract

一种全数字化锁相回路，包括：a、一个数字控制振荡器；b、一个K-计数器用以提供第一控制信号给数字控制振荡器；c、一个相位-频率检测器，它接收并比较数字控制振荡器的输出信号与输入信号，根据比较的结果送出一个第二控制信号至K-计数器。数字控制振荡器由一个延迟线，一个地址产生器及多工器组成。延迟线包括触发器，每个触发器之间有一相位差。地址产生器接收由K-计数器产生的第一控制信号并根据此信号产生一个地址给多工器。

Description

全数字化锁相回路
本发明是关于一种全数字化锁相回路(phaselocked 1oop，PLL)。特别是关于一个改进后的全数字化锁相回路，它可以提供低成本，高稳定性，以及极窄频宽的各种好处。
锁相回路是一种用来锁住输入时脉信号频率及相位的电路，换句话说，锁相回路是一种用来产生一个与输入参考时脉信号的频率与相位同步的输出信号的电路。锁相回路也可以看成一个解调制器(demodulator)，用来解调载波频率，也就是用来追迹或同步输入时脉的频率及相位变化。
锁相回路在许多领域皆有广泛应用，例如，通讯系统，电脑及电视工程等。一般而言，锁相回路依照其制作的技术可分为三大类：模拟锁相回路，数字模拟混合及全数化三种。一个基本的模拟锁相回路包括相位检测器(phase detector)，低通波器及电压控制振荡器。相位检测器检测输入参考时脉与电压控制振荡器输出信号的相位差并输出一个与相位差与正比的信号。低通滤波器将用来滤除交流信号而提供一个直流电压来驱动电压控制振荡器。此直流电压信号将用来改变电压控制振荡器的输出频率。低通滤波器与相位检测器的功能将使电压控制振荡器的输出误差降低至最小。如此，整个回路将使信号频率的误差降低至零。一旦相位差检测器两个输入的频率相等后，电压控制振荡器的输出频率就锁住参考时脉的频率，而且，两个信号的相位差也被控制。
最近，全数字化锁相回路提供了许多优于模拟锁相回路的特点，包括：(1)集成电路制程的一致性好；(2)低成本；(3)高稳定性；(4)不需要外接的电压控制(石英)振荡器及低通滤波器；(5)能完成极窄频宽的制作；(6)能以可编程式罗辑元件制作，有助于系统发展。例如德州仪器公司的SN54LS297及SN74LS297都是常用的全数字化锁相回路。
然而，全数化锁相回路虽有许多模拟锁相回路所没有的优点，但它有一个很重要的缺点：它们需要一个比输出信号频率高很多倍的取样时脉用来将时脉周期划分为许多部分。这个取样时脉的频率将视所允许的最大输出时闪(jitter)而定。对一个E1速率(2.048MHz)的输出来说，如果最大允许的输出时闪必需控制于1/32UI以下，则传统的全数字化锁相回路将需要一个131.072MHz或65.536MHz的取样频率。而这样高的取样频率将大大增加设计成本与复杂性。
在Chii-Min Laou及Ji-TsuWu所提出的文献“PHPLL for SONETDesynchronizer”发表一种相位跳频数字锁相回路(phase hopping digital PLL；PHDPLL)来设计高速及窄频宽(1Hz以下)的锁相回路。相位跳频数字锁相回路包括传统的互斥或门(XOR)相位差检测器及一个相位跳频数字控制振荡器(phase-hoppingdigital controlled oscillator，PHDCO)，相位跳频数字锁相回路使用基本的门延迟(例如：缓冲器(buffer)，或门)来制造跳频所需的相位延迟而不像传统全数字化锁相回路需要一个更高频的取样时脉。然而，这种方法所使用的门延迟非常容易受温度、电压及制程的影响而变化。这样的变化可能大至为设计理想值的两倍或小至设计理想值的1/2。像这样大的变化将可能造成锁相回路无法锁住信号频率或导致大的时闪量。
由于上述的缺点，需要设计一个改进的全数字化锁相回路，可以用比传统全数字化锁相回路更低的取样时脉频率并且保持有与温度、电压及制程等外在环境无关的优点。
本发明的主要目的在于提供一个性能好且成本低的全数字化锁相回路，进一步来说本发明的全数字化锁相回路可大大地降低所需要的取样时脉的频率，并且具有高度的回路稳定性及与温度、电压、制程等外在环境及回路的起始状态无关等。本发明所提供的全数字化锁相回路可将所需的取样时脉频率降低到传统方法的1/4或1/2而得到相同效益，但却可降低制造成本。此外，这个改进后的全数字化锁相回路的回路效能可以事先评估，这个优点将有益于其设计并且保证回路的稳定性。
本发明的全数字化锁相回中，其延迟线(delayline)是同管线般的结构，它将提供许多相同频率但相位不同的时脉。这个新的全数字化锁相回路包括五个主要部分：一个除N的除频器，一个除M的除频器，一个相位-频率检测器(phase-frequency detcetor，P.F.D)，一个K-计数器及一个数字控制振荡器。其中M，N的值是根据不同的应用来设定不同的值，原则上是使相位-频率检测器的输入变异(variance)最小。相位差检测器将比较两个输入信号的相位及频率差，其信号的相位关系是由输出信号“UP”(递增)及“DN”(递减)来表示，它可以表示出-2π至2π的相位差范围。而这两输出信号将送至K-计数器来控制计数器的计数方向，亦即控制回路输出频率应递增或递减。
K-计数器可以看为由一个递增计数器和递减计数器所组成，它将执行类似一个数字低通滤波器的功能。由相位-频率检测器传来的UP信号将触发递增计数器计数，而DN信号将触发递减计数器，当递增计数器发生溢位(overflow)时，K-计数器将产生“进位”(carry，CA)的输出信号，若递减计数器发生溢位时，K-计数器将产生“借位”(borrow，BO)的输出信号。这两个输出信号将传送至数字控制振荡器。“借位”信号将使数字控制振荡器选择一个相位领先的时脉为输出使得回路的输出相位领先以达到增加频率的目的。“进位”信号将使数字控制振荡器相位落后的时脉为输出使得回路的输出相位延迟以达到降低频率的目的。
本发明中K-计数器的值为一重要的设计参数。如果值太小时，K-计数器将循环太快，造成太快的相位跳频频率，亦即造成不希望产生的高频输出时闪。另一方面，若K-计数太大，则使锁相范围变小并导致过长的锁相时间。
数字控制振荡器中的主要元件为L阶的延迟线，此外再加上一个递增-递减计数器(up-down counter)及多工器。其中的延迟线(delayline)是同管线般的结构，它将提供许多相同频率但相位不同的时脉。递增-递减计数器接收K-计数器的输出信号而产生一个地址给多工器，多工器依此地址选择延迟线中的一个时脉为输出信号。在L阶的延迟线中，每对相邻的时脉的相位差为φ，为保持回路正常动作，φ必需满足以下关系：
        π＜φL＜2π延迟线的设计对输出信号的时闪有相当大的影响，为降低时闪量，φL的值必须尽量靠近2π。为此，本发明使用一连串的触发器及一个频率为输出信号L/2倍的取样时脉来制作。假设系统所允许的最大输出信号时闪量为1/32个周期，在此我们必须使用一个十六倍频率的取样时脉及32级的延迟线。对输出频率为E1/T1速率的应用而言，则仅需要32.768MHz/24.704MHz的取样频率。由于降低了取样频率，本发明的制作将比传统的全数字化锁相回路大为经济。此外，由于此发明使用一个崭新的延迟线设计来提供不同相位差的时脉，它将具有优秀的稳定性，并且不受温度及电压等外在条件的影响。
本发明的全数字化锁相回路的效果如下：
(1)所使用的取样时脉频率较传统方法为低。(2)具有优良的稳定性，并且其效益与外在的温度、制程、电压及回路的起始值无关。这个全数字化锁相回路所需要的取样时脉频率为传统方法的1/4或1/2就可以得到相同或更好的回路效益，并且可以降低制作成本。此外，这个全数字化锁相回路的效能可以事先评估因此将大大地有助于电路的制作与成功率以利于降低成本。
附图说明：
图1为本发明的全数字化锁相回路的电路方块图；
图2为相位—频率检测器的电路图；
图3(a)为相位—频率检测器的输出/入波形，此时的相位差为零，输出信号均为零；
(b)为相位—频率检测器的输出/入波形，此时的相位差为正，输出信号up具有正脉冲；
(c)为相位—频率检测器的输出/入流形，此时的相位差为负，输出信号DN具有正脉冲；
图4为发明中所使用的数字控制振荡器的电路方块图；
图5为图4中数字控制振荡器的动作图示；
图6(a)为四阶延迟线的电路图；
(b)为四阶延迟线另一种制作方法的电路图；
图7为本发明的数学模型图；
图8(a)(b)为本发明的全数字化锁相回路由低频至高频的追踪过程示意图；
图9为输入信号频率位移为100ppm(百万分之一)时的输出时闪频谱图；
图10为本发明的全数字化锁相回路的低通滤波能力示意图，图10(a)为输入信号，(b)为输出信号频率；
图11表示延迟线的变化将影响输出信号的时闪，图11(a)中的全部延迟Lφ已大于2π，(b)中的延迟小于π
结合附图及实施例对本发明详细说明如下：
图1为本发明的全数字化锁相回路的实施例方块图。全数字化锁相回路10包括五部分：一个除N的除频器20，一个相位-频率检测器30，一个K-计数器40及一个数字控制振荡器50及一个除M的除频器60。其中M，N的值是根据不同应用来设定不同的值，原则上是使相位—频率检测器的输入变异最小。相位差检测器30的输出信号“UP”及“DN”将由两个输入信号φin及φout的相位差及频率差(ωin-ωout)关系来决定。同时如图1所示，fc代表一个局部时脉，藉由改变它的频率及相位来锁定输入时脉fin。图1中的Lfc/2代表延迟线所需要的取样时脉。此外，局部时脉fc将被送到K-计数器40及数字控制振荡器50。
图2为相位-频率检测器的电路图，图中的相位-频率检测器包括两个触发器31，32，它们的输出分别为“up”(递增)及“DN”(递减)。两个输入信号u1，u2分别接到触发器的“CK”输入端，触发器的D输入端接到正电源Vcc处，当系统启动时，触发器的输出将被设至零。当系统启动后若两个输入讯号的相位差为零时，则相位—频率检测器的两个输出均保持为零，直到两个输入信号出现相位差为止。这种相位-频率检测器可检测-2π至2π的相位差范围。图3(a)-(c)显示相位—频率检测器三种操作情况。图3(a)为输入信号的相位差为零的相对波形，图3(b)为u1领先u2时的波形，此时输出信号“UP”将被激发为“1”。图3(c)为u1落后u2的相对波形，此时输出信号“DN”将被激发为“1”。由于相位—频率检测器的检测范围为-2π至2π，因此其增益为：
            Kd＝Vcc/4π相位—频率检测器的输出信号将被送到下一级的K-计数器来调整数字控制振荡器的输出频率。当“UP”输出讯号脉冲宽总和大于“DN”脉冲时，回路的输出频率将被降低。反之，当“UP”输出信号脉冲宽总和小于“DN”脉冲时，回路的输出频率将被提高。
K-计数器与数字控制振荡器结合产生回路的输出时脉，此输出时脉在反馈至除M除频器60除频后再送到相位—频率检测器30。K-计数器可以是一个递增—递减计数器，或为一个递增计数器41与递减计数器42的结合，其功能有如数字低通滤波器。递增信号将触发递增计数器计数，而DN信号将触发递减计数器，当递增计数器发生溢位时，K-计数器将产生“进位”(carry，CA)的输出信号，若递减计数器发生溢位时，K-计数器将产生“借位”(borrow，BO)的输出信号。这两个输出信号将传送至数位控制振荡器。“借位”信号将使数字控制振荡器选择一个相位领先的时脉为输出使得回路的输出相位领先以达到增加频率的目的。“进位”信号将使数字控制振荡器选择相位落后的时脉为输出使得回路的输出相位延迟以达到降低频率的目的。
在回路中K-计数器的值为一重要的参数。如果其值太小时，K-计数器将循环太快，造成快的相位跳频频率，亦即造成不希望产生的高频输出时闪。另一方面，若K-计数值太小，则使锁相范围变小并导致太长的锁相时间。
图4为全数字化锁相回路的数字控制振荡器50的电路方块图。而图5为图4的数字控制振荡器的操作图示。图4中的L阶延迟线51为数字控制振荡器50的主要元件。其他元件如一个递增—递增计数器52，时序控制器53，及多工器54。延迟线51是如同管线般的结构，它将提供许多相同频率但相位不同的时脉。每一个相位差不同的局部时脉是利用一个触发器来产生，每个触发器就如同移位暂存器般的串联。递增-递增计数器52接收由K-计数器40送来的进位及借位信号而输出一地址，通过时序控制器53再送到多工器54由L个相位不同的时脉中选择一个作为回路的输出信号。
图6(a)为四阶的延迟线的电路图。在这个简单的例子中，延迟线包括有511-514四个触发器并输出四个相位不同的时脉，每个邻近时脉的相位差为(1/L个周期)。反相器517将提供负缘触发的时脉信号给触发器512，514。图6(b)为四阶的延迟线电路的另一种作法，利用触发器的负输出来代表相位位移180度后的时脉，藉此可以节省下一半的触发器与反向器。每一个“进位”(CA)信号将迫使多工器选择一个相位落后的局部时脉而使得回路的输出讯号延迟1/L个周期。相反，每一个“借位”(B)“信号将迫使多工器选择一个相位领先的局部时脉而使得回路的输出信号领先1/L个周期。在相位跳频锁相回路的结构中，φ必须满足下列关系：
           π＜φL＜2π如前所述，延迟线中每一级的延迟相位量的设计对输出信号的时闪相当大的影响，为降低时闪量，φL的值必须尽量靠近2π。为此，本发明使用一连串的正反器及一个频率为输出信号L/2倍的取样时脉来制作。假设系统所允许的最大输出信号时闪量为1/32个单位周期(unit interval，UI)，在此我们使用一个八倍频率的取样时脉及32级的延迟线。对输出频率为E1/T1速率的应用而言，则仅需要32.768MHz/24.704MHz的取样频率。由于降低了样频率，本发明的制作将比传统的全数字化锁相回路大为经济。此外，由于本发明使用一个崭新的延迟线设计来提供不同相位差的时脉，它将具有优秀的稳定性，并且不受温度，制程及电压等外在条件的影响。图7为图1的全数字化锁相回路的数学模型图，图中假设M与N的值相同。本发明已由0.8um制程的标准单元(standard cell) 制作成集成电路的原型品，下面将依照此原型品对本发明作进一步的描述。在此必须注意下列例子的描述，包括所提出发明实施例，目的是为了说明发明要点，并不是要限制本发明的保护范围。
本例中的全数字化锁相回路的输出频率为E1速率，即2.048MHz。K-计数器的计数值为128，延迟线的级数为16级。电路的门数约为750，晶片面积约为600um×600um(不包括除频器)。由以上参数可知，理论上回路的输出时闪为0.0625UI(单位周期)，锁频范围为500ppm，而回路的频宽为F3db＝Kdfc/LKN＝5×2.048M/4π×16×128×2048×2
＝0.03Hz其中，N为除频器的值，在此例中N＝2048。
下面将描述全数字化锁相回路的锁频范围，锁频时间，及输出时闪的测试结果，同时亦测试其低通滤波效益。对锁相回路而言，低通滤波是一相当重要的特性，尤其在做间断时脉的平整化时尤为重要。图8为锁相回路由低频至高频的追踪过程，其锁频时间为3.5秒。由于例中为一阶的数字滤波器，因此不会产生周期偏移(cycle slip)。图9为输入频率在偏移100ppm时的输出时闪频谱图，最大的输出时闪约发生于2KHz处，其时闪量约0.065UI。图10(a)及(b)为本发明的全数字化锁相回路的低通滤波效能图示。图10(a)为输入频率，图10(b)为输出频率。当输入频率的变化量为40Hz且调频(frequency modulation)频率为5Hz时，其输出频率变化将小于1Hz。这显示此全数字化锁相回路具有相当优良的低通滤波效能。
本发明的全数字化锁相回路还有几个优于现有方法的优点。例如和习知德州仪器公司的SN74LS297一类的传统全数字化锁相回路技术相比，本发明所用的取样时脉频率将大为减低。对传统的全数字化锁相回路而言，要制作一个低输出时闪与极窄频宽的锁相回路，需要极高的取样时脉频率。然而对本发明的全数字化锁相回路，需要的取样时脉频率为fcL/2(fc为输出时脉频率)，这仅仅为SN74L297的1/4。
虽然由Chii等人所提出的相位跳频数字化锁相回路不需要高频的取样时脉，但是它无法被商品化。其主要缺点在于它使用的延迟线是由一些门延迟所组成，因此其效能将严重地受电压、温度及制程的影响。在最坏的状态下，其变化可能大至为设计理想值的两倍或小至设计理想值的1/2。像这样大的变化将可能造成锁相回路无法锁住频率或导致大的时闪量。图11说明延迟时间对回路锁相的影响。如上述，延迟线的相位延迟φ必须满足π＜φL＜2π的关系，在图11(a)整个延迟线的总延迟量大于2π，在此状况，如果输出时脉频率较输入时脉频率为高，则比锁相回路将无法适当的降低频率到达锁频的目的。图11(b)中整个延迟线的总延迟量虽然满足π＜φL＜2π的要求，但由于局部时脉CL至C1的相位差可能大至接近于π，因此其输出时闪量亦可能大至接近于π，而且将受外在环境影响无法预测。
更进一步说明如图4所示，本发明的数字化锁相回路使用一连串的D型触发器及一频率为输出信号L/22的取样时脉来制作。为降低所使用的取样时脉频率，发明中使用时脉的正负缘做触发(每隔一个触发器使用一反向器)来产生一组相位不同的局部时脉。在本发明中，局部时脉的延迟时间与温度，制程及电压无关，每个邻近时脉的相位差将会相同，并且整个延迟线的总延迟量将非常接近于2π使得回路的最大时闪量维持于φ。本发明中的这些优点将给予回路高度的稳定性与可控制性，并与理想设计值近乎一致，此优点亦使设计者得以在实际制造前事先评估回路的性能。此外，由于回路的性能与外界的变化无关，因此集成电路的制作可以使用一般的标准单元而不需额外特别制作的单元，将可以大大降低成本并增加设计的弹性。
本发明中的延迟线有不同的制作方法，如图6(a)显示一行典型的四阶延迟线的实例，取样时脉一方面直接送到触发器511及513；另一方面，通过反相器517送到触发器512，514，局部时脉fc则直接接到第一个触发器。之后，触发器511的输出成为触发器512的输入，触发器512的输出成为触发器513的输入，以此类推。而相位不同的局部时脉C1，C2，C3，C4则分别由触发器511，512，513，514的输出得来并送到多工器54。
图6(b)为另一种延迟线的制作方法，如同图6(a)，它提供四个不同相位的局部时脉但只使用两个触发器515，516。图中，取样时脉直接送至触发器515，且透过一反向器517后送至触发器516，除了使用正向的输出外，触发器的负向输出亦用来当做相位位移180度后的输出。
本发明的全数字化锁相回路不使用XOR门作为相位差检测器，因此可以避免因K-计数器的计数值过小而导致回路输出信号的周期平衡的错误(dutycycle error)。此外，XOR门对起始值非常的敏感，不当的起始值可能导致相当长的锁相时间或甚至无法锁相。在此，除非是用在由数据中抽取时脉(clock extracting)的时脉还原(clock recovery)的应用上，我们可以使用前述的相位—频率差检测器来解决周期平衡错误的问题。如此可以根据需要弹性地选择K-计数器的计数值并增加回路的稳定性。

Claims (14)

1、一种全数字化锁相回路，以局部时脉锁定输入信号的相位与频率，包括：
(a)一数字控制振荡器，其可接收一局部信号并产生一输出信号；
(b)一K-计数器，提供第一控制信号至所述数字控制振荡器；
(c)一相位-频率检测器，用来接收并比较所述输出信号与输入信号，根据该输出信号与输入信号的相位差提供第二控制信号给所述K计数器；以及
所述数字控制振荡器，包括一延迟线，地址产生器及多工器，该延迟线包括许多个位移暂存器及连接至位移暂存器的触发时脉来产生多相位不相同的时脉，所述地址产生器包括一输入信号，此信号是由-计数器送来的第一控制信号，同时根据第一控制信号，此地址产生器将一个输出信号并送到多工器当作地址，依据此地址由许多不同相位的时脉中选择一个时脉当作回路的输出信号。
2、根据权利要求1所述的全数字化锁相回路，其特征在于，还包括：
(a)一位于相位-频率检测器与数字控制振荡器之间的除M除频器；及
(b)一位于相位-频率检测器与输入信号间的除N除频器。
3、根据权利要求1所述的全数字化锁相回路，其特征在于，所述相位-频率检测器包括一对D型触发器，该触发器的第一个输入接口分别连接至输入信号与输出信号，其第二输入接口接至Vcc，此对触发器进一步以构成输出接口产生递增及递减信号。
4、根据权利要求1所述的全数字化锁相回路，其特征在于，所述K-计数器包括一递增计数器及递减计数器，其中递增计数器在收到所述相位-频率检测器的递增信号便增加其计数，其计数值增至某个临界值便产生借位信号，递减计数器在收到相位-频率检测器的递减讯号后减少其计数，其计数值减至某个临界值，便产生进位信号。
5、根据权利要求1所述的全数字化锁相回路，其特征在于，所述地址产生器包括一个递增-递减计数器，其可接收由所述K-计数器送出的进位及借位信号来产生地址信号送至所述多工器。
6、根据权利要求1所述的全数字化锁相回路，其特征在于，所述多工器根据地址产生器产生的地址信号来选择相位落后或领先的局部时脉信号。
7、根据权利要求1所述的全数字化锁相回路，其特征在于，所述延迟线包括L阶移位暂存器以产生L个相位不同的局部时脉，其中L为一整数。
8、根据权利要求7所述的全数字化锁相回路，其特征在于，所述延迟线由以下方式组成：
(a)所述移位暂存器包括一个第一移位暂存器及第二移位暂存器，并分为两组，第一组由第一移位暂存器开始一个间隔一个，第二组由第二移位暂存器开始一个间隔一个；
(b)每一个移位暂存器包括第一及第二输入和一个输出；
(c)第一组的第二输入端连接到所述触发时脉；
(d)第二组的第二输入端经由一反向器连接到所述局部时脉，并且其输出端连接到所述多工器以及下一个移位暂存器的第一输入端；以及
(f)每一个所述的下一个移位暂存器由所述第二移位暂存器开始，它的第一个输入端连接到前一个移位暂存器的输出端，而其本身的输出端则连接到所述多工器及下一个移位暂存器的第一输入端，但如果下一个移位存器不存在，则连接到所述第一个移位暂存器的第一个输入端。
9、根据权利要求7所述的全数字化锁相回路，其特征在于，所述每个移位暂存器包括一个D型触发器。
10、根据权利要求9所述的全数字化锁相回路，其特征在于，所述每个触发器之间有相位差φ，φ可由以下公式获得
         φ＝2π/L
11、根据权利要求1所述的全数字化锁相回路，其特征在于，所述延迟线包括L/2个移位暂存器来产生L/2个相位不同的时脉，其中L为整数。
12、根据权利要求11所述的全数字化锁相回路，其特征在于，所述延迟线由以下方式组成：
(a)所述移位暂存器包括一个第一移位暂存器及第二移位暂存器，并分为两组，第一组由第一移位暂存器开始一个间隔一个，第二组由第二移位暂存器开始一个间隔一个；
(b)每一个移位暂存器包括第一及第二输入和第一及第二输出，第二输出为第一输出的反向；
(c)第一组移位暂存器的第二输入端连接到所述触发时脉；
(d)第二组移位暂存器的第二输入端经由一反向器连接到所述触发时脉；
(e)所述第一组移位暂存器的第一输入端连接到所述局部时脉，其第一输出端连接到所述多工器以及下一个移位暂存器的第一输入端，第二输出端则连接到所述多工器；以及
(f)每一个所述下一个移位暂存器由所述由第二移位暂存器开始，其第一个输送端连接到前一个移位暂存器的第一输出端，而本身的第一输出端则连接到所述多工器及下一个移位暂存器的第一个输入端，若下一个移位存器不存在，则连接到第一个移位暂存器的第一个输入端，并且其第二输出端则连接到所述多工器。
13、根据权利要求11所述的全数字化锁相回路，其特征在于，所述每一移位暂存器包括一个D型触发。
14、根据权利要求13所述的全数字化锁相回路，其特征在于，所述每一触发器之间有相位差φ，φ由以下公式获得：
      φ＝2π/L。
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