CN102931983B - 延迟元件及数字控制振荡器 - Google Patents
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Abstract
一种延迟元件包含第一反相晶体管对、第二反相晶体管对以及数个延迟单元。第一反相晶体管对用以接收输入信号。第二反相晶体管对交错耦接第一反相晶体管对，并由第一反相晶体管对交错控制。延迟单元分别迭接于第一反相晶体管对之间以及第二反相晶体管对之间，用以提供连续的数个信号传递延迟，其中输入信号经由第一反相晶体管对、第二反相晶体管对与延迟单元依序操作而延迟预设时间，以产生相对应预设时间的输出信号。一种数字控制振荡器亦于此揭露。
Description
技术领域
本发明是有关于一种电子装置，且特别是有关于一种延迟元件及数字控制振荡器。
背景技术
常见的数字锁相回路包含相位频率检测器(phase frequency detector，PFD)、控制元件(controller)、数字控制振荡器(digitally controlled oscillator)以及除频器(divider)，其中数字控制振荡器利用其延迟元件的传递路径与反相元件构成回授路径，而产生振荡频率。
传统延迟元件可利用如反相器(inverter)、与门(AND gate)或迟滞元件(hysteresis element)的信号延迟特性，并透过多级内部元件的串接，以产生所需的延迟时间与振荡频率。当有较宽的频率调整范围的需求时，必须增加延迟元件中内部元件的串接级数，以得到各种不同延迟时间的信号输出。
然而，延迟元件在多级内部元件串接(例如：反相器的串接)之下，却可能占用了数字锁相回路中相当大的功率消耗，而不利于实际上的应用。因此，延迟元件仍具有上述功率消耗以及延迟时间之间的问题尚待克服。
发明内容
本揭示内容为揭露一种延迟元件及数字控制振荡器，使得在低功率消秏的状态下，可增加信号传递延迟的时间。
本揭示内容的一方面在于提供一种延迟元件，包含第一反相晶体管对、第二反相晶体管对以及数个延迟单元。第一反相晶体管对用以接收输入信号。第二反相晶体管对交错耦接第一反相晶体管对，并由第一反相晶体管对交错控制。上述延迟单元分别迭接于第一反相晶体管对之间以及第二反相晶体管对之间，用以提供连续的数个信号传递延迟，其中输入信号经由第一反相晶体管对、第二反相晶体管对与延迟单元依序操作而延迟预设时间，以产生相对应预设时间的输出信号。
依据本揭示内容的一实施例，上述第一反向晶体管对包含第一晶体管以及第二晶体管。第一晶体管具有栅极、漏极以及源极。第一晶体管的栅极电性耦接输入端，第一晶体管的源极电性耦接相对高电平电压。第二晶体管具有栅极、漏极以及源极。第二晶体管的栅极电性耦接输入端，第二晶体管的源极电性耦接相对低电平电压。上述第一晶体管为P型晶体管，第二晶体管为N型晶体管。
依据本揭示内容的一实施例，上述第二反向晶体管对包含第三晶体管以及第四晶体管。第三晶体管具有栅极、漏极以及源极。第三晶体管的栅极电性耦接第二晶体管的漏极，第三晶体管的源极电性耦接相对高电平电压。第四晶体管具有栅极、漏极以及源极。第四晶体管的栅极电性耦接第一晶体管的漏极，第四晶体管的源极电性耦接相对低电平电压。上述第三晶体管为P型晶体管，第四晶体管为N型晶体管。
依据本揭示内容的一实施例，上述延迟单元包含第一迭接晶体管对以及第二迭接晶体管对。第一迭接晶体管对迭接于第一反向晶体管对的第一晶体管以及第二晶体管之间，且第一迭接晶体管对交错耦接第二反向晶体管对，并由第二反向晶体管对交错控制。第二迭接晶体管对迭接于第二反向晶体管对的第三晶体管以及第四晶体管之间，且第二迭接晶体管对电性耦接第一迭接晶体管对以及输出端，并由第一迭接晶体管对控制。
依据本揭示内容的一实施例，上述第一迭接晶体管对包含第五晶体管以及第六晶体管。第五晶体管具有栅极、漏极以及源极。第五晶体管的栅极电性耦接第四晶体管的漏极，第五晶体管的源极电性耦接第一晶体管的漏极以及第四晶体管的栅极。第六晶体管具有栅极、漏极以及源极。第六晶体管的栅极电性耦接第三晶体管的漏极，第六晶体管的漏极电性耦接第五晶体管的漏极，第六晶体管的源极电性耦接第二晶体管的漏极以及第三晶体管的栅极。上述第五晶体管为P型晶体管，第六晶体管为N型晶体管。
依据本揭示内容的一实施例，上述第二迭接晶体管对包含第七晶体管以及第八晶体管。第七晶体管具有栅极、漏极以及源极。第七晶体管的栅极电性耦接第五晶体管以及第六晶体管的漏极，第七晶体管的漏极电性耦接输出端，第七晶体管的源极电性耦接第三晶体管的漏极以及第六晶体管的栅极。第八晶体管具有栅极、漏极以及源极。第八晶体管的栅极电性耦接第七晶体管的栅极、第五晶体管的漏极以及第六晶体管的漏极，第八晶体管的漏极电性耦接第七晶体管的漏极以及输出端，第八晶体管源极电性耦接第四晶体管的漏极以及第五晶体管的栅极。上述第七晶体管为P型晶体管，第八晶体管为N型晶体管。
依据本揭示内容的一实施例，上述延迟元件更包含旁路单元，其并联耦接迭接晶体管对。透过切换旁路单元至导通状态，以排除迭接晶体管对中P型晶体管以及N型晶体管的储存电荷。
依据本揭示内容的一实施例，上述旁路单元包含数个旁路晶体管，且旁路晶体管以并联方式或迭接方式相互耦接。
依据本揭示内容的一实施例，上述延迟单元包含数个迭接晶体管对。上述迭接晶体管对分别迭接于第一反向晶体管对之间以及第二反向晶体管对之间。迭接晶体管对依序串联相接，且迭接晶体管对中的第一者交错耦接第二反向晶体管对，并由第二反向晶体管对交错控制。迭接晶体管对中的最后一者电性耦接输出端。除了迭接晶体管对中最后一者之外，其余迭接晶体管对以交错耦接方式串联相接，并依序交错控制。
依据本揭示内容的一实施例，上述迭接晶体管对中的每一者包含P型晶体管以及N型晶体管，且第一反向晶体管对、第二反向晶体管对以及迭接晶体管对中的P型晶体管以及N型晶体管以交错方式传递信号。
依据本揭示内容的一实施例，上述延迟元件更包含旁路单元，其并联耦接迭接晶体管对。透过切换旁路单元至导通状态，以排除迭接晶体管对中P型晶体管以及N型晶体管的储存电荷。
依据本揭示内容的一实施例，上述旁路单元包含数个旁路晶体管，且旁路晶体管以并联方式或迭接方式相互耦接。
本揭示内容的另一方面在于提供一种延迟元件，包含数个反向晶体管对以及数个迭接晶体管对。反向晶体管对以交错耦接方式串联相接，并依序交错控制，且反向晶体管对中的第一者用以接收输入信号。迭接晶体管对迭接于反向晶体管对之间，且迭接晶体管对依序串联相接。迭接晶体管对中的第一者交错耦接反向晶体管对中的最后一者，并由反向晶体管对中的最后一者交错控制。上述反向晶体管对以及迭接晶体管对用以提供连续的数个信号传递延迟，且输入信号经由反向晶体管对以及迭接晶体管对依序操作而延迟预设时间，以产生相对应预设时间的输出信号。
依据本揭示内容的一实施例，上述反向晶体管对以及迭接晶体管对中的每一者包含P型晶体管以及N型晶体管，且反向晶体管对以及迭接晶体管对中的P型晶体管以及N型晶体管以交错方式传递信号。
依据本揭示内容的一实施例，上述延迟元件更包含旁路单元，其并联耦接迭接晶体管对。透过切换旁路单元至导通状态，以排除迭接晶体管对中P型晶体管以及N型晶体管的储存电荷。
依据本揭示内容的一实施例，上述旁路单元包含数个旁路晶体管，且旁路晶体管以并联方式或迭接方式相互耦接。
本揭示内容的又一方面在于提供一种数字控制振荡器，包含数个延迟元件，其中延迟元件中的每一者包含数个反向晶体管对以及数个迭接晶体管对。反向晶体管对以交错耦接方式串联相接，并依序交错控制，且反向晶体管对中的第一者用以接收输入信号。迭接晶体管对分别迭接于反向晶体管对中相对应的一者之间，且迭接晶体管对依序串联相接。迭接晶体管对中的第一者交错耦接反向晶体管对中的最后一者，并由反向晶体管对中的最后一者交错控制。上述反向晶体管对以及迭接晶体管对用以提供连续的数个信号传递延迟，且输入信号经由反向晶体管对以及迭接晶体管对依序操作而延迟预设时间，以产生相对应预设时间的输出信号。
依据本揭示内容的一实施例，上述反向晶体管对以及迭接晶体管对中的每一者包含P型晶体管以及N型晶体管，且反向晶体管对以及迭接晶体管对中的P型晶体管以及N型晶体管以交错方式传递信号。
依据本揭示内容的一实施例，上述数字控制振荡器更包含旁路单元，其并联耦接迭接晶体管对。透过切换旁路单元至导通状态，以排除迭接晶体管对中P型晶体管以及N型晶体管的储存电荷。
依据本揭示内容的一实施例，上述旁路单元包含数个旁路晶体管，且旁路晶体管以并联方式或迭接方式相互耦接。
因此，应用本揭示内容可经由具有交错延迟路径的P/N晶体管对，并在P/N晶体管对相互迭接的状态下，使得在相同的功率消耗之下，可达到较长的信号传递延迟。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：
图1A绘示依照本揭示内容的一实施方式的一种延迟元件的电路方块示意图。
图1B绘示依照本揭示内容的一实施方式的一种具有旁路单元的延迟元件的电路方块示意图。
图1C绘示依照本揭示内容的一实施方式的一种具有旁路单元的延迟元件的电路方块示意图。
图2A绘示依照本揭示内容的一实施方式的一种延迟元件的电路方块示意图。
图2B绘示依照本揭示内容的一实施方式的一种具有旁路单元的延迟元件的电路方块示意图。
图2C绘示依照本揭示内容的一实施方式的一种具有旁路单元的延迟元件的电路方块示意图。
图3绘示依照本揭示内容的一实施方式的一种延迟元件的电路方块示意图。
图4绘示依照本揭示内容的一实施方式的一种延迟元件的电路方块示意图。
图5绘示依照本揭示内容的一实施方式的一种数字控制振荡器的电路方块示意图。
主要元件符号说明：
100、200、300、511～51n：延迟元件
111、211、311、411：第一晶体管
112、212、312、412：第二晶体管
113、213、313、413：第三晶体管
114、214、314、414：第四晶体管
115、215、315、415：第五晶体管
116、216、316、416：第六晶体管
117、217、317、417：第七晶体管
118、218、318、418：第八晶体管
219、319、419：第九晶体管
220、320、420：第十晶体管
221、321、421：第十一晶体管
222、322、422：第十二晶体管
323、423：第十三晶体管
324、424：第十四晶体管
325、425：第十五晶体管
326、426：第十六晶体管
427：第十七晶体管
428：第十八晶体管
429：第十九晶体管
430：第二十晶体管
431：第二十一晶体管
432：第二十二晶体管
433：第二十三晶体管
434：第二十四晶体管
131、231：第一旁路晶体管
132、232：第二旁路晶体管
133、233：第三旁路晶体管
134、234：第四旁路晶体管
235：第五旁路晶体管
236：第六旁路晶体管
237：第七旁路晶体管
238：第八旁路晶体管
500：数字控制振荡器
510：粗调区块
520：路径选择多工器
530：细调区块
540：反与门
具体实施方式
以下将以图式及详细叙述清楚说明本揭示内容的精神，任何所属技术领域中具有通常知识者在了解本揭示内容的较佳实施例后，当可由本揭示内容所教示的技术，加以改变及修饰，其并不脱离本揭示内容的精神与范围。
图1A绘示依照本揭示内容的一实施方式的一种延迟元件100的电路方块示意图。延迟元件100可包含第一反相晶体管对(包含第一晶体管111以及第二晶体管112)、第二反相晶体管对(包含第三晶体管113以及第四晶体管114)以及数个延迟单元(包含第五晶体管115～第八晶体管118)。第一反相晶体管对用以接收输入信号S_IN。第二反相晶体管对交错耦接第一反相晶体管对，并由第一反相晶体管对交错控制。延迟单元分别迭接于第一反相晶体管对之间以及第二反相晶体管对之间，用以提供连续的数个信号传递延迟，其中输入信号S_IN经由第一反相晶体管对、第二反相晶体管对与延迟单元依序操作而延迟预设时间，以产生相对应预设时间的输出信号S_OUT。
在本揭示内容一实施例中，第一晶体管111具有栅极、漏极以及源极。第一晶体管111的栅极电性耦接输入端(IN)，第一晶体管111的源极电性耦接相对高电平电压VCC(例如：电源供应端)。第二晶体管112具有栅极、漏极以及源极。第二晶体管112的栅极电性耦接输入端(IN)，第二晶体管112的源极电性耦接相对低电平电压GND(例如：接地端)。上述第一晶体管111可为P型晶体管，第二晶体管112可为N型晶体管。
在一实施例中，第三晶体管113具有栅极、漏极以及源极。第三晶体管113的栅极电性耦接第二晶体管112的漏极，第三晶体管113的源极电性耦接相对高电平电压VCC。第四晶体管114具有栅极、漏极以及源极。第四晶体管114的栅极电性耦接第一晶体管111的漏极，第四晶体管114的源极电性耦接相对低电平电压GND。上述第三晶体管113可为P型晶体管，第四晶体管可为N型晶体管。
因此，第一反相晶体管对与第二反相晶体管对各自耦接于电压VCC和GND之间，且分别使用电压VCC和GND所形成的一组电源路径，各自依据相对应电源路径所提供的导通电流进行操作。
在本揭示内容一实施例中，延迟单元可包含第一迭接晶体管对(包含第五晶体管115以及第六晶体管116)以及第二迭接晶体管对(包含第七晶体管117以及第八晶体管118)。第一迭接晶体管对迭接于第一反向晶体管对的第一晶体管111以及第二晶体管112之间，且第一迭接晶体管对交错耦接第二反向晶体管对，并由第二反向晶体管对交错控制。第二迭接晶体管对迭接于第二反向晶体管对的第三晶体管113以及第四晶体管114之间，且第二迭接晶体管对电性耦接第一迭接晶体管对以及输出端(OUT)，并由第一迭接晶体管对控制。
在一实施例中，第五晶体管115具有栅极、漏极以及源极。第五晶体管115的栅极电性耦接第四晶体管114的漏极，第五晶体管115的源极电性耦接第一晶体管111的漏极以及第四晶体管114的栅极。第六晶体管116具有栅极、漏极以及源极。第六晶体管116的栅极电性耦接第三晶体管113的漏极，第六晶体管116的漏极电性耦接第五晶体管115的漏极，第六晶体管116的源极电性耦接第二晶体管112的漏极以及第三晶体管113的栅极。上述第五晶体管115可为P型晶体管，第六晶体管116可为N型晶体管。
在一实施例中，第七晶体管117具有栅极、漏极以及源极。第七晶体管117的栅极电性耦接第五晶体管115以及第六晶体管116的漏极，第七晶体管117的漏极电性耦接输出端，第七晶体管117的源极电性耦接第三晶体管113的漏极以及第六晶体管116的栅极。第八晶体管118具有栅极、漏极以及源极。第八晶体管118的栅极电性耦接第七晶体管117的栅极、第五晶体管115的漏极以及第六晶体管116的漏极，第八晶体管118的漏极电性耦接第七晶体管117的漏极以及输出端，第八晶体管118的源极电性耦接第四晶体管114的漏极以及第五晶体管115的栅极。上述第七晶体管117可为P型晶体管，第八晶体管118可为N型晶体管。
因此，第一晶体管111～第八晶体管118可与第一反相晶体管对以及第二反相晶体管对分别共用电压VCC和GND所形成的两组电源路径，且各自依据相对应电源路径所提供的导通电流进行操作。
举例来说，若输入端接收一个低电压电平的输入信号S_IN时，此低电压电平的输入信号S_IN使第一晶体管111导通。此时，节点A上拉至高电压电平，并使第四晶体管114导通。然后，节点D下拉至低电压电平，并使第五晶体管115导通。接着，节点E上拉至高电压电平，并使第八晶体管118导通。随后，节点F下拉至低电压电平，并输出低电压电平的输出信号S_OUT。因此，第一晶体管111、第四晶体管114、第五晶体管115以及第八晶体管118提供了四个信号传递延迟的时间，使输入信号S_IN延迟了四个信号传递延迟的时间后，经由输出端输出相对应的输出信号S_OUT。
同样地，若输入端接收一个高电压电平的输入信号S_IN时，此高电压电平的输入信号S_IN使第二晶体管112导通。此时，节点B下拉至低电压电平，并使第三晶体管113导通。然后，节点C上拉至高电压电平，并使第六晶体管116导通。接着，节点E下拉至低电压电平，并使第七晶体管117导通。随后，节点F上拉至高电压电平，并输出高电压电平的输出信号S_OUT。因此，第二晶体管112、第三晶体管113、第六晶体管116以及第七晶体管117提供了四个信号传递延迟的时间，使输入信号S_IN延迟了四个信号传递延迟的时间后，经由输出端输出相对应的输出信号S_OUT。
因此，经由延迟单元的迭接级数的增加或减少，使得信号传递延迟的时间为可控制的，而且延迟单元分别与第一反相晶体管对以及第二反相晶体管对共用VCC与GND所形成的两组电源路径，使得功率消耗不会因延迟单元的迭接级数的增加而上升。
图1B以及图1C绘示依照本揭示内容的一实施方式的一种具有旁路单元的延迟元件100的电路方块示意图。延迟元件100更可包含旁路单元(包含第一旁路晶体管131～第四旁路晶体管134)，且旁路单元并联耦接迭接晶体管对(包含第五晶体管115～第八晶体管118)。当旁路单元切换至导通状态时，旁路单元可排除迭接晶体管对中P型晶体管(第五晶体管115以及第七晶体管117)以及N型晶体管(第六晶体管116以及第八晶体管118)的储存电荷。在一实施例中，第一旁路晶体管131～第四旁路晶体管134以并联方式或迭接方式相互耦接。
如图1B所示，第一旁路晶体管131～第四旁路晶体管134以并联方式相互耦接，分别用以排除节点A、节点B、节点C以及节点D的储存电荷，使得第五晶体管115～第八晶体管118可随其栅极的电压电平的改变而转态。在本实施例中，第一旁路晶体管131受节点C的电压电平控制，第二旁路晶体管132受节点D的电压电平控制，第三旁路晶体管133受节点A的电压电平控制，第四旁路晶体管134受节点B的电压电平控制。
如图1C所示，第一旁路晶体管131～第四旁路晶体管134以迭接方式相互耦接，分别用以排除节点A、节点B、节点C以及节点D的储存电荷，使得第五晶体管115～第八晶体管118可随其栅极的电压电平的改变而转态。在本实施例中，第一旁路晶体管131受输出端的电压电平控制，第二旁路晶体管132受输出端的电压电平控制，第三旁路晶体管133受节点E的电压电平控制，第四旁路晶体管134受节点E的电压电平控制。
图2A绘示依照本揭示内容的一实施方式的一种延迟元件200的电路方块示意图。在本揭示内容一实施例中，延迟单元可包含数个迭接晶体管对，例如，第一迭接晶体管对(包含第五晶体管215以及第六晶体管216)、第二迭接晶体管对(包含第七晶体管217以及第八晶体管218)、第三迭接晶体管对(包含第九晶体管219以及第十晶体管220)、第四迭接晶体管对(包含第十一晶体管221以及第十二晶体管222)。上述迭接晶体管对分别迭接于第一反向晶体管对(包含第一晶体管211以及第二晶体管212)之间以及第二反向晶体管对(包含第三晶体管213以及第四晶体管214)之间。迭接晶体管对可依序串联相接，且迭接晶体管对中的第一者(第一迭接晶体管对)交错耦接第二反向晶体管对，并由第二反向晶体管对交错控制。迭接晶体管对中的最后一者(第四迭接晶体管对)电性耦接输出端。除了迭接晶体管对中最后一者(第四迭接晶体管对)之外，其余迭接晶体管对以交错耦接方式串联相接，并依序交错控制。
举例来说，第一迭接晶体管对迭接于第一反相晶体管对之间，第三迭接晶体管对迭接于第一迭接晶体管对之间。同样地，第二迭接晶体管对迭接于第二反相晶体管对之间，第四迭接晶体管对迭接于第二迭接晶体管对之间。除此之外，第二反相晶体管对交错耦接第一迭接晶体管对，第一迭接晶体管交错耦接第二迭接晶体管对，第二迭接晶体管对交错耦接第三迭接晶体管对，第三迭接晶体管对电性耦接第四迭接晶体管对，第四迭接晶体管对电性耦接输出端。
因此，第一迭接晶体管对～第四迭接晶体管对可与第一反相晶体管对以及第二反相晶体管对分别共用电压VCC和GND所形成的两组电源路径，且各自依据相对应电源路径所提供的导通电流进行操作。
在本实施例中，迭接晶体管对中的每一者包含P型晶体管(例如：第五晶体管215、第七晶体管217、第九晶体管219以及第十一晶体管221)以及N型晶体管(例如：第六晶体管216、第八晶体管218、第十晶体管220以及第十二晶体管222)，且第一反向晶体管对、第二反向晶体管对以及迭接晶体管对中的P型晶体管以及N型晶体管以交错方式传递信号。亦即，第一反向晶体管对、第二反向晶体管对以及迭接晶体管对中的P型晶体管以及N型晶体管不会同时导通，并交错控制下一级相异型式的晶体管(例如：N型晶体管的输出控制下一级P型晶体管，或者P型晶体管的输出控制下一级N型晶体管)的方式传递信号。
在操作上，若输入端接收一个低电压电平的输入信号S_IN时，此低电压电平的输入信号S_IN使第一晶体管211导通。此时，节点A上拉至高电压电平，并使第四晶体管214导通。然后，节点D下拉至低电压电平，并使第五晶体管215导通。接着，节点E上拉至高电压电平，并使第八晶体管218导通。随后，节点H下拉至低电压电平，并使第九晶体管219导通。然后，节点I上拉至高电压电平，并使第十二晶体管222导通。接着，节点J下拉至低电压电平，并输出低电压电平的输出信号S_OUT。因此，第一晶体管211、第四晶体管214、第五晶体管215、第八晶体管218、第九晶体管219以及第十二晶体管222提供了六个信号传递延迟的时间，使输入信号S_IN延迟了六个信号传递延迟的时间后，经由输出端输出相对应的输出信号S_OUT。
同理，若输入端接收一个高电压电平的输入信号S_IN时，其信号传递的操作方式亦与上述范例相同或相似，于此不再赘述。由此可知，第二晶体管212、第三晶体管213、第六晶体管216、第七晶体管217、第十晶体管220以及第十一晶体管221亦提供了六个信号传递延迟的时间，使输入信号S_IN延迟了六个信号传递延迟的时间后，经由输出端输出相对应的输出信号S_OUT。
值得注意的是，在本实施例中利用多个迭接晶体管以垂直迭接方式增加晶体管的串接级数，使信号传递延迟的时间增加，且多个迭接晶体管可与第一反相晶体管对以及第二反相晶体管对共用电压VCC和GND所形成的两组电源路径，而不额外消耗功率，达到低功秏与长延迟的功效。
图2B以及图2C绘示依照本揭示内容的一实施方式的一种具有旁路单元的延迟元件200的电路方块示意图。相似于图1B以及图1C所示的延迟元件100，延迟元件200更可包含旁路单元(包含第一旁路晶体管231～第八旁路晶体管238)，且旁路单元并联耦接迭接晶体管对(包含第五晶体管215～第十二晶体管222)。当旁路单元切换至导通状态时，旁路单元可排除迭接晶体管对中P型晶体管以及N型晶体管的储存电荷。在一实施例中，第一旁路晶体管231～第八旁路晶体管238以并联方式或迭接方式相互耦接。
如图2B所示，第一旁路晶体管231～第八旁路晶体管238以并联方式相互耦接，其排除储存电荷的操作方式与图1B所示的实施范例相同或相似，于此不再赘述。
如图2C所示，第一旁路晶体管231～第八旁路晶体管238以迭接方式相互耦接，其排除储存电荷的操作方式与图1C所示的实施范例相同或相似，于此不再赘述。
图3绘示依照本揭示内容的一实施方式的一种延迟元件300的电路方块示意图。延迟元件300包含数个反向晶体管对，例如，第一反相晶体管对(包含第一晶体管311以及第二晶体管312)、第二反相晶体管对(包含第三晶体管313以及第四晶体管314)、第三反相晶体管对(包含第五晶体管315以及第六晶体管316)与第四反相晶体管对(包含第七晶体管317以及第八晶体管318)以及数个迭接晶体管对，例如，第一迭接晶体管对(包含第九晶体管319以及第十晶体管320)、第二迭接晶体管对(包含第十一晶体管321以及第十二晶体管322)、第三迭接晶体管对(包含第十三晶体管323以及第十四晶体管324)与第四迭接晶体管对(包含第十五晶体管325以及第十六晶体管326)。
上述反向晶体管对以交错耦接方式串联相接，并依序交错控制，且反向晶体管对中的第一者(第一反相晶体管对)用以接收输入信号S_IN。迭接晶体管对可迭接于反向晶体管对之间，且迭接晶体管对依序串联相接。迭接晶体管对中的第一者(第一迭接晶体管对)交错耦接反向晶体管对中的最后一者(第四反相晶体管对)，并由反向晶体管对中的最后一者(第四反相晶体管对)交错控制。上述反向晶体管对以及迭接晶体管对用以提供连续的数个信号传递延迟，且输入信号S IN经由反向晶体管对以及迭接晶体管对依序操作而延迟预设时间，以产生相对应预设时间的输出信号S_OUT。
反向晶体管对以及迭接晶体管对中的每一者包含P型晶体管(例如：第一晶体管311、第三晶体管313、第五晶体管315、第七晶体管317、第九晶体管319、第十一晶体管321、第十三晶体管323以及第十五晶体管325)以及N型晶体管(例如：第二晶体管312、第四晶体管314、第六晶体管316、第八晶体管318、第十晶体管320、第十二晶体管322、第十四晶体管324以及第十六晶体管326)，且反向晶体管对以及迭接晶体管对中的P型晶体管以及N型晶体管以交错方式传递信号。亦即，反向晶体管对以及迭接晶体管对中的P型晶体管以及N型晶体管不会同时导通，并交错控制下一级相异型式的晶体管(例如：N型晶体管的输出控制下一级P型晶体管，或者P型晶体管的输出控制下一级N型晶体管)的方式传递信号。
在操作上，若输入端接收一个低电压电平的输入信号S_IN时，此低电压电平的输入信号S_IN使第一晶体管311导通。此时，节点A上拉至高电压电平，并使第四晶体管314导通。然后，节点D下拉至低电压电平，并使第五晶体管315导通。接着，节点E上拉至高电压电平，并使第八晶体管318导通。随后，节点H下拉至低电压电平，并使第九晶体管319导通。然后，节点I上拉至高电压电平，并使第十二晶体管322导通。接着，节点J下拉至低电压电平，并使第十三晶体管323导通。随后，节点K上拉至高电压电平，并使第十六晶体管326导通。然后，节点L下拉至低电压电平，并输出低电压电平的输出信号S_OUT。
因此，第一晶体管311、第四晶体管314、第五晶体管315、第八晶体管318、第九晶体管319、第十二晶体管322、第十三晶体管323以及第十六晶体管326提供了八个信号传递延迟的时间，使输入信号S_IN延迟了八个信号传递延迟的时间后，经由输出端输出相对应的输出信号S_OUT。
同理，若输入端接收一个高电压电平的输入信号S_IN时，其信号传递的操作方式亦与上述范例相同或相似，于此不再赘述。由此可知，第二晶体管312、第三晶体管313、第六晶体管316、第七晶体管317、第十晶体管320、第十一晶体管321、第十四晶体管324、第十五晶体管325亦提供了八个信号传递延迟的时间，使输入信号S_IN延迟了八个信号传递延迟的时间后，经由输出端输出相对应的输出信号S_OUT。
值得注意的是，在本实施例中利用多个反相晶体管与多个迭接晶体管以水平延伸方式增加晶体管的串接级数，使信号传递延迟的时间增加。相较于传统由反相器所组成的延迟元件，在相同功率消耗之下，本实施例所产生的信号传递延迟的时间可为传统延迟元件所产生的延迟时间的两倍。
再者，更可利用多个反相晶体管与多个迭接晶体管以水平延伸与垂直迭接方式增加晶体管的串接级数，如图4所示。图4绘示依照本揭示内容的一实施方式的一种延迟元件400的电路方块示意图。在本实施例中，延迟元件400结合了如图2A～图2C所示的垂直迭接方式以及如图3所示的水平延伸方式增加晶体管的串接级数，使信号传递延迟的时间大幅度增加，并在相同功率消耗之下，大幅增加了信号传递延迟的时间，其操作方式与上述实施方式相同或相似，于此不再赘述。
在本揭示内容一实施例中，延迟元件300与延迟元件400更可包含旁路单元(未绘示)并联耦接迭接晶体管对。当旁路单元切换至导通状态时，旁路单元可排除迭接晶体管对中P型晶体管以及N型晶体管的储存电荷。在一实施例中，旁路单元可包含数个旁路晶体管(未绘示)，且旁路晶体管以并联方式或迭接方式相互耦接，其排除储存电荷的操作方式与图1B、图1C、图2B以及图2C所示的实施范例相同或相似，于此不再赘述。
图5绘示依照本揭示内容的一实施方式的一种数字控制振荡器500的电路方块示意图。数字控制振荡器500可包含粗调区块(coarse tuning stage)510、细调区块(fine tuning stage)530与反与门540。粗调区块510包含数个延迟元件(例如：第一延迟元件511～第N延迟元件51n)以及路径选择多工器520，且粗调区块510中的延迟元件具有较长的延迟时间与传递路径。同样地，细调区块530亦可包含数个延迟元件，且细调区块530中的延迟元件具有较短的延迟时间与传递路径。在本实施例中，可经由粗调区块510或细调区块530中延迟元件的信号传递延迟特性以及反与门540的信号回授，以产生振荡频率。振荡频率的高低依据信号传递路径的长短所决定，且路径选择多工器520可依据控制码(CODE)选择粗调区块510或细调区块530，以得到不同的信号传递路径，进而产生不同的振荡频率与解析度。
上述粗调区块510的延迟元件中的每一者可包含数个反向晶体管对以及数个迭接晶体管对，其连接方式与操作方法与图1A～图4所示的实施范例相同或相似，于此不再赘述。
相较于习知作法，在本揭示内容的上述实施例中，可经由具有交错延迟路径的P/N晶体管对，并透过相互迭接，使得在相同的功率消耗之下，可达到较长的信号传递延迟。此外，P/N晶体管对亦可在水平延伸、垂直迭接或上述组合方式之下，产生更长且可控制的信号传递延迟。
综上所述，应用本揭示内容的优点在于以低功率消耗的CMOS延迟元件产生较长的延迟时间，且在低功率与较小面积之下达到需要的信号传递延迟，并可广泛应用于数字式锁相回路以及利用延迟回路设计的振荡器与延迟线(delay line)中。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
Claims (19)
1.一种延迟元件，包含：
一第一反相晶体管对，用以接收一输入信号；
一第二反相晶体管对，交错耦接该第一反相晶体管对，并由该第一反相晶体管对交错控制；以及
数个延迟单元，分别迭接于该第一反相晶体管对之间以及该第二反相晶体管对之间，用以提供连续的数个信号传递延迟；
其中该输入信号经由该第一反相晶体管对、该第二反相晶体管对与该些延迟单元依序操作而延迟一预设时间，以产生相对应该预设时间的一输出信号，
其中该些延迟单元包含：
数个迭接晶体管对，分别迭接于该第一反相晶体管对之间以及该第二反相晶体管对之间，该些迭接晶体管对依序串联相接，该些迭接晶体管对中的第一者交错耦接该第二反相晶体管对，并由该第二反相晶体管对交错控制，该些迭接晶体管对中的最后一者电性耦接一输出端；
其中除了该些迭接晶体管对中最后一者之外，其余该些迭接晶体管对以交错耦接方式串联相接，并依序交错控制。
2.如权利要求1所述的延迟元件，其中该第一反相晶体管对包含：
一第一晶体管，具有一栅极、一漏极以及一源极，该第一晶体管的该栅极电性耦接一输入端，该第一晶体管的该源极电性耦接一相对高电平电压；以及
一第二晶体管，具有一栅极、一漏极以及一源极，该第二晶体管的该栅极电性耦接该输入端，该第二晶体管的该源极电性耦接一相对低电平电压；
其中该第一晶体管为一P型晶体管，该第二晶体管为一N型晶体管。
3.如权利要求2所述的延迟元件，其中该第二反相晶体管对包含：
一第三晶体管，具有一栅极、一漏极以及一源极，该第三晶体管的该栅极电性耦接该第二晶体管的该漏极，该第三晶体管的该源极电性耦接该相对高电平电 压；以及
一第四晶体管，具有一栅极、一漏极以及一源极，该第四晶体管的该栅极电性耦接该第一晶体管的该漏极，该第四晶体管的该源极电性耦接该相对低电平电压；
其中该第三晶体管为一P型晶体管，该第四晶体管为一N型晶体管。
4.如权利要求3所述的延迟元件，其中该些延迟单元包含：
一第一迭接晶体管对，迭接于该第一反相晶体管对的该第一晶体管以及该第二晶体管之间，且该第一迭接晶体管对交错耦接该第二反相晶体管对，并由该第二反相晶体管对交错控制；以及
一第二迭接晶体管对，迭接于该第二反相晶体管对的该第三晶体管以及该第四晶体管之间，且该第二迭接晶体管对电性耦接该第一迭接晶体管对以及该输出端，并由该第一迭接晶体管对控制。
5.如权利要求4所述的延迟元件，其中该第一迭接晶体管对包含：
一第五晶体管，具有一栅极、一漏极以及一源极，该第五晶体管的该栅极电性耦接该第四晶体管的该漏极，该第五晶体管的该源极电性耦接该第一晶体管的该漏极以及该第四晶体管的该栅极；以及
一第六晶体管，具有一栅极、一漏极以及一源极，该第六晶体管的该栅极电性耦接该第三晶体管的该漏极，该第六晶体管的该漏极电性耦接该第五晶体管的该漏极，该第六晶体管的该源极电性耦接该第二晶体管的该漏极以及该第三晶体管的该栅极；
其中该第五晶体管为一P型晶体管，该第六晶体管为一N型晶体管。
6.如权利要求5所述的延迟元件，其中该第二迭接晶体管对包含：
一第七晶体管，具有一栅极、一漏极以及一源极，该第七晶体管的该栅极电性耦接该第五晶体管以及该第六晶体管的该漏极，该第七晶体管的该漏极电性耦接该输出端，该第七晶体管的该源极电性耦接该第三晶体管的该漏极以及该第六晶体 管的该栅极；以及
一第八晶体管，具有一栅极、一漏极以及一源极，该第八晶体管的该栅极电性耦接该第七晶体管的该栅极、该第五晶体管的该漏极以及该第六晶体管的该漏极，该第八晶体管的该漏极电性耦接该第七晶体管的该漏极以及该输出端，该第八晶体管的该源极电性耦接该第四晶体管的该漏极以及该第五晶体管的该栅极；
其中该第七晶体管为一P型晶体管，该第八晶体管为一N型晶体管。
7.如权利要求6所述的延迟元件，更包含：
一旁路单元，并联耦接该些迭接晶体管对，透过切换该旁路单元至导通状态，以排除该些迭接晶体管对中该P型晶体管以及该N型晶体管的储存电荷。
8.如权利要求7所述的延迟元件，其中该旁路单元包含数个旁路晶体管，该些旁路晶体管以并联方式或迭接方式相互耦接。
9.如权利要求1所述的延迟元件，其中该些迭接晶体管对中的每一者包含一P型晶体管以及一N型晶体管，且该第一反相晶体管对、该第二反相晶体管对以及该些迭接晶体管对中的该P型晶体管以及该N型晶体管以交错方式传递信号。
10.如权利要求9所述的延迟元件，更包含：
一旁路单元，并联耦接该些迭接晶体管对，透过切换该旁路单元至导通状态，以排除该些迭接晶体管对中该P型晶体管以及该N型晶体管的储存电荷。
11.如权利要求10所述的延迟元件，其中该旁路单元包含数个旁路晶体管，该些旁路晶体管以并联方式或迭接方式相互耦接。
12.一种延迟元件，包含：
数个反相晶体管对，以交错耦接方式串联相接，并依序交错控制，且该些反相晶体管对中的第一者用以接收一输入信号；以及
数个迭接晶体管对，迭接于该些反相晶体管对之间，且该些迭接晶体管对依序串联相接，该些迭接晶体管对中的第一者交错耦接该些反相晶体管对中的最后一者，并由该些反相晶体管对中的最后一者交错控制，该些迭接晶体管对中的最后一者电性耦接一输出端，其中除了该些迭接晶体管对中最后一者之外，其余该些迭接晶体管对以交错耦接方式串联相接，并依序交错控制；
其中该些反相晶体管对以及该些迭接晶体管对用以提供连续的数个信号传递延迟，且该输入信号经由该些反相晶体管对以及该些迭接晶体管对依序操作而延迟一预设时间，以产生相对应该预设时间的一输出信号。
13.如权利要求12所述的延迟元件，其中该些反相晶体管对以及该些迭接晶体管对中的每一者包含一P型晶体管以及一N型晶体管，且该些反相晶体管对以及该些迭接晶体管对中的该P型晶体管以及该N型晶体管以交错方式传递信号。
14.如权利要求13所述的延迟元件，更包含：
一旁路单元，并联耦接该些迭接晶体管对，透过切换该旁路单元至导通状态，以排除该些迭接晶体管对中该P型晶体管以及该N型晶体管的储存电荷。
15.如权利要求14所述的延迟元件，其中该旁路单元包含数个旁路晶体管，该些旁路晶体管以并联方式或迭接方式相互耦接。
16.一种数字控制振荡器，包含数个延迟元件，其中该些延迟元件中的每一者包含：
数个反相晶体管对，以交错耦接方式串联相接，并依序交错控制，且该些反相晶体管对中的第一者用以接收一输入信号；以及
数个迭接晶体管对，分别迭接于该些反相晶体管对中相对应的一者之间，且该些迭接晶体管对依序串联相接，该些迭接晶体管对中的第一者交错耦接该些反相晶体管对中的最后一者，并由该些反相晶体管对中的最后一者交错控制，该些迭接晶体管对中的最后一者电性耦接一输出端，其中除了该些迭接晶体管对中最后一者 之外，其余该些迭接晶体管对以交错耦接方式串联相接，并依序交错控制；
其中该些反相晶体管对以及该些迭接晶体管对用以提供连续的数个信号传递延迟，且该输入信号经由该些反相晶体管对以及该些迭接晶体管对依序操作而延迟一预设时间，以产生相对应该预设时间的一输出信号。
17.如权利要求16所述的数字控制振荡器，其中该些反相晶体管对以及该些迭接晶体管对中的每一者包含一P型晶体管以及一N型晶体管，且该些反相晶体管对以及该些迭接晶体管对中的该P型晶体管以及该N型晶体管以交错方式传递信号。
18.如权利要求17所述的数字控制振荡器，更包含：
一旁路单元，并联耦接该些迭接晶体管对，透过切换该旁路单元至导通状态，以排除该些迭接晶体管对中该P型晶体管以及该N型晶体管的储存电荷。
19.如权利要求18所述的数字控制振荡器，其中该旁路单元包含数个旁路晶体管，该些旁路晶体管以并联方式或迭接方式相互耦接。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |