JPH0555881A - 遅延回路 - Google Patents
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- JPH0555881A JPH0555881A JP3214955A JP21495591A JPH0555881A JP H0555881 A JPH0555881 A JP H0555881A JP 3214955 A JP3214955 A JP 3214955A JP 21495591 A JP21495591 A JP 21495591A JP H0555881 A JPH0555881 A JP H0555881A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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Abstract
(57)【要約】
【目的】この発明は、遅延時間当りのパタ−ン面積を減
ずることができ、集積回路製造プロセスで生ずる半導体
デバイスパラメ−タのバラツキに回路動作が保障でき、
集積回路製作用マスクのシュリンク率を変更しても、遅
延時間を合わせ込む必要がない遅延回路を提供しようと
するものである。 【構成】第１の電源ＶＤＤと第２の電源ＧＮＤとの間
に、複数のＰＭＯＳ（141〜145 ）の電流通路と複数の
ＮＭＯＳ（161 〜165 ）の電流通路とをそれぞれ直列に
接続して、これらのゲ−トに入力信号ＩＮを供給し、上
記ＰＭＯＳ（141 〜145 ）の電流通路とＮＭＯＳ（161
〜165 ）の電流通路との相互接続点１０２より、出力信
号ＯＵＴを得るようにしている。
ずることができ、集積回路製造プロセスで生ずる半導体
デバイスパラメ−タのバラツキに回路動作が保障でき、
集積回路製作用マスクのシュリンク率を変更しても、遅
延時間を合わせ込む必要がない遅延回路を提供しようと
するものである。 【構成】第１の電源ＶＤＤと第２の電源ＧＮＤとの間
に、複数のＰＭＯＳ（141〜145 ）の電流通路と複数の
ＮＭＯＳ（161 〜165 ）の電流通路とをそれぞれ直列に
接続して、これらのゲ−トに入力信号ＩＮを供給し、上
記ＰＭＯＳ（141 〜145 ）の電流通路とＮＭＯＳ（161
〜165 ）の電流通路との相互接続点１０２より、出力信
号ＯＵＴを得るようにしている。
Description
【０００１】
【産業上の利用分野】この発明は、所望の時間、信号を
遅延させる遅延回路に関する。
遅延させる遅延回路に関する。
【０００２】
【従来の技術】図１７は、従来の遅延回路の回路ブロッ
ク図、図１８は、その回路図、図１９は、それを集積回
路化した際のパタ−ン平面図である。
ク図、図１８は、その回路図、図１９は、それを集積回
路化した際のパタ−ン平面図である。
【０００３】図１７〜図１９に示すように、入力ＩＮと
出力ＯＵＴとの間には、インバ−タ２００が複数個、縦
続（カスケ−ド）接続されている。これらのインバ−タ
２００はそれぞれ遅延時間を有し、その遅延時間の値
は、図１８に示される各トランジスタ２０２、２０４の
オン抵抗と、各インバ−タ２００の出力に付加される容
量に依存している。しかしながら、上記構成の遅延回路
では、インバ−タ２００を複数個接続するため、図１９
のパタ−ン平面図に示すように、そのパタ−ン面積が増
大する。
出力ＯＵＴとの間には、インバ−タ２００が複数個、縦
続（カスケ−ド）接続されている。これらのインバ−タ
２００はそれぞれ遅延時間を有し、その遅延時間の値
は、図１８に示される各トランジスタ２０２、２０４の
オン抵抗と、各インバ−タ２００の出力に付加される容
量に依存している。しかしながら、上記構成の遅延回路
では、インバ−タ２００を複数個接続するため、図１９
のパタ−ン平面図に示すように、そのパタ−ン面積が増
大する。
【０００４】この問題を解決する方法とし、インバ−タ
の時定数を大きくして一つのインバ−タ当りの遅延時間
を増加させ、インバ−タ数を減ずる試みもある。この種
の遅延回路の回路図を、図２０に示す。
の時定数を大きくして一つのインバ−タ当りの遅延時間
を増加させ、インバ−タ数を減ずる試みもある。この種
の遅延回路の回路図を、図２０に示す。
【０００５】しかし、この種の方法では、インバ−タの
時定数を大きくするために、インバ−タ２００を構成す
るＭＯＳＦＥＴ２０２、２０４のゲ−ト長Ｌを長くす
る。このためパタ−ン面積縮小の解決にはなっていな
い。そればかりか、ゲ−ト長をあまり長くしすぎると、
半導体デバイスパラメ−タのバラツキが顕著に表れる
等、デメリットが大きい。
時定数を大きくするために、インバ−タ２００を構成す
るＭＯＳＦＥＴ２０２、２０４のゲ−ト長Ｌを長くす
る。このためパタ−ン面積縮小の解決にはなっていな
い。そればかりか、ゲ−ト長をあまり長くしすぎると、
半導体デバイスパラメ−タのバラツキが顕著に表れる
等、デメリットが大きい。
【０００６】さらに、大きいゲ−ト長を持つＭＯＳＦＥ
Ｔによる遅延回路においては、マスクシュリンク率を変
更した場合、遅延時間の変化率が、他の回路と整合しな
くなる。すなわち、マスクをシュリンクしてしまうと、
遅延時間そのものが変化してしまう。このためマスクシ
ュリンク率を変更した際には、回路動作を保障するため
に、設計のやり直しが必要となり、集積回路の開発期間
が長くなる。
Ｔによる遅延回路においては、マスクシュリンク率を変
更した場合、遅延時間の変化率が、他の回路と整合しな
くなる。すなわち、マスクをシュリンクしてしまうと、
遅延時間そのものが変化してしまう。このためマスクシ
ュリンク率を変更した際には、回路動作を保障するため
に、設計のやり直しが必要となり、集積回路の開発期間
が長くなる。
【０００７】又、その他の遅延回路として、容量Ｃ（図
２１）や、抵抗Ｒを使用したもの（図２２）もあるが、
これらはいずれも、半導体デバイスパラメ−タの変動の
影響が他の回路素子、すなわち、ＭＯＳＦＥＴと異なる
ために、遅延時間が設計値よりずれたり、また動作が不
完全になりやすい。
２１）や、抵抗Ｒを使用したもの（図２２）もあるが、
これらはいずれも、半導体デバイスパラメ−タの変動の
影響が他の回路素子、すなわち、ＭＯＳＦＥＴと異なる
ために、遅延時間が設計値よりずれたり、また動作が不
完全になりやすい。
【０００８】
【発明が解決しようとする課題】上記したように、従来
の遅延回路は、信号の遅延時間を稼ぐために、パタ−ン
面積の増加を強いられており、遅延時間当りのパタ−ン
面積が大きいものとなっている。
の遅延回路は、信号の遅延時間を稼ぐために、パタ−ン
面積の増加を強いられており、遅延時間当りのパタ−ン
面積が大きいものとなっている。
【０００９】また、集積回路製造プロセスで生じる半導
体デバイスパラメ−タが変動しやすかったり、集積回路
製作用マスクのシュリンク率を変更すると、遅延時間そ
のものが変化する等の問題がある。
体デバイスパラメ−タが変動しやすかったり、集積回路
製作用マスクのシュリンク率を変更すると、遅延時間そ
のものが変化する等の問題がある。
【００１０】この発明は上記の点に鑑みてなされたもの
で、その目的は、遅延時間当りのパタ−ン面積を減ずる
ことができ、集積回路製造プロセスで生ずる半導体デバ
イスパラメ−タのバラツキに回路動作を保障でき、集積
回路製作用マスクのシュリンク率を変更しても、遅延時
間を合わせ込む必要がない遅延回路を提供することにあ
る。
で、その目的は、遅延時間当りのパタ−ン面積を減ずる
ことができ、集積回路製造プロセスで生ずる半導体デバ
イスパラメ−タのバラツキに回路動作を保障でき、集積
回路製作用マスクのシュリンク率を変更しても、遅延時
間を合わせ込む必要がない遅延回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】この発明の遅延回路は、
第１の電源と第２の電源との間に、ＰチャネルＭＯＳＦ
ＥＴの電流通路と、ＮチャネルＭＯＳＦＥＴの電流通路
とを直列に接続して、これらのゲ−トにそれぞれ入力信
号を供給し、これらの電流通路の相互接続点より、出力
信号を得るような回路において、前記相互接続点と第１
の電源との間に、Ｐチャネル型ＭＯＳＦＥＴを複数設
け、かつこれらの電流通路を直列に接続し、同様に、前
記相互接続点と第２の電源との間にも、Ｎチャネル型Ｍ
ＯＳＦＥＴを複数設けて、互いの電流通路を直列に接続
するようにしている。
第１の電源と第２の電源との間に、ＰチャネルＭＯＳＦ
ＥＴの電流通路と、ＮチャネルＭＯＳＦＥＴの電流通路
とを直列に接続して、これらのゲ−トにそれぞれ入力信
号を供給し、これらの電流通路の相互接続点より、出力
信号を得るような回路において、前記相互接続点と第１
の電源との間に、Ｐチャネル型ＭＯＳＦＥＴを複数設
け、かつこれらの電流通路を直列に接続し、同様に、前
記相互接続点と第２の電源との間にも、Ｎチャネル型Ｍ
ＯＳＦＥＴを複数設けて、互いの電流通路を直列に接続
するようにしている。
【００１２】
【作用】上記のような遅延回路にあっては、第１または
第２の電源との間に、Ｐチャネル型ＭＯＳＦＥＴおよび
Ｎチャネル型ＭＯＳＦＥＴをそれぞれ複数接続すること
により、遅延時間の増加を得ることができる。このよう
なものでは、一つのＰチャネル型ＭＯＳＦＥＴ、および
一つのＮチャネル型ＭＯＳＦＥＴで構成されるインバ−
タを多段に接続して構成される遅延回路よりも、パタ−
ン面積を縮小でき、遅延時間当りのパタ−ン面積を減ず
ることができる。
第２の電源との間に、Ｐチャネル型ＭＯＳＦＥＴおよび
Ｎチャネル型ＭＯＳＦＥＴをそれぞれ複数接続すること
により、遅延時間の増加を得ることができる。このよう
なものでは、一つのＰチャネル型ＭＯＳＦＥＴ、および
一つのＮチャネル型ＭＯＳＦＥＴで構成されるインバ−
タを多段に接続して構成される遅延回路よりも、パタ−
ン面積を縮小でき、遅延時間当りのパタ−ン面積を減ず
ることができる。
【００１３】また、容量や抵抗等も使用せず、Ｐチャネ
ル型ＭＯＳＦＥＴおよびＮチャネル型ＭＯＳＦＥＴだけ
で遅延回路が構成されるので、半導体デバイスパラメ−
タの変動も起きにくい。したがって、これに起因する遅
延時間の設計値からのずれは、小さくなり、また、動作
が不完全となることもほとんどない。
ル型ＭＯＳＦＥＴおよびＮチャネル型ＭＯＳＦＥＴだけ
で遅延回路が構成されるので、半導体デバイスパラメ−
タの変動も起きにくい。したがって、これに起因する遅
延時間の設計値からのずれは、小さくなり、また、動作
が不完全となることもほとんどない。
【００１４】さらに、ゲ−ト長を大きくしたＭＯＳＦＥ
Ｔで構成されるインバ−タを、そのままシュリンクする
と遅延時間が他の論理回路の遅延時間の変化率と大きく
変わる。この点、この発明に係わる遅延回路によれば、
各ＭＯＳＦＥＴのゲ−ト長を、他の回路を構成するＭＯ
ＳＦＥＴと同じゲ−ト長で設計することが可能であり、
ＭＯＳＦＥＴを、そのままシュリンクしても、他の論理
回路の遅延時間の変化率と大きく変わることもない。
Ｔで構成されるインバ−タを、そのままシュリンクする
と遅延時間が他の論理回路の遅延時間の変化率と大きく
変わる。この点、この発明に係わる遅延回路によれば、
各ＭＯＳＦＥＴのゲ−ト長を、他の回路を構成するＭＯ
ＳＦＥＴと同じゲ−ト長で設計することが可能であり、
ＭＯＳＦＥＴを、そのままシュリンクしても、他の論理
回路の遅延時間の変化率と大きく変わることもない。
【００１５】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は、この発明の第１の実施例に係わる
遅延回路の回路図である。
り説明する。図１は、この発明の第１の実施例に係わる
遅延回路の回路図である。
【００１６】図１に示すように、入力端子ＩＮと出力端
子ＯＵＴとの間には、第１のインバ−タ１０および第２
のインバ−タ１２がそれぞれ、縦続接続されている。第
１のインバ−タ１０は、Ｐチャネル型ＭＯＳＦＥＴ１４
1 〜１４5 （以下ＰＭＯＳと称す）と、Ｎチャネル型Ｍ
ＯＳＦＥＴ１６1 〜１６5 （以下ＮＭＯＳと称す）によ
り、構成されている。ＰＭＯＳ１４1 〜１４5 のゲ−ト
はそれぞれ共通接続されている。同様に、ＮＭＯＳ１６
1 〜１６5 ゲ−トもそれぞれ共通されている。共通接続
されたＰＭＯＳ１４1 〜１４5 のゲ−トと、共通接続さ
れたＮＭＯＳ１６1 〜１６5 ゲ−トとは、ノ−ド１００
で互いに接続されている。このノ−ド１００には、入力
端子ＩＮが接続されている。ＰＭＯＳ１４1 のソ−ス
は、電源ＶＤＤに接続されている。ＰＭＯＳ１４2 のソ
−スは、ＰＭＯＳ１４1のドレインに接続されている。
同様に、ＰＭＯＳ１４3 のソ−スはＰＭＯＳ１４2 のド
レインに接続され、…、ＰＭＯＳ１４5 のソ−スはＰＭ
ＯＳ１４4 のドレインに接続されており、ＰＭＯＳによ
る直列５段の回路が形成されている。ＰＭＯＳ１４5の
ドレインは、ＮＭＯＳ１６5 のドレインに接続されてい
る。ＮＭＯＳ１６5 のソ−スは、ＮＭＯＳ１６4 のドレ
インに接続されている。同様に、ＮＭＯＳ１６4 のソ−
スは、ＮＭＯＳ１６3 のドレインに接続され、…、ＮＭ
ＯＳ１６2 のソ−スは、ＮＭＯＳ１６1 のドレインに接
続されており、ＮＭＯＳによる直列５段の回路が形成さ
れている。ＮＭＯＳ１６1 のソ−スは、電源ＧＮＤに接
続されている。このようなインバ−タ１０の出力は、Ｐ
ＭＯＳ１４5 のドレインと、ＮＭＯＳ１６5 のドレイン
とのノ−ド１０２より、得られる。
子ＯＵＴとの間には、第１のインバ−タ１０および第２
のインバ−タ１２がそれぞれ、縦続接続されている。第
１のインバ−タ１０は、Ｐチャネル型ＭＯＳＦＥＴ１４
1 〜１４5 （以下ＰＭＯＳと称す）と、Ｎチャネル型Ｍ
ＯＳＦＥＴ１６1 〜１６5 （以下ＮＭＯＳと称す）によ
り、構成されている。ＰＭＯＳ１４1 〜１４5 のゲ−ト
はそれぞれ共通接続されている。同様に、ＮＭＯＳ１６
1 〜１６5 ゲ−トもそれぞれ共通されている。共通接続
されたＰＭＯＳ１４1 〜１４5 のゲ−トと、共通接続さ
れたＮＭＯＳ１６1 〜１６5 ゲ−トとは、ノ−ド１００
で互いに接続されている。このノ−ド１００には、入力
端子ＩＮが接続されている。ＰＭＯＳ１４1 のソ−ス
は、電源ＶＤＤに接続されている。ＰＭＯＳ１４2 のソ
−スは、ＰＭＯＳ１４1のドレインに接続されている。
同様に、ＰＭＯＳ１４3 のソ−スはＰＭＯＳ１４2 のド
レインに接続され、…、ＰＭＯＳ１４5 のソ−スはＰＭ
ＯＳ１４4 のドレインに接続されており、ＰＭＯＳによ
る直列５段の回路が形成されている。ＰＭＯＳ１４5の
ドレインは、ＮＭＯＳ１６5 のドレインに接続されてい
る。ＮＭＯＳ１６5 のソ−スは、ＮＭＯＳ１６4 のドレ
インに接続されている。同様に、ＮＭＯＳ１６4 のソ−
スは、ＮＭＯＳ１６3 のドレインに接続され、…、ＮＭ
ＯＳ１６2 のソ−スは、ＮＭＯＳ１６1 のドレインに接
続されており、ＮＭＯＳによる直列５段の回路が形成さ
れている。ＮＭＯＳ１６1 のソ−スは、電源ＧＮＤに接
続されている。このようなインバ−タ１０の出力は、Ｐ
ＭＯＳ１４5 のドレインと、ＮＭＯＳ１６5 のドレイン
とのノ−ド１０２より、得られる。
【００１７】上記構成のインバ−タ１０によれば、出力
端であるノ−ド１０２と、電源ＶＤＤあるいはＧＮＤと
の間に、電流通路を直列に接続した複数のＭＯＳＦＥＴ
が挿入されている。これにより、電源ＶＤＤあるいはＧ
ＮＤと出力端（ノ−ド１０２）との間に、ＭＯＳＦＥＴ
５つ分の抵抗を付加でき、効果的な遅延時間が得られ
る。
端であるノ−ド１０２と、電源ＶＤＤあるいはＧＮＤと
の間に、電流通路を直列に接続した複数のＭＯＳＦＥＴ
が挿入されている。これにより、電源ＶＤＤあるいはＧ
ＮＤと出力端（ノ−ド１０２）との間に、ＭＯＳＦＥＴ
５つ分の抵抗を付加でき、効果的な遅延時間が得られ
る。
【００１８】また、この実施例では、ノ−ド１０２と出
力端子ＯＵＴとの間に、インバ−タ１２が、さらに接続
されている。このインバ−タ１２は、電源ＶＤＤと電源
ＧＮＤとの間に直列に接続されたＰＭＯＳ１８1 とＮＭ
ＯＳ２０1 とで構成されている。ＰＭＯＳ１８1 および
ＮＭＯＳ２０1 のそれぞれのゲ−トは、インバ−タ１０
のノ−ド１０２に接続されている。インバ−タ１２の出
力は、ＰＭＯＳ１８1のドレインとＮＭＯＳ２０1 のド
レインとのノ−ド１０４より得られ、出力端子ＯＵＴ
は、このノ−ド１０４に接続されている。
力端子ＯＵＴとの間に、インバ−タ１２が、さらに接続
されている。このインバ−タ１２は、電源ＶＤＤと電源
ＧＮＤとの間に直列に接続されたＰＭＯＳ１８1 とＮＭ
ＯＳ２０1 とで構成されている。ＰＭＯＳ１８1 および
ＮＭＯＳ２０1 のそれぞれのゲ−トは、インバ−タ１０
のノ−ド１０２に接続されている。インバ−タ１２の出
力は、ＰＭＯＳ１８1のドレインとＮＭＯＳ２０1 のド
レインとのノ−ド１０４より得られ、出力端子ＯＵＴ
は、このノ−ド１０４に接続されている。
【００１９】このインバ−タ１２は、出力信号の波形を
整形するために設けられているものであり、必ずしも設
けられる必要はない。すなわち、インバ−タ１０では、
電源〜出力端間に大きい抵抗が付加されているため、信
号の立ち上がり時間／立ち下がり時間が長くなり、出力
波形がなまる。これを改善したい場合にのみ、インバ−
タ１０の後段に、電源〜出力端間の抵抗が小さいインバ
−タ１２を接続すれば、信号の立ち上がり時間／立ち下
がり時間を短くでき、結果として、出力信号の波形がな
まりが改善されるようになる。
整形するために設けられているものであり、必ずしも設
けられる必要はない。すなわち、インバ−タ１０では、
電源〜出力端間に大きい抵抗が付加されているため、信
号の立ち上がり時間／立ち下がり時間が長くなり、出力
波形がなまる。これを改善したい場合にのみ、インバ−
タ１０の後段に、電源〜出力端間の抵抗が小さいインバ
−タ１２を接続すれば、信号の立ち上がり時間／立ち下
がり時間を短くでき、結果として、出力信号の波形がな
まりが改善されるようになる。
【００２０】図２は、図１に示す遅延回路を集積回路化
した場合を説明する図で、図２（ａ）はそのパタ−ン平
面図、図２（ｂ）は、（ａ）図中のｂ−ｂ線に沿う断面
図である。図２において、図１と同一の部分には同一の
参照符号を付し、異なる部分についてのみ説明する。
した場合を説明する図で、図２（ａ）はそのパタ−ン平
面図、図２（ｂ）は、（ａ）図中のｂ−ｂ線に沿う断面
図である。図２において、図１と同一の部分には同一の
参照符号を付し、異なる部分についてのみ説明する。
【００２１】図２に示すように、Ｐ型のシリコン基板２
２内には、Ｎ型のウェル領域２４が形成されている。ま
た、基板２２の表面領域内には、Ｎ型の拡散層２６が複
数形成されている。また、ウェル領域２４の表面領域内
には、ＰＭＯＳのソ−ス／ドレイン拡散層となるＰ型の
拡散層３０が複数形成されている。拡散層２６はＮＭＯ
Ｓのソ−ス／ドレイン拡散層と、拡散層３０はＰＭＯＳ
のソ−ス／ドレイン拡散層とそれぞれなるものである。
これら拡散層２６、３０の相互間の基板２２上には、ポ
リシリコン層から成るゲ−ト電極２８1 、２８2 が形成
されている。ゲ−ト電極２８1 、２８2 上は、層間絶縁
膜３２で覆われている。層間絶縁膜３２上には、第１層
アルミニウム合金配線３４1 〜３４4 がそれぞれ形成さ
れている。これらの第１層アルミニウム合金配線３４1
〜３４4 は、電源線ＶＤＤ／ＧＮＤ、第１のインバ−タ
１０の出力端と第２のインバ−タ１２の入力端とを接続
する配線、第２のインバ−タ１２の出力端となる配線等
を構成する。図３は、図１に示す遅延回路の動作を示す
信号波形図である。
２内には、Ｎ型のウェル領域２４が形成されている。ま
た、基板２２の表面領域内には、Ｎ型の拡散層２６が複
数形成されている。また、ウェル領域２４の表面領域内
には、ＰＭＯＳのソ−ス／ドレイン拡散層となるＰ型の
拡散層３０が複数形成されている。拡散層２６はＮＭＯ
Ｓのソ−ス／ドレイン拡散層と、拡散層３０はＰＭＯＳ
のソ−ス／ドレイン拡散層とそれぞれなるものである。
これら拡散層２６、３０の相互間の基板２２上には、ポ
リシリコン層から成るゲ−ト電極２８1 、２８2 が形成
されている。ゲ−ト電極２８1 、２８2 上は、層間絶縁
膜３２で覆われている。層間絶縁膜３２上には、第１層
アルミニウム合金配線３４1 〜３４4 がそれぞれ形成さ
れている。これらの第１層アルミニウム合金配線３４1
〜３４4 は、電源線ＶＤＤ／ＧＮＤ、第１のインバ−タ
１０の出力端と第２のインバ−タ１２の入力端とを接続
する配線、第２のインバ−タ１２の出力端となる配線等
を構成する。図３は、図１に示す遅延回路の動作を示す
信号波形図である。
【００２２】図３において、線Ｉは、図１に示すノ−ド
１００（入力端子ＩＮ）の電圧の変化を、線IIは、図１
に示すノ−ド１０２の電圧の変化を、線III は、図１に
示すノ−ド１０４（出力端子ＯＵＴ）の電圧の変化を、
それぞれ示している。
１００（入力端子ＩＮ）の電圧の変化を、線IIは、図１
に示すノ−ド１０２の電圧の変化を、線III は、図１に
示すノ−ド１０４（出力端子ＯＵＴ）の電圧の変化を、
それぞれ示している。
【００２３】図３に示すように、第１の実施例に係わる
遅延回路によれば、ｔ１時間だけ、入力端子ＩＮの電圧
の立ち上がりと出力端子ＯＵＴの電圧の立ち上がりと
を、遅らせることができる。同様に、ｔ２時間だけ、入
力端子ＩＮの電圧の立ち下がりと出力端子ＯＵＴの電圧
の立ち下がりとを、遅らせることができる。図４は、こ
の発明の第２の実施例に係わる遅延回路の回路図であ
る。
遅延回路によれば、ｔ１時間だけ、入力端子ＩＮの電圧
の立ち上がりと出力端子ＯＵＴの電圧の立ち上がりと
を、遅らせることができる。同様に、ｔ２時間だけ、入
力端子ＩＮの電圧の立ち下がりと出力端子ＯＵＴの電圧
の立ち下がりとを、遅らせることができる。図４は、こ
の発明の第２の実施例に係わる遅延回路の回路図であ
る。
【００２４】第２の実施例は、第１の実施例で説明した
電源〜出力端間に複数のＭＯＳＦＥＴを接続したインバ
−タ１０を複数段、すなわち、インバ−タ１０1 、１０
2 を入力端子ＩＮ〜出力端子ＯＵＴ間に接続したもので
ある。
電源〜出力端間に複数のＭＯＳＦＥＴを接続したインバ
−タ１０を複数段、すなわち、インバ−タ１０1 、１０
2 を入力端子ＩＮ〜出力端子ＯＵＴ間に接続したもので
ある。
【００２５】図４に示すように、入力端子ＩＮには、Ｐ
ＭＯＳ１４1 〜１４5 、およびＮＭＯＳ１６1 〜１６5
で構成されたインバ−タ１０1 の入力端が接続されてい
る。インバ−タ１０1 の出力端には、ＰＭＯＳ１４6 〜
１４10、およびＮＭＯＳ１６6 〜１６10で構成されたイ
ンバ−タ１０2 の入力端が接続されている。インバ−タ
１０2 の出力端には、ＰＭＯＳ１８2 、ＮＭＯＳ２０2
で構成されたインバ−タ１２2 の入力端が接続されてい
る。インバ−タ１２2 の出力端には、ＰＭＯＳ１８1 、
ＮＭＯＳ２０1 で構成されたインバ−タ１２1 の入力端
が接続されている。インバ−タ１２1 の出力端は、出力
端子ＯＵＴに接続されている。図５は、図４に示す遅延
回路の動作を示す信号波形図である。
ＭＯＳ１４1 〜１４5 、およびＮＭＯＳ１６1 〜１６5
で構成されたインバ−タ１０1 の入力端が接続されてい
る。インバ−タ１０1 の出力端には、ＰＭＯＳ１４6 〜
１４10、およびＮＭＯＳ１６6 〜１６10で構成されたイ
ンバ−タ１０2 の入力端が接続されている。インバ−タ
１０2 の出力端には、ＰＭＯＳ１８2 、ＮＭＯＳ２０2
で構成されたインバ−タ１２2 の入力端が接続されてい
る。インバ−タ１２2 の出力端には、ＰＭＯＳ１８1 、
ＮＭＯＳ２０1 で構成されたインバ−タ１２1 の入力端
が接続されている。インバ−タ１２1 の出力端は、出力
端子ＯＵＴに接続されている。図５は、図４に示す遅延
回路の動作を示す信号波形図である。
【００２６】図５において、線Ｉは図４に示すノ−ド１
００（入力端子ＩＮ）の電圧の変化を、線IIは図４に示
すノ−ド１０２の電圧の変化を、線IVは図４に示すノ−
ド１０６の電圧の変化を、線Ｖは図４に示すノ−ド１０
８の電圧の変化を、線III は、図４に示すノ−ド１０４
（出力端子ＯＵＴ）の電圧の変化を、それぞれ示してい
る。
００（入力端子ＩＮ）の電圧の変化を、線IIは図４に示
すノ−ド１０２の電圧の変化を、線IVは図４に示すノ−
ド１０６の電圧の変化を、線Ｖは図４に示すノ−ド１０
８の電圧の変化を、線III は、図４に示すノ−ド１０４
（出力端子ＯＵＴ）の電圧の変化を、それぞれ示してい
る。
【００２７】図５に示すように、第２の実施例に係わる
遅延回路によれば、インバ−タ１０を、入力端子ＩＮ〜
出力端子ＯＵＴ間に複数段、接続することにより、遅延
時間ｔ１、およびｔ２を、第１の実施例に係わる遅延回
路より大きくとることができる。図６は、この発明の第
３の実施例に係わる遅延回路の回路図である。図７は、
図６に示す遅延回路を集積回路化した際のパタ−ン平面
図である。
遅延回路によれば、インバ−タ１０を、入力端子ＩＮ〜
出力端子ＯＵＴ間に複数段、接続することにより、遅延
時間ｔ１、およびｔ２を、第１の実施例に係わる遅延回
路より大きくとることができる。図６は、この発明の第
３の実施例に係わる遅延回路の回路図である。図７は、
図６に示す遅延回路を集積回路化した際のパタ−ン平面
図である。
【００２８】第３の実施例は、電源〜出力端間に複数の
ＭＯＳＦＥＴを接続したインバ−タ１０1 、１０2 を構
成するＰＭＯＳ、ＮＭＯＳそれぞれのソ−ス〜ドレイン
間に端子４０1 〜４０8 、および４２1 〜４２8 を設け
たものである。これらの端子には、電源線ＶＤＤおよび
電源線ＧＮＤを接続することで、インバ−タ１０1また
は１０2 自体の遅延時間の調節を行うことができる。
ＭＯＳＦＥＴを接続したインバ−タ１０1 、１０2 を構
成するＰＭＯＳ、ＮＭＯＳそれぞれのソ−ス〜ドレイン
間に端子４０1 〜４０8 、および４２1 〜４２8 を設け
たものである。これらの端子には、電源線ＶＤＤおよび
電源線ＧＮＤを接続することで、インバ−タ１０1また
は１０2 自体の遅延時間の調節を行うことができる。
【００２９】端子４０1 〜４０8 および４２1 〜４２8
を半導体基板上に形成するには、図７に示すように、Ｐ
ＭＯＳ１４1 〜１４10、ＮＭＯＳ１６1 〜１６10におい
て、ポリシリコン層でなるゲ−ト電極２８の間隔Ｄを、
第１層アルミニウム合金配線３４9 および３４10がソ−
ス／ドレイン拡散層にコンタクトできるように拡げれば
良い。図８は、図６に示す遅延回路の動作を示す信号波
形図である。
を半導体基板上に形成するには、図７に示すように、Ｐ
ＭＯＳ１４1 〜１４10、ＮＭＯＳ１６1 〜１６10におい
て、ポリシリコン層でなるゲ−ト電極２８の間隔Ｄを、
第１層アルミニウム合金配線３４9 および３４10がソ−
ス／ドレイン拡散層にコンタクトできるように拡げれば
良い。図８は、図６に示す遅延回路の動作を示す信号波
形図である。
【００３０】図８において、線Ｉは図６に示すノ−ド１
００（入力端子ＩＮ）の電圧の変化を、線IIは図６に示
すノ−ド１０２の電圧の変化を、線IVは図６に示すノ−
ド１０６の電圧の変化を、線Ｖは図６に示すノ−ド１０
８の電圧の変化を、線III は、図６に示すノ−ド１０４
（出力端子ＯＵＴ）の電圧の変化を、それぞれ示してい
る。
００（入力端子ＩＮ）の電圧の変化を、線IIは図６に示
すノ−ド１０２の電圧の変化を、線IVは図６に示すノ−
ド１０６の電圧の変化を、線Ｖは図６に示すノ−ド１０
８の電圧の変化を、線III は、図６に示すノ−ド１０４
（出力端子ＯＵＴ）の電圧の変化を、それぞれ示してい
る。
【００３１】図８に示すように、第３の実施例に係わる
遅延回路によれば、インバ−タ１０2 を構成するＰＭＯ
Ｓ１４9 のドレインと１４10のソ−スとの間に設けられ
た端子４０8 に電源線ＶＤＤを接続し、インバ−タ１０
1 を構成するＮＭＯＳ１６4のドレインと１６5 のソ−
スとの間に設けられた端子４２4 に電源線ＧＮＤを接続
することにより、信号の立ち上がりにおける遅延時間ｔ
１を、第２の実施例に係わる遅延回路より短くすること
ができる。
遅延回路によれば、インバ−タ１０2 を構成するＰＭＯ
Ｓ１４9 のドレインと１４10のソ−スとの間に設けられ
た端子４０8 に電源線ＶＤＤを接続し、インバ−タ１０
1 を構成するＮＭＯＳ１６4のドレインと１６5 のソ−
スとの間に設けられた端子４２4 に電源線ＧＮＤを接続
することにより、信号の立ち上がりにおける遅延時間ｔ
１を、第２の実施例に係わる遅延回路より短くすること
ができる。
【００３２】図９は、この発明の第３の実施例の遅延回
路に係わり、図６に示す遅延回路と異なる配線が施され
た遅延回路の回路図である。図１０は、図９に示す遅延
回路を集積回路化した際のパタ−ン平面図である。
路に係わり、図６に示す遅延回路と異なる配線が施され
た遅延回路の回路図である。図１０は、図９に示す遅延
回路を集積回路化した際のパタ−ン平面図である。
【００３３】図９に示すように、インバ−タ１０1 を構
成するＰＭＯＳ１４4 のドレインと１４5 のソ−スとの
間に設けられた端子４０4 に電源線ＶＤＤが接続され、
インバ−タ１０2 を構成するＮＭＯＳ１６9 のドレイン
と１６10のソ−スとの間に設けられた端子４２8 に電源
線ＧＮＤが接続されている。このような配線状態は、図
１０に示ように、第１層アルミニウム合金配線３４1 〜
３４10のマスクパタ−ンを、図７に示すパタ−ンから、
変更するだけで得ることができる。図１１は、図９に示
す遅延回路の動作を示す信号波形図である。
成するＰＭＯＳ１４4 のドレインと１４5 のソ−スとの
間に設けられた端子４０4 に電源線ＶＤＤが接続され、
インバ−タ１０2 を構成するＮＭＯＳ１６9 のドレイン
と１６10のソ−スとの間に設けられた端子４２8 に電源
線ＧＮＤが接続されている。このような配線状態は、図
１０に示ように、第１層アルミニウム合金配線３４1 〜
３４10のマスクパタ−ンを、図７に示すパタ−ンから、
変更するだけで得ることができる。図１１は、図９に示
す遅延回路の動作を示す信号波形図である。
【００３４】図１１において、線Ｉは図９に示すノ−ド
１００（入力端子ＩＮ）の電圧の変化を、線IIは図９に
示すノ−ド１０２の電圧の変化を、線IVは図９に示すノ
−ド１０６の電圧の変化を、線Ｖは図９に示すノ−ド１
０８の電圧の変化を、線ＩＩＩは、図９に示すノ−ド１
０４（入力端子ＯＵＴ）の電圧の変化を、それぞれ示し
ている。
１００（入力端子ＩＮ）の電圧の変化を、線IIは図９に
示すノ−ド１０２の電圧の変化を、線IVは図９に示すノ
−ド１０６の電圧の変化を、線Ｖは図９に示すノ−ド１
０８の電圧の変化を、線ＩＩＩは、図９に示すノ−ド１
０４（入力端子ＯＵＴ）の電圧の変化を、それぞれ示し
ている。
【００３５】図１１に示すように、図９に示すような配
線状態とすることにより、今度は信号の立ち下がりにお
ける遅延時間ｔ２を、第２の実施例に係わる遅延回路よ
り短くできるようになる。図１２は、この発明の第４の
実施例に係わる遅延回路の回路図である。図１３は、図
１２に示す遅延回路を集積回路化した際のパタ−ン平面
図である。
線状態とすることにより、今度は信号の立ち下がりにお
ける遅延時間ｔ２を、第２の実施例に係わる遅延回路よ
り短くできるようになる。図１２は、この発明の第４の
実施例に係わる遅延回路の回路図である。図１３は、図
１２に示す遅延回路を集積回路化した際のパタ−ン平面
図である。
【００３６】第４の実施例は、電源〜出力端間に複数の
ＭＯＳＦＥＴを接続したインバ−タ１０１ 、１０2 を
構成するＰＭＯＳ、ＮＭＯＳのゲ−トの配線状態を変え
ることにより、インバ−タ１０1 または１０2 自体の遅
延時間を調節するようにしたものである。図１２に示す
ように、インバ−タ１０2 において、ＰＭＯＳ１４6 、
１４9 、１４10のゲ−トは電源線ＧＮＤに接続され、ノ
−マリ・オンとされている。その他のＰＭＯＳ１４7 、
１４8 のゲ−トはノ−ド１０２に接続され、インバ−タ
１０1 の出力によってオン／オフするようにされてい
る。また、ＮＭＯＳにおいては、ＮＭＯＳ１６9 、１６
10のゲ−トが電源線ＶＤＤに接続され、ノ−マリ・オン
とされており、ＮＭＯＳ１６6 、１６7 、１６8のゲ−
トがノ−ド１０２に接続され、インバ−タ１０1 の出力
によってオン／オフするようにされている。
ＭＯＳＦＥＴを接続したインバ−タ１０１ 、１０2 を
構成するＰＭＯＳ、ＮＭＯＳのゲ−トの配線状態を変え
ることにより、インバ−タ１０1 または１０2 自体の遅
延時間を調節するようにしたものである。図１２に示す
ように、インバ−タ１０2 において、ＰＭＯＳ１４6 、
１４9 、１４10のゲ−トは電源線ＧＮＤに接続され、ノ
−マリ・オンとされている。その他のＰＭＯＳ１４7 、
１４8 のゲ−トはノ−ド１０２に接続され、インバ−タ
１０1 の出力によってオン／オフするようにされてい
る。また、ＮＭＯＳにおいては、ＮＭＯＳ１６9 、１６
10のゲ−トが電源線ＶＤＤに接続され、ノ−マリ・オン
とされており、ＮＭＯＳ１６6 、１６7 、１６8のゲ−
トがノ−ド１０２に接続され、インバ−タ１０1 の出力
によってオン／オフするようにされている。
【００３７】このように、ＰＭＯＳ、ＮＭＯＳのゲ−ト
に、電源線ＶＤＤまたは電源線ＧＮＤを接続すること
で、第３の実施例と同様にインバ−タ１０1 または１０
2 自体の遅延時間の調節を行うことができる。
に、電源線ＶＤＤまたは電源線ＧＮＤを接続すること
で、第３の実施例と同様にインバ−タ１０1 または１０
2 自体の遅延時間の調節を行うことができる。
【００３８】図１２に示す遅延回路を集積回路化する際
には、図１３に示すように、ＰＭＯＳ１４1 〜１４10、
ＮＭＯＳ１６1 〜１６10のポリシリコン層でなるゲ−ト
２８11〜２８30をそれぞれ分離する。これとともに、ゲ
−ト２８11〜２８30に、前段の回路よりの入力信号が流
れるアルミニウム合金配線３４3 、ＧＮＤの電位を有す
るアルミニウム合金配線３４12、ＶＤＤの電位を有する
アルミニウム合金配線３４13をそれぞれコンタクトでき
るような長さＷを持たせれば良い。このようにすること
で、第３の実施例と同様に、第１層アルミニウム合金配
線３４1 〜３４8 、３４11〜３４13のマスクパタ−ンを
変更するだけで、様々な配線状態を得ることができる。
には、図１３に示すように、ＰＭＯＳ１４1 〜１４10、
ＮＭＯＳ１６1 〜１６10のポリシリコン層でなるゲ−ト
２８11〜２８30をそれぞれ分離する。これとともに、ゲ
−ト２８11〜２８30に、前段の回路よりの入力信号が流
れるアルミニウム合金配線３４3 、ＧＮＤの電位を有す
るアルミニウム合金配線３４12、ＶＤＤの電位を有する
アルミニウム合金配線３４13をそれぞれコンタクトでき
るような長さＷを持たせれば良い。このようにすること
で、第３の実施例と同様に、第１層アルミニウム合金配
線３４1 〜３４8 、３４11〜３４13のマスクパタ−ンを
変更するだけで、様々な配線状態を得ることができる。
【００３９】図１４は、この発明の第４の実施例の遅延
回路に係わり、図１２に示す遅延回路と異なる配線が施
された遅延回路の回路図である。図１５は、図１４に示
す遅延回路を集積回路化した際のパタ−ン平面図であ
る。図１４および図１５において、図１２、図１３と同
一の部分には同一の参照符号を付し、その説明について
は省略する。図１６は、図１２に示す遅延回路の動作を
示す信号波形図である。
回路に係わり、図１２に示す遅延回路と異なる配線が施
された遅延回路の回路図である。図１５は、図１４に示
す遅延回路を集積回路化した際のパタ−ン平面図であ
る。図１４および図１５において、図１２、図１３と同
一の部分には同一の参照符号を付し、その説明について
は省略する。図１６は、図１２に示す遅延回路の動作を
示す信号波形図である。
【００４０】図１６において、線Ｉは図１２に示すノ−
ド１００（入力端子ＩＮ）の電圧の変化を、線IIは図１
２に示すノ−ド１０２の電圧の変化を、線IVは図１２に
示すノ−ド１０６の電圧の変化を、線Ｖは図１２に示す
ノ−ド１０８の電圧の変化を、線III は、図１２に示す
ノ−ド１０４（出力端子ＯＵＴ）の電圧の変化を、それ
ぞれ示している。
ド１００（入力端子ＩＮ）の電圧の変化を、線IIは図１
２に示すノ−ド１０２の電圧の変化を、線IVは図１２に
示すノ−ド１０６の電圧の変化を、線Ｖは図１２に示す
ノ−ド１０８の電圧の変化を、線III は、図１２に示す
ノ−ド１０４（出力端子ＯＵＴ）の電圧の変化を、それ
ぞれ示している。
【００４１】図１６に示すように、第４の実施例に係わ
る遅延回路によれば、インバ−タ１０1 、１０2 を構成
するＰＭＯＳ、ＮＭＯＳのゲ−トの配線状態を変更する
ことにより、信号の立ち上がりにおける遅延時間ｔ１、
および信号の立ち下がりにおける遅延時間ｔ２をそれぞ
れ、第２の実施例に係わる遅延回路より短くすることが
できる。上記第１〜第４の実施例でそれぞれ説明された
遅延回路によれば、次のような作用効果が得られるもの
である。
る遅延回路によれば、インバ−タ１０1 、１０2 を構成
するＰＭＯＳ、ＮＭＯＳのゲ−トの配線状態を変更する
ことにより、信号の立ち上がりにおける遅延時間ｔ１、
および信号の立ち下がりにおける遅延時間ｔ２をそれぞ
れ、第２の実施例に係わる遅延回路より短くすることが
できる。上記第１〜第４の実施例でそれぞれ説明された
遅延回路によれば、次のような作用効果が得られるもの
である。
【００４２】まず、第１実施例に係わる遅延回路のパタ
−ン面積（図２参照）は、図１９に示された従来の遅延
回路のパタ−ン面積より、同じ素子数でありながら、約
４割程、縮小することができた。もちろん、第１の実施
例に係わる遅延回路ばかりでなく、第２〜第４の実施例
に係わる遅延回路においても、パタ−ン面積の縮小の効
果が得られることはもちろんである。
−ン面積（図２参照）は、図１９に示された従来の遅延
回路のパタ−ン面積より、同じ素子数でありながら、約
４割程、縮小することができた。もちろん、第１の実施
例に係わる遅延回路ばかりでなく、第２〜第４の実施例
に係わる遅延回路においても、パタ−ン面積の縮小の効
果が得られることはもちろんである。
【００４３】また、インバ−タ１０1 、１０2 を構成す
るＰＭＯＳ１４1 〜１４10、ＮＭＯＳ１６1 〜１６
10は、他の回路部を構成する能動素子や、インバ−タ１
２1 、１２2 を構成するＰＭＯＳ１８1 、１８2 、ＮＭ
ＯＳ２０1 、２０2 と同じ寸法とすることが可能であ
る。例えばＰＭＯＳ１４1 〜１４10のゲ−ト長、および
ＮＭＯＳ１６1 〜１６10のゲ−ト長をそれぞれ、同一の
半導体基板上に形成された他の論理回路部を構成するＰ
ＭＯＳ、ＮＭＯＳや、ＰＭＯＳ１８1 、１８2 、ＮＭＯ
Ｓ２０1 、２０2 のゲ−ト長と同じとしても、充分な遅
延時間を得ることができる。この点から、インバ−タ１
０、１２を構成するＭＯＳＦＥＴゲ−ト長を、その他の
論理回路部のＭＯＳＦＥＴのゲ−ト長と同じに設計すれ
ば、マスクをそのままシュリンクしても、遅延時間の変
化率は、インバ−タ１０、１２と、その他の論理回路部
とで同じとすることができる。したがって、マスクをシ
ュリンクした場合でも設計変更等を行う必要がなくな
り、新しいＩＣを開発するために要する期間を短縮でき
るようになる。
るＰＭＯＳ１４1 〜１４10、ＮＭＯＳ１６1 〜１６
10は、他の回路部を構成する能動素子や、インバ−タ１
２1 、１２2 を構成するＰＭＯＳ１８1 、１８2 、ＮＭ
ＯＳ２０1 、２０2 と同じ寸法とすることが可能であ
る。例えばＰＭＯＳ１４1 〜１４10のゲ−ト長、および
ＮＭＯＳ１６1 〜１６10のゲ−ト長をそれぞれ、同一の
半導体基板上に形成された他の論理回路部を構成するＰ
ＭＯＳ、ＮＭＯＳや、ＰＭＯＳ１８1 、１８2 、ＮＭＯ
Ｓ２０1 、２０2 のゲ−ト長と同じとしても、充分な遅
延時間を得ることができる。この点から、インバ−タ１
０、１２を構成するＭＯＳＦＥＴゲ−ト長を、その他の
論理回路部のＭＯＳＦＥＴのゲ−ト長と同じに設計すれ
ば、マスクをそのままシュリンクしても、遅延時間の変
化率は、インバ−タ１０、１２と、その他の論理回路部
とで同じとすることができる。したがって、マスクをシ
ュリンクした場合でも設計変更等を行う必要がなくな
り、新しいＩＣを開発するために要する期間を短縮でき
るようになる。
【００４４】また、第３、第４の実施例に係わる遅延回
路では、ゲ−ト２８をパタ−ニングするまでの工程に用
いる写真蝕刻用のマスクを変更せず、この工程以降のコ
ンタクト孔を形成する際に用いるマスクおよび第１層ア
ルミニウム配線層３４をパタ−ニングする際に用いるマ
スク等を変更するだけで任意な遅延時間を設定できる。
すなわち、第３、第４の実施例で説明したパタ−ン（図
７、図１０、図１３、図１５参照）は、一種のマスタ−
スライスとして用いることが可能である。従って、遅延
時間を変更する際、拡散層パタ−ンやゲ−トパタ−ン等
を変更しなくても良いので、ＩＣの設計効率が向上す
る。
路では、ゲ−ト２８をパタ−ニングするまでの工程に用
いる写真蝕刻用のマスクを変更せず、この工程以降のコ
ンタクト孔を形成する際に用いるマスクおよび第１層ア
ルミニウム配線層３４をパタ−ニングする際に用いるマ
スク等を変更するだけで任意な遅延時間を設定できる。
すなわち、第３、第４の実施例で説明したパタ−ン（図
７、図１０、図１３、図１５参照）は、一種のマスタ−
スライスとして用いることが可能である。従って、遅延
時間を変更する際、拡散層パタ−ンやゲ−トパタ−ン等
を変更しなくても良いので、ＩＣの設計効率が向上す
る。
【００４５】さらに、第１〜第４の実施例に係わる遅延
回路はいずれも、抵抗や容量は用いられないので、ゲ−
トアレ−等のＭＯＳＦＥＴを集積するＩＣに組み込め
ば、製造工程も簡略化でき、好適である。
回路はいずれも、抵抗や容量は用いられないので、ゲ−
トアレ−等のＭＯＳＦＥＴを集積するＩＣに組み込め
ば、製造工程も簡略化でき、好適である。
【００４６】
【発明の効果】以上説明したように、この発明によれ
ば、遅延時間当りのパタ−ン面積を減ずることができ、
集積回路製造プロセスで生ずる半導体デバイスパラメ−
タのバラツキに回路動作が保障でき、集積回路製作用マ
スクのシュリンク率を変更しても、遅延時間を合わせ込
む必要がない遅延回路を提供できる。
ば、遅延時間当りのパタ−ン面積を減ずることができ、
集積回路製造プロセスで生ずる半導体デバイスパラメ−
タのバラツキに回路動作が保障でき、集積回路製作用マ
スクのシュリンク率を変更しても、遅延時間を合わせ込
む必要がない遅延回路を提供できる。
【図１】図１はこの発明の第１の実施例に係わる遅延回
路の回路図である。
路の回路図である。
【図２】図２は図１に示す遅延回路を集積回路化した場
合を説明する図で、（ａ）はそのパタ−ン平面図、
（ｂ）は、（ａ）図中のｂ−ｂ線に沿う断面図である。
合を説明する図で、（ａ）はそのパタ−ン平面図、
（ｂ）は、（ａ）図中のｂ−ｂ線に沿う断面図である。
【図３】図３は図１に示す遅延回路の動作を示す信号波
形図である。
形図である。
【図４】図４はこの発明の第２の実施例に係わる遅延回
路の回路図である。
路の回路図である。
【図５】図５は図４に示す遅延回路の動作を示す信号波
形図である。
形図である。
【図６】図６はこの発明の第３の実施例に係わる遅延回
路の回路図である。
路の回路図である。
【図７】図７は図６に示す遅延回路を集積回路化した際
のパタ−ン平面図である。
のパタ−ン平面図である。
【図８】図８は図６に示す遅延回路の動作を示す信号波
形図である。
形図である。
【図９】図９はこの発明の第３の実施例の遅延回路に係
わり、図６に示す遅延回路と異なる配線が施された遅延
回路の回路図である。
わり、図６に示す遅延回路と異なる配線が施された遅延
回路の回路図である。
【図１０】図１０は図９に示す遅延回路を集積回路化し
た際のパタ−ン平面図である。
た際のパタ−ン平面図である。
【図１１】図１１は図９に示す遅延回路の動作を示す信
号波形図である。
号波形図である。
【図１２】図１２はこの発明の第４の実施例に係わる遅
延回路の回路図である。
延回路の回路図である。
【図１３】図１３は図１２に示す遅延回路を集積回路化
した際のパタ−ン平面図である。
した際のパタ−ン平面図である。
【図１４】図１４はこの発明の第４の実施例の遅延回路
に係わり、図１２に示す遅延回路と異なる配線が施され
た遅延回路の回路図である。
に係わり、図１２に示す遅延回路と異なる配線が施され
た遅延回路の回路図である。
【図１５】図１５は図１４に示す遅延回路を集積回路化
した際のパタ−ン平面図である。
した際のパタ−ン平面図である。
【図１６】図１６は図１２に示す遅延回路の動作を示す
信号波形図である。
信号波形図である。
【図１７】図１７は従来の遅延回路の回路ブロック図で
ある。
ある。
【図１８】図１８は図１７に示す遅延回路の回路図であ
る。
る。
【図１９】図１９は図１７に示す遅延回路を集積回路化
した際のパタ−ン平面図である。
した際のパタ−ン平面図である。
【図２０】図２０はその他の従来の遅延回路を示す図で
ある。
ある。
【図２１】図２１はその他の従来の遅延回路を示す図で
ある。
ある。
【図２２】図２２はその他の従来の遅延回路を示す図で
ある。
ある。
１０，１０1 ，１０2 …インバ−タ、１２，１２1 ，１
２2 ，…インバ−タ、１４1 〜１４10…Ｐチャネル型Ｍ
ＯＳＦＥＴ、１４1 〜１４10…Ｎチャネル型ＭＯＳＦＥ
Ｔ、１８1 ，１８2 …Ｐチャネル型ＭＯＳＦＥＴ、２０
1 ，２０2 …Ｎチャネル型ＭＯＳＦＥＴ、２８1 〜２８
4 ，２８11〜２８30…ポリシリコン層（ゲ−ト電極）、
３４1 〜３４13…第１層アルミニウム合金配線、４０1
〜４０8…端子、４２1 〜４２8 …端子。
２2 ，…インバ−タ、１４1 〜１４10…Ｐチャネル型Ｍ
ＯＳＦＥＴ、１４1 〜１４10…Ｎチャネル型ＭＯＳＦＥ
Ｔ、１８1 ，１８2 …Ｐチャネル型ＭＯＳＦＥＴ、２０
1 ，２０2 …Ｎチャネル型ＭＯＳＦＥＴ、２８1 〜２８
4 ，２８11〜２８30…ポリシリコン層（ゲ−ト電極）、
３４1 〜３４13…第１層アルミニウム合金配線、４０1
〜４０8…端子、４２1 〜４２8 …端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 寧 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (7)
- 【請求項１】 ソ−スを第１の電源に接続した第１のＰ
チャネル型ＭＯＳＦＥＴと、 前記第１のＰチャネル型ＭＯＳＦＥＴのドレインに、ソ
−スを接続した少なくとも１つの第２のＰチャネル型Ｍ
ＯＳＦＥＴと、 前記第２のＰチャネル型ＭＯＳＦＥＴのドレインに、ド
レインを接続した少なくとも１つの第１のＮチャネル型
ＭＯＳＦＥＴと、 前記第１のＮチャネル型ＭＯＳＦＥＴのソ−スに、ドレ
インを接続し、ソ−スを第２の電源に接続した第２のＮ
チャネル型ＭＯＳＦＥＴと、 前記第１、第２のＰチャネル型ＭＯＳＦＥＴのゲ−トお
よび前記第１、第２のＮチャネル型ＭＯＳＦＥＴのゲ−
トそれぞれに共通に接続された入力端と、 前記第２のＰチャネル型ＭＯＳＦＥＴのドレインと前記
第１のＮチャネル型ＭＯＳＥＴのドレインとの相互接続
点に接続された出力端と、 を具備することを特徴とする遅延回路。 - 【請求項２】 前記入力端は、少なくとも前記第１、第
２のＰチャネル型ＭＯＳＦＥＴの一方のゲ−トおよび前
記第１、第２のＮチャネル型ＭＯＳＦＥＴの一方のゲ−
トそれぞれに共通に接続され、前記第１、第２のＰチャ
ネル型ＭＯＳＦＥＴの他方のゲ−トおよび前記第１、第
２のＮチャネル型ＭＯＳＦＥＴの他方のゲ−トにはそれ
ぞれ、そのＭＯＳＦＥＴを導通状態とする電位が供給さ
れるように構成したことを特徴とする請求項１に記載の
遅延回路。 - 【請求項３】 前記第１のＰチャネル型ＭＯＳＦＥＴの
ドレインと前記第２のＰチャネル型ＭＯＳＦＥＴのソ−
スとの相互接続点に第１の端子が設けられ、前記第１の
Ｎチャネル型ＭＯＳＦＥＴのソ−スと前記第２のＰチャ
ネル型ＭＯＳＦＥＴのドレインとの相互接続点に第２の
端子が設けられ、前記第１の端子および前記第２の端子
には、所定の電位を持つ電源に接続されるように構成し
たことを特徴とする請求項１に記載の遅延回路。 - 【請求項４】 前記第１、第２のＰチャネル型ＭＯＳＦ
ＥＴのゲ−ト長は、これら第１、第２のＰチャネル型Ｍ
ＯＳＦＥＴと同一の半導体基板上に形成された他の回路
部を構成するＰチャネル型ＭＯＳＦＥＴのゲ−ト長と同
じであり、前記第１、第２のＮチャネル型ＭＯＳＦＥＴ
のゲ−ト長は、これらの第１、第２のＮチャネル型ＭＯ
ＳＦＥＴと同一の半導体基板上に形成された他の回路部
を構成するＮチャネル型ＭＯＳＦＥＴのゲ−ト長と同じ
であることを特徴とする請求項１ないし請求項３いずれ
かに記載の遅延回路。 - 【請求項５】 前記出力端にはバッファの入力端が接続
され、このバッファの出力端から得られる信号を、遅延
回路の最終の出力とするように構成したことを特徴とす
る請求項１ないし請求項３いずれかに記載の遅延回路。 - 【請求項６】 前記第１、第２のＰチャネルＭＯＳＦＥ
Ｔのゲ−ト長は、前記バッファを構成するＰチャネル型
ＭＯＳＦＥＴのゲ−ト長と同じであり、前記第１、第２
のＮチャネルＭＯＳＦＥＴのゲ−ト長は、前記バッファ
を構成するＮチャネル型ＭＯＳＦＥＴのゲ−ト長と同じ
であることを特徴とする請求項４に記載の遅延回路。 - 【請求項７】 一端、他端をそれぞれ有し、一端を入力
端子に接続して入力信号を受け、この入力信号を遅延さ
せ、この遅延された信号を他端より排出する第１の遅延
手段と、 一端、他端をそれぞれ有し、一端を、前記第１の遅延手
段の他端に接続して前記信号を受け、この信号を遅延さ
せ、この遅延された信号を、他端に接続された出力端子
より出力信号として排出する第２の遅延手段と、を具備
し、 前記第１、第２の遅延手段はそれぞれ、 ソ−スを第１の電源に接続した第１のＰチャネル型ＭＯ
ＳＦＥＴと、 前記第１のＰチャネル型ＭＯＳＦＥＴのドレインに、ソ
−スを接続した少なくとも１つの第２のＰチャネル型Ｍ
ＯＳＦＥＴと、 前記第２のＰチャネル型ＭＯＳＦＥＴのドレインに、ド
レインを接続した少なくとも１つの第１のＮチャネル型
ＭＯＳＦＥＴと、 前記第１のＮチャネル型ＭＯＳＦＥＴのソ−スに、ドレ
インを接続し、ソ−スを第２の電源に接続した第２のＮ
チャネル型ＭＯＳＦＥＴと、 前記第１、第２のＰチャネル型ＭＯＳＦＥＴおよび前記
第１、第２のＮチャネル型ＭＯＳＦＥＴのゲ−ト各々に
前記一端を接続し、 前記第２のＰチャネル型ＭＯＳＦＥＴのドレインと前記
第１のＮチャネル型ＭＯＳＥＴのドレインとの相互接続
点に前記他端を接続して成ることを特徴とする遅延回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214955A JPH0555881A (ja) | 1991-08-27 | 1991-08-27 | 遅延回路 |
| US07/929,521 US5302871A (en) | 1991-08-27 | 1992-08-14 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214955A JPH0555881A (ja) | 1991-08-27 | 1991-08-27 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555881A true JPH0555881A (ja) | 1993-03-05 |
Family
ID=16664332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214955A Pending JPH0555881A (ja) | 1991-08-27 | 1991-08-27 | 遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5302871A (ja) |
| JP (1) | JPH0555881A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449731B2 (en) | 2004-03-24 | 2008-11-11 | Fujitsu Limited | Semiconductor gate circuit and delay circuit comprising series connected CMOS transistors |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW431067B (en) * | 1994-06-22 | 2001-04-21 | Ibm | Single source differential circuit |
| US5986492A (en) * | 1995-06-05 | 1999-11-16 | Honeywell Inc. | Delay element for integrated circuits |
| US6720627B1 (en) * | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
| US20050062511A1 (en) * | 2003-09-18 | 2005-03-24 | International Business Machines Corporation | Electronic delay element |
| JP5495510B2 (ja) * | 2007-06-19 | 2014-05-21 | キヤノン株式会社 | 表示装置及びそれを用いた電子機器 |
| JP2009014836A (ja) * | 2007-07-02 | 2009-01-22 | Canon Inc | アクティブマトリクス型表示装置及びその駆動方法 |
| KR101091616B1 (ko) * | 2007-08-21 | 2011-12-08 | 캐논 가부시끼가이샤 | 표시장치 및 그 구동방법 |
| JP2009080272A (ja) * | 2007-09-26 | 2009-04-16 | Canon Inc | アクティブマトリクス型表示装置 |
| JP2009109641A (ja) | 2007-10-29 | 2009-05-21 | Canon Inc | 駆動回路、及びアクティブマトリクス型表示装置 |
| US7989701B2 (en) * | 2007-11-27 | 2011-08-02 | Sabic Innovative Plastics Ip B.V. | Multiconductor cable assembly and fabrication method therefor |
| JP5284198B2 (ja) * | 2009-06-30 | 2013-09-11 | キヤノン株式会社 | 表示装置およびその駆動方法 |
| JP2011013415A (ja) * | 2009-07-01 | 2011-01-20 | Canon Inc | アクティブマトリックス型表示装置 |
| JP2011028135A (ja) * | 2009-07-29 | 2011-02-10 | Canon Inc | 表示装置及びその駆動方法 |
| US20110181333A1 (en) * | 2010-01-28 | 2011-07-28 | Ravindraraj Ramaraju | Stacked transistor delay circuit and method of operation |
| TW201308903A (zh) | 2011-08-11 | 2013-02-16 | Univ Nat Chiao Tung | 延遲元件及數位控制振盪器 |
| JP6124573B2 (ja) | 2011-12-20 | 2017-05-10 | キヤノン株式会社 | 表示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786824A (en) * | 1984-05-24 | 1988-11-22 | Kabushiki Kaisha Toshiba | Input signal level detecting circuit |
| US4700089A (en) * | 1984-08-23 | 1987-10-13 | Fujitsu Limited | Delay circuit for gate-array LSI |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| JPH01279631A (ja) * | 1988-05-02 | 1989-11-09 | Toshiba Corp | 半導体集積回路の出力回路 |
| US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
| US4983857A (en) * | 1989-07-31 | 1991-01-08 | Sgs-Thomson Microelectronics, Inc. | Power-up reset circuit |
| KR930006228B1 (ko) * | 1990-07-20 | 1993-07-09 | 삼성전자 주식회사 | 신호지연회로 |
| JP2621612B2 (ja) * | 1990-08-11 | 1997-06-18 | 日本電気株式会社 | 半導体集積回路 |
| JPH04172711A (ja) * | 1990-11-06 | 1992-06-19 | Mitsubishi Electric Corp | 半導体遅延回路 |
| US5231319A (en) * | 1991-08-22 | 1993-07-27 | Ncr Corporation | Voltage variable delay circuit |
-
1991
- 1991-08-27 JP JP3214955A patent/JPH0555881A/ja active Pending
-
1992
- 1992-08-14 US US07/929,521 patent/US5302871A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7449731B2 (en) | 2004-03-24 | 2008-11-11 | Fujitsu Limited | Semiconductor gate circuit and delay circuit comprising series connected CMOS transistors |
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|---|---|
| US5302871A (en) | 1994-04-12 |
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|---|---|---|---|
| A02 | Decision of refusal |
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