JP3407975B2 - 薄膜半導体集積回路 - Google Patents
薄膜半導体集積回路Info
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- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Description
【０００１】
【産業上の利用分野】本発明は、高信頼性を要求される
薄膜半導体集積回路において、Ｎチャネル型薄膜トラン
ジスタの劣化を防止する薄膜半導体集積回路に関する。
薄膜半導体集積回路において、Ｎチャネル型薄膜トラン
ジスタの劣化を防止する薄膜半導体集積回路に関する。
【０００２】
【従来の技術】図４に示すように、薄膜トランジスタで
構成されるインバータ回路は、Ｐチャネル型薄膜トラン
ジスタ（４０１）とＮチャネル型薄膜トランジスタ（４
０２）の各々のドレイン電極を接続したものである。こ
の場合、前記Ｎチャネル型薄膜トランジスタ（４０２）
のドレイン電極に過大な電流が流れる。
構成されるインバータ回路は、Ｐチャネル型薄膜トラン
ジスタ（４０１）とＮチャネル型薄膜トランジスタ（４
０２）の各々のドレイン電極を接続したものである。こ
の場合、前記Ｎチャネル型薄膜トランジスタ（４０２）
のドレイン電極に過大な電流が流れる。
【０００３】図５に示すように、図４のＮチャネル型薄
膜トランジスタ（４０２）のドレイン電圧が高い場合、
前記Ｎチャネル型薄膜トランジスタ（４０２）のゲート
電極内の電子が、ドレイン近傍の絶縁膜である酸化膜内
に捕獲されることになり、ドレインとチャネル形成領域
の境界部分に、弱いＰ型領域が形成される。これは、前
記Ｎチャネル型薄膜トランジスタ（４０２）にとって
は、ドレイン電流を妨げることになる。従って、図６に
示すようにＶDSを通常の場合より大きくして、前記Ｎチ
ャネル型薄膜トランジスタ（４０２）のチャネル形成領
域の厚さを増して、弱いＰ型領域の影響を小さくする必
要がある。
膜トランジスタ（４０２）のドレイン電圧が高い場合、
前記Ｎチャネル型薄膜トランジスタ（４０２）のゲート
電極内の電子が、ドレイン近傍の絶縁膜である酸化膜内
に捕獲されることになり、ドレインとチャネル形成領域
の境界部分に、弱いＰ型領域が形成される。これは、前
記Ｎチャネル型薄膜トランジスタ（４０２）にとって
は、ドレイン電流を妨げることになる。従って、図６に
示すようにＶDSを通常の場合より大きくして、前記Ｎチ
ャネル型薄膜トランジスタ（４０２）のチャネル形成領
域の厚さを増して、弱いＰ型領域の影響を小さくする必
要がある。
【０００４】そのため、Ｎチャネル型薄膜トランジスタ
の特性が変化し、Ｐチャネル型薄膜トランジスタより劣
化し易くなり、この特性の劣化が薄膜半導体集積回路の
信頼性を落とすことになっている。このことは、他の基
本回路、例えばＮＡＮＤ回路でも同様である。即ち、こ
の場合にも、インバータ回路と同様にＧＮＤに接地され
ているＮチャネル型薄膜トランジスタが劣化し易くなる
原因になっている。
の特性が変化し、Ｐチャネル型薄膜トランジスタより劣
化し易くなり、この特性の劣化が薄膜半導体集積回路の
信頼性を落とすことになっている。このことは、他の基
本回路、例えばＮＡＮＤ回路でも同様である。即ち、こ
の場合にも、インバータ回路と同様にＧＮＤに接地され
ているＮチャネル型薄膜トランジスタが劣化し易くなる
原因になっている。
【０００５】
【発明が解決しようとする課題】前述のように、ドレイ
ン電圧が高い場合、ドレイン近傍に強い電界が発生し、
そのことによりチャネル形成領域内に弱いＰ型領域が形
成され、ドレイン電流を妨げている。このため、Ｐチャ
ネル型薄膜トランジスタに比較してＮチャネル型薄膜ト
ランジスタの方が特性の劣化が早く問題になっていた。
ン電圧が高い場合、ドレイン近傍に強い電界が発生し、
そのことによりチャネル形成領域内に弱いＰ型領域が形
成され、ドレイン電流を妨げている。このため、Ｐチャ
ネル型薄膜トランジスタに比較してＮチャネル型薄膜ト
ランジスタの方が特性の劣化が早く問題になっていた。
【０００６】
【課題を解決するための手段】図１（ａ）に示すよう
に、薄膜トランジスタで構成されるインバータ回路につ
いて、Ｐチャネル型薄膜トランジスタ（１０１）とＮチ
ャネル型薄膜トランジスタ（１０２）の間に、トランス
ミッションゲート回路（１０３）を挿入して、挿入した
前記トランスミッションゲート回路（１０３）により電
圧降下させて、Ｎチャネル型薄膜トランジスタ（１０
２）のドレイン近傍の電界を弱めて、特性の劣化を防止
する。
に、薄膜トランジスタで構成されるインバータ回路につ
いて、Ｐチャネル型薄膜トランジスタ（１０１）とＮチ
ャネル型薄膜トランジスタ（１０２）の間に、トランス
ミッションゲート回路（１０３）を挿入して、挿入した
前記トランスミッションゲート回路（１０３）により電
圧降下させて、Ｎチャネル型薄膜トランジスタ（１０
２）のドレイン近傍の電界を弱めて、特性の劣化を防止
する。
【０００７】また図３（ａ）に示すように、薄膜トラン
ジスタで構成されるインバータ回路について、Ｐチャネ
ル型薄膜トランジスタ（３０１）とＮチャネル型薄膜ト
ランジスタ（３０２）の間に、Ｎチャネル型薄膜トラン
ジスタ（３０３）とＰチャネル型薄膜トランジスタ（３
０４）を挿入して、挿入した前記Ｎチャネル型薄膜トラ
ンジタ（３０３）とＰチャネル型薄膜トランジスタ（３
０４）により電圧降下させて、Ｎチャネル型薄膜トラン
ジスタ（３０２）のドレイン近傍の電界を弱めて、特性
の劣化を防止する。
ジスタで構成されるインバータ回路について、Ｐチャネ
ル型薄膜トランジスタ（３０１）とＮチャネル型薄膜ト
ランジスタ（３０２）の間に、Ｎチャネル型薄膜トラン
ジスタ（３０３）とＰチャネル型薄膜トランジスタ（３
０４）を挿入して、挿入した前記Ｎチャネル型薄膜トラ
ンジタ（３０３）とＰチャネル型薄膜トランジスタ（３
０４）により電圧降下させて、Ｎチャネル型薄膜トラン
ジスタ（３０２）のドレイン近傍の電界を弱めて、特性
の劣化を防止する。
【０００８】また図３（ｃ）に示すように、薄膜トラン
ジスタで構成されるインバータ回路について、Ｐチャネ
ル型薄膜トランジスタ（３０１）とＮチャネル型薄膜ト
ランジスタ（３０２）の間に、Ｎチャネル型薄膜トラン
ジスタ（３０６）を挿入して、挿入した前記Ｎチャネル
型薄膜トランジタ（３０６）により電圧降下させて、Ｎ
チャネル型薄膜トランジスタ（３０２）のドレイン近傍
の電界を弱めて、特性の劣化を防止する。
ジスタで構成されるインバータ回路について、Ｐチャネ
ル型薄膜トランジスタ（３０１）とＮチャネル型薄膜ト
ランジスタ（３０２）の間に、Ｎチャネル型薄膜トラン
ジスタ（３０６）を挿入して、挿入した前記Ｎチャネル
型薄膜トランジタ（３０６）により電圧降下させて、Ｎ
チャネル型薄膜トランジスタ（３０２）のドレイン近傍
の電界を弱めて、特性の劣化を防止する。
【０００９】また図２（ａ）に示すように、薄膜トラン
ジスタで構成されるＮＡＮＤ回路について、Ｎチャネル
型薄膜トランジスタ（２０３）のソース電極がＧＮＤに
接地されている場合、前記Ｎチャネル型薄膜トランジス
タ（２０３）のドレイン電極に、Ｎチャネル型薄膜トラ
ンジスタ（２０４）とＰチャネル型薄膜トランジスタ
（２０５）を接続することにより電圧降下させて、前記
ＧＮＤに接地されている前記Ｎチャネル型薄膜トランジ
スタ（２０３）のドレイン近傍の電界を弱めて、特性の
劣化を防止する。以下、本発明の実施例を説明する。
ジスタで構成されるＮＡＮＤ回路について、Ｎチャネル
型薄膜トランジスタ（２０３）のソース電極がＧＮＤに
接地されている場合、前記Ｎチャネル型薄膜トランジス
タ（２０３）のドレイン電極に、Ｎチャネル型薄膜トラ
ンジスタ（２０４）とＰチャネル型薄膜トランジスタ
（２０５）を接続することにより電圧降下させて、前記
ＧＮＤに接地されている前記Ｎチャネル型薄膜トランジ
スタ（２０３）のドレイン近傍の電界を弱めて、特性の
劣化を防止する。以下、本発明の実施例を説明する。
【００１０】
〔実施例１〕図１（ａ）に示すのは、薄膜トランジスタ
で構成されるインバータ回路において、トランスミッシ
ョンゲート回路（１０２）を入力と接続し、Ｐチャネル
型薄膜トランジスタ（１０１）とＮチャネル型薄膜トラ
ンジスタ（１０３）の間に挿入した例である。前記トラ
ンスミッションゲート回路（１０２）は、入力信号のレ
ベルに関わらず導通するスイッチ回路であり、なおかつ
電圧降下があるため、Ｎチャネル型薄膜トランジスタ
（１０３）のドレイン近傍の電界を弱める効果がある。
よって、Ｎチャネル型薄膜トランジスタ（１０３）の特
性の劣化を防止することができる。尚、前記トランスミ
ッションゲート回路（１０２）の数は複数個接続しても
構わない。
で構成されるインバータ回路において、トランスミッシ
ョンゲート回路（１０２）を入力と接続し、Ｐチャネル
型薄膜トランジスタ（１０１）とＮチャネル型薄膜トラ
ンジスタ（１０３）の間に挿入した例である。前記トラ
ンスミッションゲート回路（１０２）は、入力信号のレ
ベルに関わらず導通するスイッチ回路であり、なおかつ
電圧降下があるため、Ｎチャネル型薄膜トランジスタ
（１０３）のドレイン近傍の電界を弱める効果がある。
よって、Ｎチャネル型薄膜トランジスタ（１０３）の特
性の劣化を防止することができる。尚、前記トランスミ
ッションゲート回路（１０２）の数は複数個接続しても
構わない。
【００１１】図１０に本実施例１のレイアウトの図を示
す。特徴的なことは、ゲート電極に接続する配線は十文
字型をしているこである。そして、この十文字型のゲー
ト電極・配線を横断するように、トランジスタが設けら
れている。配線（１）はドレイン電圧を供給するドレイ
ン配線、配線（２）は接地電位を供給する接地配線であ
る。ゲート電極・配線は大きく４つの部分に分けられ
る。すなわち、入力配線（３）、第１のゲート電極・配
線（４）、第２のゲート電極・配線（５）、第３のゲー
ト電極・配線（６）である。このうち、ゲート電極・配
線（４）、（６）と、ゲート電極・配線（５）、入力配
線（３）はそれぞれ、同一直線上に存在する。また、ゲ
ート電極・配線（４）、（６）とゲート電極・配線
（５）、入力配線（３）は概略直交する。
す。特徴的なことは、ゲート電極に接続する配線は十文
字型をしているこである。そして、この十文字型のゲー
ト電極・配線を横断するように、トランジスタが設けら
れている。配線（１）はドレイン電圧を供給するドレイ
ン配線、配線（２）は接地電位を供給する接地配線であ
る。ゲート電極・配線は大きく４つの部分に分けられ
る。すなわち、入力配線（３）、第１のゲート電極・配
線（４）、第２のゲート電極・配線（５）、第３のゲー
ト電極・配線（６）である。このうち、ゲート電極・配
線（４）、（６）と、ゲート電極・配線（５）、入力配
線（３）はそれぞれ、同一直線上に存在する。また、ゲ
ート電極・配線（４）、（６）とゲート電極・配線
（５）、入力配線（３）は概略直交する。
【００１２】第１のゲート電極・配線（４）を横断し
て、Ｎ型半導体領域対（７）が設けられ、すなわち、Ｎ
チャネル型の薄膜トランジスタが形成される。同様に、
第３のゲート電極・配線（６）を横断して、Ｐ型半導体
領域対（１０）が設けられ、Ｎチャネル型の薄膜トラン
ジスタが形成される。また、第２のゲート電極・配線
（５）に関しては、これを横断して、Ｎ型半導体領域対
（８）およびＰ型半導体領域対（９）が各１つ設けら
れ、Ｎチャネル型およびＰチャネル型薄膜トランジスタ
が各１つ形成される。
て、Ｎ型半導体領域対（７）が設けられ、すなわち、Ｎ
チャネル型の薄膜トランジスタが形成される。同様に、
第３のゲート電極・配線（６）を横断して、Ｐ型半導体
領域対（１０）が設けられ、Ｎチャネル型の薄膜トラン
ジスタが形成される。また、第２のゲート電極・配線
（５）に関しては、これを横断して、Ｎ型半導体領域対
（８）およびＰ型半導体領域対（９）が各１つ設けら
れ、Ｎチャネル型およびＰチャネル型薄膜トランジスタ
が各１つ形成される。
【００１３】Ｎ型半導体領域対（７）の一方は接地配線
（２）に、また、Ｐ型半導体領域対（１０）の一方はド
レイン配線（１）に接続される。さらに、第２のゲート
電極・配線（５）と概略平行に配線（１１）および（１
２）が設けられる。配線（１１）は、Ｎ型半導体領域対
（７）、（８）およびＰ型半導体領域対（９）を結び、
配線（１２）は、Ｐ型半導体領域対（９）、（１０）お
よびＮ型半導体領域対（８）を結ぶ。配線（１２）から
は出力配線（１３）が延在する。なお、図１０には、Ｐ
型半導体領域対（９）が存在するが、これが存在しい場
合が、図３（ｃ）である。また、図３（ａ）および
（ｂ）は、図３（ｃ）の変形でありため、図１０から、
Ｐ型半導体領域対（９）を除いたものが、その基本とな
る。
（２）に、また、Ｐ型半導体領域対（１０）の一方はド
レイン配線（１）に接続される。さらに、第２のゲート
電極・配線（５）と概略平行に配線（１１）および（１
２）が設けられる。配線（１１）は、Ｎ型半導体領域対
（７）、（８）およびＰ型半導体領域対（９）を結び、
配線（１２）は、Ｐ型半導体領域対（９）、（１０）お
よびＮ型半導体領域対（８）を結ぶ。配線（１２）から
は出力配線（１３）が延在する。なお、図１０には、Ｐ
型半導体領域対（９）が存在するが、これが存在しい場
合が、図３（ｃ）である。また、図３（ａ）および
（ｂ）は、図３（ｃ）の変形でありため、図１０から、
Ｐ型半導体領域対（９）を除いたものが、その基本とな
る。
【００１４】〔実施例２〕図１（ｂ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、前
記トランスミッションゲート回路（１０２）とＮチャネ
ル型薄膜トランジスタ（１０３）の間にＮチャネル型薄
膜トランジスタ（１０４）を挿入し、前記Ｎチャネル型
薄膜トランジスタ（１０４）に該インバータ回路の入力
信号を印加した例である。この場合では図１（ａ）の場
合と比較して電圧降下が大きい分だけ、ＧＮＤにソース
電極を接地したＮチャネル型薄膜トランジスタ（１０
３）のドレイン近傍の電界を弱める効果は大きくなり、
特性の劣化を防止することができる。尚、挿入するＮチ
ャネル型薄膜トランジスタ（１０４）の数は複数個接続
しても構わない。本実施例では、図１（ａ）にＮチャネ
ル型薄膜トランジスタ（１０４）が挿入されたものであ
るので、図１０に示す構造を基本としたものであること
に違いはない。
トランジスタで構成されるインバータ回路において、前
記トランスミッションゲート回路（１０２）とＮチャネ
ル型薄膜トランジスタ（１０３）の間にＮチャネル型薄
膜トランジスタ（１０４）を挿入し、前記Ｎチャネル型
薄膜トランジスタ（１０４）に該インバータ回路の入力
信号を印加した例である。この場合では図１（ａ）の場
合と比較して電圧降下が大きい分だけ、ＧＮＤにソース
電極を接地したＮチャネル型薄膜トランジスタ（１０
３）のドレイン近傍の電界を弱める効果は大きくなり、
特性の劣化を防止することができる。尚、挿入するＮチ
ャネル型薄膜トランジスタ（１０４）の数は複数個接続
しても構わない。本実施例では、図１（ａ）にＮチャネ
ル型薄膜トランジスタ（１０４）が挿入されたものであ
るので、図１０に示す構造を基本としたものであること
に違いはない。
【００１５】〔実施例３〕図１（ｃ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ａ）で示す前記トランスミッションゲート回路（１
０２）とＮチャネル型薄膜トランジスタ（１０３）の間
に、常時ＯＮ状態にしたＮチャネル型薄膜トランジスタ
（１０５）を挿入した例である。図１（ａ）の場合と比
較して、挿入したＮチャネル型薄膜トランジスタの電圧
降下分だけ、ＧＮＤにソース電極を接地したＮチャネル
型薄膜トランジスタ（１０３）の特性の劣化を防止する
ことができる。尚、挿入するＮチャネル型薄膜トランジ
スタ（１０５）の数は複数個接続しても構わない。本実
施例では、図１（ａ）にＮチャネル型薄膜トランジスタ
（１０５）が挿入されたものであるので、図１０に示す
構造を基本としたものであることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ａ）で示す前記トランスミッションゲート回路（１
０２）とＮチャネル型薄膜トランジスタ（１０３）の間
に、常時ＯＮ状態にしたＮチャネル型薄膜トランジスタ
（１０５）を挿入した例である。図１（ａ）の場合と比
較して、挿入したＮチャネル型薄膜トランジスタの電圧
降下分だけ、ＧＮＤにソース電極を接地したＮチャネル
型薄膜トランジスタ（１０３）の特性の劣化を防止する
ことができる。尚、挿入するＮチャネル型薄膜トランジ
スタ（１０５）の数は複数個接続しても構わない。本実
施例では、図１（ａ）にＮチャネル型薄膜トランジスタ
（１０５）が挿入されたものであるので、図１０に示す
構造を基本としたものであることに違いはない。
【００１６】〔実施例４〕図１（ｄ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ａ）で示す前記トランスミッションゲート回路（１
０２）とＮチャネル型薄膜トランジスタ（１０３）の間
に、常時ＯＮ状態にしたＰチャネル型薄膜トランジスタ
（１０６）を挿入した例である。図１（ａ）の場合と比
較して、挿入したＰチャネル型薄膜トランジスタの電圧
降下分だけ、ＧＮＤにソース電極を接地したＮチャネル
型薄膜トランジスタ（１０３）の特性の劣化を防止する
ことができる。尚、挿入するＰチャネル型薄膜トランジ
スタ（１０６）の数は複数個接続しても構わない。本実
施例では、図１（ａ）にＰチャネル型薄膜トランジスタ
（１０６）が挿入されたものであるので、図１０に示す
構造を基本としたものであることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ａ）で示す前記トランスミッションゲート回路（１
０２）とＮチャネル型薄膜トランジスタ（１０３）の間
に、常時ＯＮ状態にしたＰチャネル型薄膜トランジスタ
（１０６）を挿入した例である。図１（ａ）の場合と比
較して、挿入したＰチャネル型薄膜トランジスタの電圧
降下分だけ、ＧＮＤにソース電極を接地したＮチャネル
型薄膜トランジスタ（１０３）の特性の劣化を防止する
ことができる。尚、挿入するＰチャネル型薄膜トランジ
スタ（１０６）の数は複数個接続しても構わない。本実
施例では、図１（ａ）にＰチャネル型薄膜トランジスタ
（１０６）が挿入されたものであるので、図１０に示す
構造を基本としたものであることに違いはない。
【００１７】〔実施例５〕図２（ａ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｂ）で示すインバータ回路の２個のＮチャネル型薄
膜トランジスタ（１０４、１０３）の間に、常時ＯＮ状
態にしたＰチャネル型薄膜トランジスタ（２０５）を挿
入した例である。この該Ｐチャネル型薄膜トランジスタ
により電圧降下をし、ＧＮＤにソース電極を接地したＮ
チャネル型薄膜トランジスタ（２０３）の特性の劣化を
防止することができる。尚、挿入するＰチャネル型薄膜
トランジスタ（２０５）の数は複数個接続しても構わな
い。本実施例では、図１（ａ）にＮチャネル型薄膜トラ
ンジスタ（２０４）およびＰチャネル型薄膜トランジス
タ（２０５）が挿入されたものであるので、図１０に示
す構造を基本としたものであることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ｂ）で示すインバータ回路の２個のＮチャネル型薄
膜トランジスタ（１０４、１０３）の間に、常時ＯＮ状
態にしたＰチャネル型薄膜トランジスタ（２０５）を挿
入した例である。この該Ｐチャネル型薄膜トランジスタ
により電圧降下をし、ＧＮＤにソース電極を接地したＮ
チャネル型薄膜トランジスタ（２０３）の特性の劣化を
防止することができる。尚、挿入するＰチャネル型薄膜
トランジスタ（２０５）の数は複数個接続しても構わな
い。本実施例では、図１（ａ）にＮチャネル型薄膜トラ
ンジスタ（２０４）およびＰチャネル型薄膜トランジス
タ（２０５）が挿入されたものであるので、図１０に示
す構造を基本としたものであることに違いはない。
【００１８】〔実施例６〕図２（ｂ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｃ）で示すインバータ回路の２個のＮチャネル型薄
膜トランジスタ（１０５、１０３）の間に、常時ＯＮ状
態にしたＰチャネル型薄膜トランジスタ（２０５）を挿
入した例である。この該Ｐチャネル型薄膜トランジスタ
により電圧降下をし、ＧＮＤにソース電極を接地したＮ
チャネル型薄膜トランジスタ（２０３）の特性の劣化を
防止することができる。尚、挿入するＰチャネル型薄膜
トランジスタ（２０５）の数は複数個接続しても構わな
い。本実施例では、図１（ａ）にＮチャネル型薄膜トラ
ンジスタ（２０６）およびＰチャネル型薄膜トランジス
タ（２０５）が挿入されたものであるので、図１０に示
す構造を基本としたものであることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ｃ）で示すインバータ回路の２個のＮチャネル型薄
膜トランジスタ（１０５、１０３）の間に、常時ＯＮ状
態にしたＰチャネル型薄膜トランジスタ（２０５）を挿
入した例である。この該Ｐチャネル型薄膜トランジスタ
により電圧降下をし、ＧＮＤにソース電極を接地したＮ
チャネル型薄膜トランジスタ（２０３）の特性の劣化を
防止することができる。尚、挿入するＰチャネル型薄膜
トランジスタ（２０５）の数は複数個接続しても構わな
い。本実施例では、図１（ａ）にＮチャネル型薄膜トラ
ンジスタ（２０６）およびＰチャネル型薄膜トランジス
タ（２０５）が挿入されたものであるので、図１０に示
す構造を基本としたものであることに違いはない。
【００１９】〔実施例７〕図２（ｃ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｄ）で示すインバータ回路のＰチャネル型薄膜トラ
ンジスタ（１０６）とＮチャネル型薄膜トランジスタ
（１０３）の間に、該インバータ回路の入力信号を印加
したＮチャネル型薄膜トランジスタ（２０８）を挿入し
た例である。このＮチャネル型薄膜トランジスタにより
電圧降下をし、ＧＮＤにソース電極を接地したＮチャネ
ル型薄膜トランジスタ（２０３）の特性の劣化を防止す
ることができる。尚、挿入するＮチャネル型薄膜トラン
ジスタ（２０８）の数は複数個接続しても構わない。本
実施例では、図１（ａ）にＮチャネル型薄膜トランジス
タ（２０８）およびＰチャネル型薄膜トランジスタ（２
０７）が挿入されたものであるので、図１０に示す構造
を基本としたものであることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ｄ）で示すインバータ回路のＰチャネル型薄膜トラ
ンジスタ（１０６）とＮチャネル型薄膜トランジスタ
（１０３）の間に、該インバータ回路の入力信号を印加
したＮチャネル型薄膜トランジスタ（２０８）を挿入し
た例である。このＮチャネル型薄膜トランジスタにより
電圧降下をし、ＧＮＤにソース電極を接地したＮチャネ
ル型薄膜トランジスタ（２０３）の特性の劣化を防止す
ることができる。尚、挿入するＮチャネル型薄膜トラン
ジスタ（２０８）の数は複数個接続しても構わない。本
実施例では、図１（ａ）にＮチャネル型薄膜トランジス
タ（２０８）およびＰチャネル型薄膜トランジスタ（２
０７）が挿入されたものであるので、図１０に示す構造
を基本としたものであることに違いはない。
【００２０】〔実施例８〕図２（ｄ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、図
１（ｄ）で示すインバータ回路のＰチャネル型薄膜トラ
ンジスタ（１０６）とＮチャネル型薄膜トランジスタ
（１０３）の間に、常時ＯＮ状態にしたＮチャネル型薄
膜トランジスタ（２０８）を挿入した例である。この該
Ｎチャネル型薄膜トランジスタにより電圧降下をし、Ｇ
ＮＤにソース電極を接地したＮチャネル型薄膜トランジ
スタ（２０３）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタ（２０８）
の数は複数個接続しても構わない。本実施例では、図１
（ａ）にＮチャネル型薄膜トランジスタ（２０８）およ
びＰチャネル型薄膜トランジスタ（２０７）が挿入され
たものであるので、図１０に示す構造を基本としたもの
であることに違いはない。
トランジスタで構成されるインバータ回路において、図
１（ｄ）で示すインバータ回路のＰチャネル型薄膜トラ
ンジスタ（１０６）とＮチャネル型薄膜トランジスタ
（１０３）の間に、常時ＯＮ状態にしたＮチャネル型薄
膜トランジスタ（２０８）を挿入した例である。この該
Ｎチャネル型薄膜トランジスタにより電圧降下をし、Ｇ
ＮＤにソース電極を接地したＮチャネル型薄膜トランジ
スタ（２０３）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタ（２０８）
の数は複数個接続しても構わない。本実施例では、図１
（ａ）にＮチャネル型薄膜トランジスタ（２０８）およ
びＰチャネル型薄膜トランジスタ（２０７）が挿入され
たものであるので、図１０に示す構造を基本としたもの
であることに違いはない。
【００２１】〔実施例９〕図３（ａ）に示すのは、薄膜
トランジスタで構成されるインバータ回路において、Ｐ
チャネル型薄膜トランジスタ（３０１）とＮチャネル型
薄膜トランジスタ（３０２）の間にＮチャネル型薄膜ト
ランジスタ（３０３）とＰチャネル型薄膜トランジスタ
（３０４）を挿入した例である。前記Ｎチャネル型薄膜
トランジスタ（３０３）は、該インバータ回路の入力信
号が印加され、前記Ｐチャネル型薄膜トランジスタ（３
０４）は常時ＯＮ状態にされている。そのため、上記２
個の挿入された薄膜トランジスタの電圧降下により、Ｇ
ＮＤにソース電極を接地したＮチャネル形薄膜トランジ
スタ（３０２）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタ（３０
３）、Ｐチャネル型薄膜トランジスタ（３０４）の数は
複数個接続しても構わない。
トランジスタで構成されるインバータ回路において、Ｐ
チャネル型薄膜トランジスタ（３０１）とＮチャネル型
薄膜トランジスタ（３０２）の間にＮチャネル型薄膜ト
ランジスタ（３０３）とＰチャネル型薄膜トランジスタ
（３０４）を挿入した例である。前記Ｎチャネル型薄膜
トランジスタ（３０３）は、該インバータ回路の入力信
号が印加され、前記Ｐチャネル型薄膜トランジスタ（３
０４）は常時ＯＮ状態にされている。そのため、上記２
個の挿入された薄膜トランジスタの電圧降下により、Ｇ
ＮＤにソース電極を接地したＮチャネル形薄膜トランジ
スタ（３０２）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタ（３０
３）、Ｐチャネル型薄膜トランジスタ（３０４）の数は
複数個接続しても構わない。
【００２２】〔実施例１０〕図３（ｂ）に示すのは、薄
膜トランジスタで構成されるインバータ回路において、
Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル
形薄膜トランジスタ（３０２）の間にＮチャネル型薄膜
トランジスタ（３０５）とＰチャネル型薄膜トランジス
タ（３０４）を挿入した例である。前記Ｎチャネル型・
Ｐチャネル型両薄膜トランジスタ（３０５、３０４）
は、常時ＯＮ状態にされている。そのため、上記２個の
挿入された薄膜トランジスタの電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル形薄膜トランジスタ
（３０２）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（３０５）、Ｐ
チャネル型薄膜トランジスタ（３０４）の数は複数個接
続しても構わない。
膜トランジスタで構成されるインバータ回路において、
Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル
形薄膜トランジスタ（３０２）の間にＮチャネル型薄膜
トランジスタ（３０５）とＰチャネル型薄膜トランジス
タ（３０４）を挿入した例である。前記Ｎチャネル型・
Ｐチャネル型両薄膜トランジスタ（３０５、３０４）
は、常時ＯＮ状態にされている。そのため、上記２個の
挿入された薄膜トランジスタの電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル形薄膜トランジスタ
（３０２）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（３０５）、Ｐ
チャネル型薄膜トランジスタ（３０４）の数は複数個接
続しても構わない。
【００２３】〔実施例１１〕図３（ｃ）に示すのは、薄
膜トランジスタで構成されるインバータ回路において、
Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル
型薄膜トランジスタ（３０２）の間にＮチャネル型薄膜
トランジスタ（３０６）を挿入した例である。前記Ｎチ
ャネル型薄膜トランジスタ（３０６）は、該インバータ
回路の入力信号が印加されている。そのため上記挿入さ
れた薄膜トランジスタの電圧降下により、ＧＮＤにソー
ス電極を接地したＮチャネル型薄膜トランジスタ（３０
２）の特性の劣化を防止することができる。尚、挿入す
るＮチャネル型薄膜トランジスタ（３０６）の数は複数
個接続しても構わない。
膜トランジスタで構成されるインバータ回路において、
Ｐチャネル型薄膜トランジスタ（３０１）とＮチャネル
型薄膜トランジスタ（３０２）の間にＮチャネル型薄膜
トランジスタ（３０６）を挿入した例である。前記Ｎチ
ャネル型薄膜トランジスタ（３０６）は、該インバータ
回路の入力信号が印加されている。そのため上記挿入さ
れた薄膜トランジスタの電圧降下により、ＧＮＤにソー
ス電極を接地したＮチャネル型薄膜トランジスタ（３０
２）の特性の劣化を防止することができる。尚、挿入す
るＮチャネル型薄膜トランジスタ（３０６）の数は複数
個接続しても構わない。
【００２４】〔実施例１２〕図７（ａ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０２）
の間に、常時ＯＮ状態にされたＮチャネル型薄膜トラン
ジスタ（７０３）を挿入した例である。この場合では、
Ｎチャネル型薄膜トランジスタ（７０３）の電圧降下に
より、ＧＮＤにソース電極を接地したＮチャネル型薄膜
トランジスタ（７０２）の特性の劣化を防止することが
できる。尚、挿入するＮチャネル型薄膜トランジスタ
（７０３）の数は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０２）
の間に、常時ＯＮ状態にされたＮチャネル型薄膜トラン
ジスタ（７０３）を挿入した例である。この場合では、
Ｎチャネル型薄膜トランジスタ（７０３）の電圧降下に
より、ＧＮＤにソース電極を接地したＮチャネル型薄膜
トランジスタ（７０２）の特性の劣化を防止することが
できる。尚、挿入するＮチャネル型薄膜トランジスタ
（７０３）の数は複数個接続しても構わない。
【００２５】〔実施例１３〕図７（ｂ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０４、７０２）
の間に、Ｎチャネル型薄膜トランジスタ（７０５）を挿
入し、該挿入したＮチャネル型薄膜トランジスタ（７０
５）と入力端子Ａ、即ちＮチャネル型薄膜トランジスタ
（７０４）と接続した例である。この場合では、Ｎチャ
ネル型薄膜トランジスタ（７０５）の電圧降下により、
ＧＮＤにソース電極を接地したＮチャネル型薄膜トラン
ジスタ（７０２）の特性の劣化を防止することができ
る。尚、挿入するＮチャネル型薄膜トランジスタ（７０
５）の数は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０４、７０２）
の間に、Ｎチャネル型薄膜トランジスタ（７０５）を挿
入し、該挿入したＮチャネル型薄膜トランジスタ（７０
５）と入力端子Ａ、即ちＮチャネル型薄膜トランジスタ
（７０４）と接続した例である。この場合では、Ｎチャ
ネル型薄膜トランジスタ（７０５）の電圧降下により、
ＧＮＤにソース電極を接地したＮチャネル型薄膜トラン
ジスタ（７０２）の特性の劣化を防止することができ
る。尚、挿入するＮチャネル型薄膜トランジスタ（７０
５）の数は複数個接続しても構わない。
【００２６】〔実施例１４〕図７（ｃ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０６）
の間に、Ｎチャネル型薄膜トランジスタ（７０７）を挿
入し、該挿入したＮチャネル型薄膜トランジスタ（７０
７）と入力端子Ｂ、即ちＮチャネル型薄膜トランジスタ
（７０６）と接続した例である。この場合では、Ｎチャ
ネル型薄膜トランジスタ（７０７）の電圧降下により、
ＧＮＤにソース電極を接地したＮチャネル型薄膜トラン
ジスタ（７０６）の特性の劣化を防止することができ
る。尚、挿入するＮチャネル型薄膜トランジスタ（７０
７）の数は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０６）
の間に、Ｎチャネル型薄膜トランジスタ（７０７）を挿
入し、該挿入したＮチャネル型薄膜トランジスタ（７０
７）と入力端子Ｂ、即ちＮチャネル型薄膜トランジスタ
（７０６）と接続した例である。この場合では、Ｎチャ
ネル型薄膜トランジスタ（７０７）の電圧降下により、
ＧＮＤにソース電極を接地したＮチャネル型薄膜トラン
ジスタ（７０６）の特性の劣化を防止することができ
る。尚、挿入するＮチャネル型薄膜トランジスタ（７０
７）の数は複数個接続しても構わない。
【００２７】〔実施例１５〕図７（ｄ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０２）
の間に、常時ＯＮ状態にされたＰチャネル型薄膜トラン
ジスタ（７０８）を挿入した例である。この場合では、
Ｐチャネル型薄膜トランジスタ（７０８）の電圧降下に
より、ＧＮＤにソース電極を接地したＮチャネル型薄膜
トランジスタ（７０２）の特性の劣化を防止することが
できる。尚、挿入するＰチャネル型薄膜トランジスタ
（７０８）の数は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、２
個のＮチャネル型薄膜トランジスタ（７０１、７０２）
の間に、常時ＯＮ状態にされたＰチャネル型薄膜トラン
ジスタ（７０８）を挿入した例である。この場合では、
Ｐチャネル型薄膜トランジスタ（７０８）の電圧降下に
より、ＧＮＤにソース電極を接地したＮチャネル型薄膜
トランジスタ（７０２）の特性の劣化を防止することが
できる。尚、挿入するＰチャネル型薄膜トランジスタ
（７０８）の数は複数個接続しても構わない。
【００２８】〔実施例１６〕図８（ａ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０４、７０５）の間に、常時ＯＮ状態
にされたＮチャネル型薄膜トランジスタ（８０３）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０３、８０４）の電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル型薄膜トランジスタ
（８０２）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（８０３）の数
は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０４、７０５）の間に、常時ＯＮ状態
にされたＮチャネル型薄膜トランジスタ（８０３）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０３、８０４）の電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル型薄膜トランジスタ
（８０２）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（８０３）の数
は複数個接続しても構わない。
【００２９】〔実施例１７〕図８（ｂ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０４、７０５）の間に、常時ＯＮ状態
にされたＰチャネル型薄膜トランジスタ（８０５）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０４）・Ｐチャネル型薄膜トランジスタ
（８０５）の電圧降下により、ＧＮＤにソース電極を接
地したＮチャネル型薄膜トランジスタ（８０２）の特性
の劣化を防止することができる。尚、挿入するＰチャネ
ル型薄膜トランジスタ（８０５）の数は複数個接続して
も構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｂ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０４、７０５）の間に、常時ＯＮ状態
にされたＰチャネル型薄膜トランジスタ（８０５）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０４）・Ｐチャネル型薄膜トランジスタ
（８０５）の電圧降下により、ＧＮＤにソース電極を接
地したＮチャネル型薄膜トランジスタ（８０２）の特性
の劣化を防止することができる。尚、挿入するＰチャネ
ル型薄膜トランジスタ（８０５）の数は複数個接続して
も構わない。
【００３０】〔実施例１８〕図８（ｃ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０６、７０７）の間に、常時ＯＮ状態
にされたＮチャネル型薄膜トランジスタ（８０８）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０７、８０８）の電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル型薄膜トランジスタ
（８０６）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（８０８）の数
は複数個接続しても構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０６、７０７）の間に、常時ＯＮ状態
にされたＮチャネル型薄膜トランジスタ（８０８）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０７、８０８）の電圧降下により、ＧＮＤ
にソース電極を接地したＮチャネル型薄膜トランジスタ
（８０６）の特性の劣化を防止することができる。尚、
挿入するＮチャネル型薄膜トランジスタ（８０８）の数
は複数個接続しても構わない。
【００３１】〔実施例１９〕図８（ｄ）に示すのは、薄
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０６、７０７）の間に、常時ＯＮ状態
にされたＰチャネル型薄膜トランジスタ（８０９）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０７）・Ｐチャネル型薄膜トランジスタ
（８０９）の電圧降下により、ＧＮＤにソース電極を接
地したＮチャネル型薄膜トランジスタ（８０６）の特性
の劣化を防止することができる。尚、挿入するＰチャネ
ル型薄膜トランジスタ（８０９）の数は複数個接続して
も構わない。
膜トランジスタで構成されるＮＡＮＤ回路において、図
７（ｃ）で示すＮＡＮＤ回路の２個のＮチャネル型薄膜
トランジスタ（７０６、７０７）の間に、常時ＯＮ状態
にされたＰチャネル型薄膜トランジスタ（８０９）を挿
入した例である。この場合では、Ｎチャネル型薄膜トラ
ンジスタ（８０７）・Ｐチャネル型薄膜トランジスタ
（８０９）の電圧降下により、ＧＮＤにソース電極を接
地したＮチャネル型薄膜トランジスタ（８０６）の特性
の劣化を防止することができる。尚、挿入するＰチャネ
ル型薄膜トランジスタ（８０９）の数は複数個接続して
も構わない。
【００３２】〔実施例２０〕図９に示すのは、薄膜トラ
ンジスタで構成されるＮＡＮＤ回路において、２個のＮ
チャネル型薄膜トランジスタ（９０１、９０２）の間
に、２個のＮチャネル型薄膜トランジスタ（９０３、９
０４）を挿入した例である。この場合、入力Ａ、Ｂに対
して薄膜トランジスタを交差して接続（Ｎチャネル型薄
膜トランジスタ９０１と９０４、Ｎチャネル型薄膜トラ
ンジスタ９０２と９０３）している。Ｎチャネル型薄膜
トランジスタ（９０３、９０４）の電圧降下により、Ｇ
ＮＤにソース電極を接地したＮチャネル型薄膜トランジ
スタ（９０２）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタの数は複数
個接続しても構わない。
ンジスタで構成されるＮＡＮＤ回路において、２個のＮ
チャネル型薄膜トランジスタ（９０１、９０２）の間
に、２個のＮチャネル型薄膜トランジスタ（９０３、９
０４）を挿入した例である。この場合、入力Ａ、Ｂに対
して薄膜トランジスタを交差して接続（Ｎチャネル型薄
膜トランジスタ９０１と９０４、Ｎチャネル型薄膜トラ
ンジスタ９０２と９０３）している。Ｎチャネル型薄膜
トランジスタ（９０３、９０４）の電圧降下により、Ｇ
ＮＤにソース電極を接地したＮチャネル型薄膜トランジ
スタ（９０２）の特性の劣化を防止することができる。
尚、挿入するＮチャネル型薄膜トランジスタの数は複数
個接続しても構わない。
【００３３】
【発明の効果】本発明に示されるように、ＧＮＤにソー
ス電極を接地したＮチャネル型薄膜トランジスタのドレ
イン電極にＮチャネル型またはＰチャネル型の薄膜トラ
ンジスタを接続することにより、電圧降下を生じさせ、
前記ＧＮＤにソース電極を接地したＮチャネル型薄膜ト
ランジスタのドレイン近傍の電界が弱めることができ
る。そして、該Ｎチャネル型薄膜トランジスタの特性の
劣化を防止できる。そして、それに伴い、薄膜半導体集
積回路の信頼性も向上させることができる。
ス電極を接地したＮチャネル型薄膜トランジスタのドレ
イン電極にＮチャネル型またはＰチャネル型の薄膜トラ
ンジスタを接続することにより、電圧降下を生じさせ、
前記ＧＮＤにソース電極を接地したＮチャネル型薄膜ト
ランジスタのドレイン近傍の電界が弱めることができ
る。そして、該Ｎチャネル型薄膜トランジスタの特性の
劣化を防止できる。そして、それに伴い、薄膜半導体集
積回路の信頼性も向上させることができる。
【図１】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるトランスミッションゲート回路を
使用したインバータ回路図の例を示す。
膜トランジスタによるトランスミッションゲート回路を
使用したインバータ回路図の例を示す。
【図２】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるトランスミッションゲート回路を
使用し構成したインバータ回路図の例を示す。
膜トランジスタによるトランスミッションゲート回路を
使用し構成したインバータ回路図の例を示す。
【図３】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタま
たはＰチャネル型薄膜トランジスタを挿入して構成した
インバータ回路図の例を示す。
膜トランジスタによるＮチャネル型薄膜トランジスタま
たはＰチャネル型薄膜トランジスタを挿入して構成した
インバータ回路図の例を示す。
【図４】 従来の薄膜半導体集積回路におけるインバー
タ回路図の例を示す。
タ回路図の例を示す。
【図５】 従来の薄膜半導体集積回路におけるＮチャネ
ル型薄膜トランジスタのチャネルの劣化の例を示す。
ル型薄膜トランジスタのチャネルの劣化の例を示す。
【図６】 従来の薄膜半導体集積回路におけるＮチャネ
ル型薄膜トランジスタの特性の劣化が生じた場合のＶDS
−ＩD を示す。
ル型薄膜トランジスタの特性の劣化が生じた場合のＶDS
−ＩD を示す。
【図７】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタと
Ｐチャネル型薄膜トランジスタを挿入して構成したＮＡ
ＮＤ回路図の例を示す。
膜トランジスタによるＮチャネル型薄膜トランジスタと
Ｐチャネル型薄膜トランジスタを挿入して構成したＮＡ
ＮＤ回路図の例を示す。
【図８】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタと
Ｐチャネル型薄膜トランジスタを挿入して構成したＮＡ
ＮＤ回路図の例を示す。
膜トランジスタによるＮチャネル型薄膜トランジスタと
Ｐチャネル型薄膜トランジスタを挿入して構成したＮＡ
ＮＤ回路図の例を示す。
【図９】 本発明による薄膜半導体集積回路における薄
膜トランジスタによるＮチャネル型薄膜トランジスタ挿
入して構成したＮＡＮＤ回路図の例を示す。
膜トランジスタによるＮチャネル型薄膜トランジスタ挿
入して構成したＮＡＮＤ回路図の例を示す。
【図１０】 本発明による薄膜半導体集積回路における
薄膜トランジスタによるトランスミッションゲート回路
を使用し構成したインバータ回路のレイアウトの例を示
す。
薄膜トランジスタによるトランスミッションゲート回路
を使用し構成したインバータ回路のレイアウトの例を示
す。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 27/08
H01L 27/092
H01L 21/8238
H03K 19/0948
Claims (11)
- 【請求項１】 ソースが電源端子に接続され、ドレイン
が出力端子に接続されたＰチャネル型の第１の薄膜トラ
ンジスタと、 ソースが接地端子に接続され、ドレインが前記出力端子
に接続されたＮチャネル型の第２の薄膜トランジスタと
を含み、 前記第１の薄膜トランジスタのゲートと、前記第２の薄
膜トランジスタのゲートとは入力端子に共通接続されて
なる薄膜半導体集積回路において、 Ｎチャネル型の薄膜トランジスタとＰチャネル型の薄膜
トランジスタとのソース及びドレイン同士を共通接続し
たトランスミッションゲート回路を設け、 前記第２の薄膜トランジスタの前記ドレインを、前記ト
ランスミッションゲート回路を介して前記出力端子に接
続し、 前記トランスミッションゲート回路のＮチャネル型の薄
膜トランジスタ及びＰチャネル型の薄膜トランジスタの
ゲートを前記入力端子に接続してなることを特徴とする
薄膜半導体集積回路。 - 【請求項２】 ソースが電源端子に接続され、ドレイン
が出力端子に接続されたＰチャネル型の第１の薄膜トラ
ンジスタと、 ソースが接地端子に接続され、ドレインが前記出力端子
に接続されたＮチャネル型の第２の薄膜トランジスタと
を含み、 前記第１の薄膜トランジスタのゲートと、前記第２の薄
膜トランジスタのゲートとは入力端子に共通接続されて
なる薄膜半導体集積回路において、 Ｎチャネル型の薄膜トランジスタとＰチャネル型の薄膜
トランジスタとのソース及びドレイン同士を共通接続し
たトランスミッションゲート回路と、Ｎチャネル型の第
３の薄膜トランジスタとを設け、 前記第２の薄膜トランジスタの前記ドレインを、前記第
３の薄膜トランジスタと前記トランスミッションゲート
回路とを介して前記出力端子に接続し、 前記トランスミッションゲート回路のＮチャネル型の薄
膜トランジスタ及びＰチャネル型の薄膜トランジスタの
ゲートと、前記第３の薄膜トランジスタのゲートとを前
記入力端子に接続してなることを特徴とする薄膜半導体
集積回路。 - 【請求項３】 ソースが電源端子に接続され、ドレイン
が出力端子に接続されたＰチャネル型の第１の薄膜トラ
ンジスタと、 ソースが接地端子に接続され、ドレインが前記出力端子
に接続されたＮチャネル型の第２の薄膜トランジスタと
を含み、 前記第１の薄膜トランジスタのゲートと、前記第２の薄
膜トランジスタのゲートとは入力端子に共通接続されて
なる薄膜半導体集積回路において、 Ｎチャネル型の薄膜トランジスタとＰチャネル型の薄膜
トランジスタとのソース及びドレイン同士を共通接続し
たトランスミッションゲート回路と、Ｎチャネル型又は
Ｐチャネル型の第３の薄膜トランジスタとを設け、 前記第２の薄膜トランジスタの前記ドレインを、前記第
３の薄膜トランジスタと前記トランスミッションゲート
回路とを介して前記出力端子に接続し、 前記トランスミッションゲート回路のＮチャネル型の薄
膜トランジスタ及びＰチャネル型の薄膜トランジスタの
ゲートを前記入力端子に接続し、 前記第３の薄膜トランジスタのゲートを所定の電位を与
える電源端子に接続してなり、 前記所定の電位により前記第３の薄膜トランジスタは常
時ＯＮ状態にされることを特徴とする薄膜半導体集積回
路。 - 【請求項４】 ソースが電源端子に接続され、ドレイン
が出力端子に接続されたＰチャネル型の第１の薄膜トラ
ンジスタと、 ソースが接地端子に接続され、ドレインが前記出力端子
に接続されたＮチャネル型の第２の薄膜トランジスタと
を含み、 前記第１の薄膜トランジスタのゲートと、前記第２の薄
膜トランジスタのゲートとは入力端子に共通接続されて
なる薄膜半導体集積回路において、 Ｎチャネル型の薄膜トランジスタとＰチャネル型の薄膜
トランジスタとのソース及びドレイン同士を共通接続し
たトランスミッションゲート回路と、Ｎチャネル型の第
３の薄膜トランジスタと、Ｐチャネル型の第４の薄膜ト
ランジスタとを設け、 前記第２の薄膜トランジスタの前記ドレインを、前記第
３の薄膜トランジスタ、前記第４の薄膜トランジスタ、
及び前記トランスミッションゲート回路を介して前記出
力端子に接続し、 前記トランスミッションゲート回路のＮチャネル型の薄
膜トランジスタ及びＰチャネル型の薄膜トランジスタの
ゲートと、前記第３の薄膜トランジスタのゲートとを前
記入力端子に接続し、 前記第４の薄膜トランジスタのゲートを所定の電位を与
える電源端子に接続してなり、 前記所定の電位により前記第４の薄膜トランジスタは常
時ＯＮ状態にされることを特徴とする薄膜半導体集積回
路。 - 【請求項５】 ソースが電源端子に接続され、ドレイン
が出力端子に接続されたＰチャネル型の第１の薄膜トラ
ンジスタと、 ソースが接地端子に接続され、ドレインが前記出力端子
に接続されたＮチャネル型の第２の薄膜トランジスタと
を含み、 前記第１の薄膜トランジスタのゲートと、前記第２の薄
膜トランジスタのゲートとは入力端子に共通接続されて
なる薄膜半導体集積回路において、 Ｎチャネル型の薄膜トランジスタとＰチャネル型の薄膜
トランジスタとのソース及びドレイン同士を共通接続し
たトランスミッションゲート回路と、Ｎチャネル型の第
３の薄膜トランジスタと、Ｐチャネル型の第４の薄膜ト
ランジスタとを設け、 前記第２の薄膜トランジスタの前記ドレインを、前記第
３の薄膜トランジスタ、前記第４の薄膜トランジスタ、
及び前記トランスミッションゲート回路を介して前記出
力端子に接続し、 前記トランスミッションゲート回路のＮチャネル型の薄
膜トランジスタ及びＰチャネル型の薄膜トランジスタの
ゲートを前記入力端子に接続し、 前記第３及び前記第４の薄膜トランジスタのゲートをそ
れぞれ所定の電位を与える電源端子に接続してなり、 前記第３及び前記第４の薄膜トランジスタにそれぞれ与
えられた電位によって前記第３及び前記第４の薄膜トラ
ンジスタはそれぞれ常時ＯＮ状態にされることを特徴と
する薄膜半導体集積回路。 - 【請求項６】 Ｐチャネル型の第１の薄膜トランジスタ
とＮチャネル型の第２の薄膜トランジスタとを有するイ
ンバータ回路を有し、前記第１及び前記第２の薄膜トラ
ンジスタのゲートは前記インバータ回路の入力端子に接
続され、前記第１の薄膜トランジスタのドレインは前記
インバータ回路の出力端子に接続され、前記第２の薄膜
トランジスタのドレインはトランスミッションゲート回
路を介して前記インバータ回路の出力端子に接続され、
前記第１の薄膜トランジスタのソースは第１の電源端子
に接続され、前記第２の薄膜トランジスタのソースは第
２の電源端子に接続され、前記第２の電源端子には前記
第１の電源端子よりも低い電位が与えられる薄膜半導体
集積回路であって、 前記トランスミッションゲート回路は、Ｐチャネル型の
薄膜トランジスタとＮチャネル型の薄膜トランジスタと
が並列接続されてなり、 前記トランスミッションゲート回路の２つの薄膜トラン
ジスタのゲートは、前記インバータ回路の入力端子に接
続されることを特徴とする薄膜半導体集積回路。 - 【請求項７】 Ｐチャネル型の第１の薄膜トランジスタ
とＮチャネル型の第２の薄膜トランジスタとを有するイ
ンバータ回路を有し、前記第１及び前記第２の薄膜トラ
ンジスタのゲートは前記インバータ回路の入力端子に接
続され、前記第１の薄膜トランジスタのドレインは前記
インバータ回路の出力端子に接続され、前記第２の薄膜
トランジスタのドレインはＮチャネル型の第３の薄膜ト
ランジスタ及びトランスミッションゲート回路を介して
前記インバータ回路の出力端子に接続され、前記第１の
薄膜トランジスタのソースは第１の電源端子に接続さ
れ、前記第２の薄膜トランジスタのソースは第２の電源
端子に接続され、前記第２の電源端子には前記第１の電
源端子よりも低い電位が与えられる薄膜半導体集積回路
であって、 前記トランスミッションゲート回路は、Ｐチャネル型の
薄膜トランジスタとＮチャネル型の薄膜トランジスタと
が並列接続されてなり、 前記トランスミッションゲート回路の２つの薄膜トラン
ジスタのゲート及び前記第３の薄膜トランジスタのゲー
トは、前記インバータ回路の入力端子に接続されること
を特徴とする薄膜半導体集積回路。 - 【請求項８】 Ｐチャネル型の第１の薄膜トランジスタ
とＮチャネル型の第２の薄膜トランジスタとを有するイ
ンバータ回路を有し、前記第１及び前記第２の薄膜トラ
ンジスタのゲートは前記インバータ回路の入力端子に接
続され、前記第１の薄膜トランジスタのドレインは前記
インバータ回路の出力端子に接続され、前記第２の薄膜
トランジスタのドレインはＮチャネル型又はＰチャネル
型の第３の薄膜トランジスタ及びトランスミッションゲ
ート回路を介して前記インバータ回路の出力端子に接続
され、前記第１の薄膜トランジスタのソースは第１の電
源端子に接続され、前記第２の薄膜トランジスタのソー
スは第２の電源端子に接続され、前記第２の電源端子に
は前記第１の電源端子よりも低い電位が与えられる薄膜
半導体集積回路であって、 前記トランスミッションゲート回路は、Ｐチャネル型の
薄膜トランジスタとＮチャネル型の薄膜トランジスタと
が並列接続されてなり、 前記トランスミッションゲート回路の２つの薄膜トラン
ジスタのゲートは、前記インバータ回路の入力端子に接
続され、 前記第３の薄膜トランジスタのゲートは前記入力端子と
異なる端子に接続され、前記第３の薄膜トランジスタの
ゲートに印加された電圧によって前記第３の薄膜トラン
ジスタは常時ＯＮ状態にされることを特徴とする薄膜半
導体集積回路。 - 【請求項９】 Ｐチャネル型の第１の薄膜トランジスタ
とＮチャネル型の第２の薄膜トランジスタとを有するイ
ンバータ回路を有し、前記第１及び前記第２の薄膜トラ
ンジスタのゲートは前記インバータ回路の入力端子に接
続され、前記第１の薄膜トランジスタのドレインは前記
インバータ回路の出力端子に接続され、前記第２の薄膜
トランジスタのドレインはＮチャネル型の第３の薄膜ト
ランジスタ、Ｐチャネル型の第４の薄膜トランジスタ及
びトランスミッションゲート回路を介して前記インバー
タ回路の出力端子に接続され、前記第１の薄膜トランジ
スタのソースは第１の電源端子に接続され、前記第２の
薄膜トランジスタのソースは第２の電源端子に接続さ
れ、前記第２の電源端子には前記第１の電源端子よりも
低い電位が与えられる薄膜半導体集積回路であって、 前記トランスミッションゲート回路は、Ｐチャネル型の
薄膜トランジスタとＮチャネル型の薄膜トランジスタと
が並列接続されてなり、 前記トランスミッションゲート回路の２つの薄膜トラン
ジスタのゲート及び前記第３の薄膜トランジスタのゲー
トは、前記インバータ回路の入力端子に接続され、 前記第４の薄膜トランジスタのゲートは前記入力端子と
異なる端子に接続され、前記第４の薄膜トランジスタの
ゲートに印加された電圧によって前記第４の薄膜トラン
ジスタは常時ＯＮ状態にされることを特徴とする薄膜半
導体集積回路。 - 【請求項１０】 Ｐチャネル型の第１の薄膜トランジス
タとＮチャネル型の第２の薄膜トランジスタとを有する
インバータ回路を有し、前記第１及び前記第２の薄膜ト
ランジスタのゲートは前記インバータ回路の入力端子に
接続され、前記第１の薄膜トランジスタのドレインは前
記インバータ回路の出力端子に接続され、前記第２の薄
膜トランジスタのドレインはＮチャネル型の第３の薄膜
トランジスタ、Ｐチャネル型の第４の薄膜トランジスタ
及びトランスミッションゲート回路を介して前記インバ
ータ回路の出力端子に接続され、前記第１の薄膜トラン
ジスタのソースは第１の電源端子に接続され、前記第２
の薄膜トランジスタのソースは第２の電源端子に接続さ
れ、前記第２の電源端子には前記第１の電源端子よりも
低い電位が与えられる薄膜半導体集積回路であって、 前記トランスミッションゲート回路は、Ｐチャネル型の
薄膜トランジスタとＮチャネル型の薄膜トランジスタと
が並列接続されてなり、 前記トランスミッションゲート回路の２つの薄膜トラン
ジスタのゲートは、前記インバータ回路の入力端子に接
続され、 前記第３及び前記第４の薄膜トランジスタのゲートはそ
れぞれ前記入力端子と異なる端子に接続され、前記第３
及び前記第４の薄膜トランジスタそれぞれのゲートに印
加された電圧によって前記第３及び前記第４の薄膜トラ
ンジスタはそれぞれ常時ＯＮ状態にされることを特徴と
する薄膜半導体集積回路。 - 【請求項１１】 入力配線と、第１のゲート電極及び配
線と、第２のゲート電極及び配線と、第３のゲート電極
及び配線と、接地配線と、配線Ａと、配線Ｂと、ドレイ
ン配線と、出力配線と、第１のＮ型半導体領域対を有す
る半導体膜と、第２のＮ型半導体領域対を有する半導体
膜と、第１のＰ型半導体領域対を有する半導体膜と、第
２のＰ型半導体領域対を有する半導体膜とを有し、 前記第１、前記第２及び前記第３のゲート電極及び配線
は前記入力配線に接続され、 前記第１のゲート電極及び配線は前記第３のゲート電極
及び配線と同一直線上に配置され、 前記第２のゲート電極及び配線は前記入力配線と同一直
線上に配置され、 前記第１及び前記第３のゲート電極及び配線と前記第２
のゲート電極及び配線及び前記入力配線とは直交して配
置され、 前記第１のゲート電極と前記第１のＮ型半導体領域対を
有する半導体膜とを用いて第１のＮチャネル型薄膜トラ
ンジスタが形成され、 前記第３のゲート電極と前記第１のＰ型半導体領域対を
有する半導体膜とを用いて第１のＰチャネル型薄膜トラ
ンジスタが形成され、 前記第２のゲート電極と前記第２のＮ型半導体領域対を
有する半導体膜とを用いて第２のＮチャネル型薄膜トラ
ンジスタが形成され、 前記第２のゲート電極と前記第２のＰ型半導体領域対を
有する半導体膜とを用いて第２のＰチャネル型薄膜トラ
ンジスタが形成され、 前記第１のＮ型半導体領域対の一方は前記接地配線に接
続され、 前記第１のＮ型半導体領域対の他方と前記第２のＮ型半
導体領域対の一方と前記第２のＰ型半導体領域対の一方
とは前記配線Ａを介して接続され、 前記第２のＮ型半導体領域対の他方と前記第２のＰ型半
導体領域対の他方と前記第１のＰ型半導体領域対の一方
とは前記配線Ｂを介して接続され、 前記配線Ｂは前記出力配線に接続され、 前記第１のＰ型半導体領域対の他方は前記ドレイン配線
に接続され、 前記配線Ａ及び前記配線Ｂは、前記第２のゲート電極及
び配線に平行に配置されることを特徴とする薄膜半導体
集積回路。
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