JPH11338439A - 半導体表示装置の駆動回路および半導体表示装置 - Google Patents

半導体表示装置の駆動回路および半導体表示装置

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JPH11338439A
JPH11338439A JP11047580A JP4758099A JPH11338439A JP H11338439 A JPH11338439 A JP H11338439A JP 11047580 A JP11047580 A JP 11047580A JP 4758099 A JP4758099 A JP 4758099A JP H11338439 A JPH11338439 A JP H11338439A
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display device
signal line
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tft
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Jun Koyama
潤 小山
Shunpei Yamazaki
舜平 山崎
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Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】 【課題】 画像ムラがなく、高精細・高解像度の良好な
画像を得ることができる半導体表示装置の駆動回路およ
び半導体表示装置を提供すること。 【解決手段】 半導体表示装置の駆動回路に用いられる
バッファ回路をチャネル幅の小さい複数のＴＦＴで構成
し、複数のバッファ回路を並列に接続した構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】本発明は、アクティブマトリクス型の半導
体表示装置の駆動回路に関する。また、その駆動回路を
備えた半導体表示装置に関する。
【０００３】
【従来の技術】
【０００４】最近安価なガラス基板上に半導体薄膜を形
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型半導体表示装置（特にアク
ティブマトリクス型液晶表示装置）の需要が高まってき
たことによる。
【０００５】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個もの画素領域
にそれぞれＴＦＴが配置され、各画素電極に出入りする
電荷をＴＦＴのスイッチング機能により制御するもので
ある。
【０００６】その中でも、表示装置の高精細化、高画質
化に伴い、デジタルビデオデータをそのまま処理できる
デジタル駆動回路を備えたアクティブマトリクス型液晶
表示装置が注目されてきている。
【０００７】
【発明が解決しようとする課題】
【０００８】デジタル駆動回路を有する半導体表示装置
においては、ソース信号線側駆動回路では、外部から供
給されるデジタルビデオデータは、シフトレジスタから
のタイミング信号に基づいてラッチ回路等に順次短期間
保持され、アナログ信号（階調電圧）に変換された後、
対応する画素ＴＦＴに供給される。デジタル駆動回路を
用いると、１ライン分の画素ＴＦＴが一斉に駆動され
る、いわゆる線順次駆が可能となる。
【０００９】デジタル駆動回路においては、シフトレジ
スタからのタイミング信号に基づいて、ラッチ回路やＤ
／Ａ変換回路等の動作タイミングが決定される。シフト
レジスタからタイミング信号が供給される信号線には、
負荷容量の大きな数多くの回路や素子が接続されてい
る。そのため、シフトレジスタからのタイミング信号
は、途中で”鈍り”を生じることがあり、この対策の一
つとして、シフトレジスタからのタイミング信号をバッ
ファ回路等を通すことによって、”鈍り”をなくそうと
する試みがなされている。
【００１０】このようなバッファは電流容量が小さくて
も意味が無く、ある程度大きな電流容量を有するバッフ
ァが要求される。電流容量の大きなバッファを薄膜トラ
ンジスタ（ＴＦＴ）で作製する場合、電流容量の大き
い、つまりチャネル幅の大きなＴＦＴが必要となる。し
かし、チャネル幅の大きなＴＦＴは、素子内での結晶性
のばらつきが生じてしまい、その結果、ＴＦＴごとにし
きい値電圧のばらつきが生じてしまう。よって、複数の
ＴＦＴによって構成されるバッファの特性にも、ばらつ
きが生じてくるのは必至である。よって、ソース信号線
ごとに特性のばらつきを有するバッファが存在すること
となり、それらの特性のばらつきがそのまま画素マトリ
クス回路への印加電圧のばらつきに結びつく。このこと
が、表示装置全体としての表示むらとなって現れる。
【００１１】また、ＴＦＴのサイズ（チャネル幅）が大
きすぎると、ＴＦＴの中央部分だけがチャネルとして機
能し、その端部はチャネルとして機能せず、ＴＦＴの劣
化が加速されることがある。
【００１２】さらに、ＴＦＴのサイズが大きいと、ＴＦ
Ｔの自己発熱が大きくなり、しきい値の変化や劣化が生
じることにつながることもある。
【００１３】また、ゲイト信号線側駆動回路において
も、シフトレジスタからのタイミング信号に基づいてゲ
イト信号線（走査線）に走査信号が順次供給される。線
順次駆動を行うデジタル駆動回路においては、１本の走
査線に接続されている１ライン分の全ての画素ＴＦＴを
駆動しなければならず、１本の走査線に接続されている
負荷容量は大きい。よって、ゲイト信号線側駆動回路に
おいても、シフトレジスタからのタイミング信号をバッ
ファ回路等を通すことによって”鈍り”をなくしてやる
ことが必要となる。この場合にも、電流容量の大きなバ
ッファが必要となり、上述したような問題が生じてく
る。特に、ゲイト信号線のバッファは、接続されている
１ライン分の全ての画素マトリクス回路のＴＦＴを駆動
しなくてはならないという点で、その特性のばらつきは
著しい画像ムラを引き起こすことになる。このことは、
高精細・高解像度の表示装置が望まれるにあたって、最
も大きな問題の一つである。
【００１４】そこで、本発明は上述したような問題を解
決するためになされたものであり、画像ムラがなく、高
精細・高解像度の良好な画像を得ることができる半導体
表示装置を提供するものである。
【００１５】
【課題を解決するための手段】
【００１６】本発明のある実施形態によると、半導体表
示装置の駆動回路において、ソース信号線側駆動回路の
シフトレジスタ回路とラッチ回路１との間に設けられて
いるバッファ回路を構成するＴＦＴに、サイズ（チャネ
ル幅）の大きなＴＦＴを用いず、その代わりにサイズの
小さな複数のＴＦＴを並列接続して用いる。また、ゲイ
ト信号線側駆動回路のシフトレジスタ回路とゲイト信号
線との間に設けられているバッファ回路を構成するＴＦ
Ｔに、サイズ（チャネル幅）の大きなＴＦＴを用いず、
その代わりにサイズの小さな複数のＴＦＴを並列に接続
して用いる。いずれの場合も、複数のバッファ回路が並
列に接続されてバッファ回路を構成する。こうすること
によって、バッファ回路の電流容量を確保しながら、そ
の特性のばらつきを減少させることができる。
【００１７】本発明の構成は、以下に述べる通りであ
る。
【００１８】本発明のある実施形態によると、ソース信
号線側駆動回路と、ゲイト信号線側駆動回路と、を有す
る半導体表示装置の駆動回路であって、前記ゲイト信号
線側駆動回路は、シフトレジスタ回路からのタイミング
信号をバッファする、複数のインバータ回路を有するバ
ッファ回路を有し、前記インバータ回路は複数のインバ
ータ回路を並列に接続して構成されている半導体表示装
置の駆動回路が提供される。このことによって上記目的
が達成される。
【００１９】また、本発明のある実施形態によると、ソ
ース信号線側駆動回路と、ゲイト信号線側駆動回路と、
を有する半導体表示装置の駆動回路であって、前記ソー
ス信号線側駆動回路は、シフトレジスタ回路からのタイ
ミング信号をバッファする、複数のインバータ回路を有
するバッファ回路を有し、前記インバータ回路は複数の
インバータ回路を並列に接続して構成されている半導体
表示装置の駆動回路が提供される。このことによって上
記目的が達成される。
【００２０】また、本発明のある実施形態によると、ソ
ース信号線側駆動回路と、ゲイト信号線側駆動回路と、
を有する半導体表示装置の駆動回路であって、前記ソー
ス信号線側駆動回路は、シフトレジスタ回路からのタイ
ミング信号をバッファする、複数のインバータ回路を有
するバッファ回路を有し、前記インバータ回路は複数の
インバータ回路を並列に接続して構成されており、前記
ゲイト信号線側駆動回路は、シフトレジスタ回路からの
タイミング信号をバッファする、複数のインバータ回路
を有するバッファ回路を有し、前記インバータ回路は複
数のインバータ回路を並列に接続して構成されている半
導体表示装置の駆動回路が提供される。このことによっ
て上記目的が達成される。
【００２１】また、本発明のある実施形態によると、前
記前記半導体表示装置の駆動回路と、画素マトリクス回
路とを有する半導体表示装置が提供される。このことに
よって上記目的が達成される。
【００２２】ここで、以下の実施例をもって本発明の半
導体表示装置の駆動回路および半導体表示装置の詳細に
ついて説明する。ただし、以下の実施例の記載は、本発
明のある実施形態に過ぎず、本発明の半導体表示装置の
駆動回路および半導体装置は、これらに限定されるわけ
ではない。
【００２３】
【実施例】
【００２４】（実施例１）
【００２５】本実施例では、本発明の半導体表示装置の
駆動回路が用いられる一つの実施形態として、画素数が
横１９２０×縦１０８０であるアクティブマトリクス型
液晶表示装置について説明する。
【００２６】図１を参照する。図１には、本実施例のア
クティブマトリクス型液晶表示装置の主要部のブロック
図が示されている。本実施例のアクティブマトリクス型
液晶表示装置は、ソース信号線側駆動回路Ａ１０１、ソ
ース信号線側駆動回路Ａ１０２、ゲイト信号線側駆動回
路Ａ１１２、ソース信号線側駆動回路Ａ１１５、画素マ
トリクス回路、およびデジタルビデオデータ分割回路を
有ている。
【００２７】ソース信号線側駆動回路Ａ１０１は、シフ
トレジスタ回路１０２、バッファ回路１０２、ラッチ回
路（１）１０４、ラッチ回路（２）１０５、セレクタ回
路（１）１０８、レベルシフタ回路１０７、Ｄ／Ａ変換
回路１０８、セレクタ回路（２）１０９を備えている。
ソース信号線側駆動回路Ａ１０１は、奇数番目のソース
信号線に映像信号（階調電圧信号）を供給する。
【００２８】ソース信号線側駆動回路Ａ１０１の動作を
説明する。シフトレジスタ回路１０１には、スタートパ
ルスおよびクロック信号が入力される。シフトレジスタ
回路１０１は、上記のスタートパルスおよびクロック信
号に基づきタイミング信号をバッファ回路１０３に順次
供給する。後述するが、シフトレジスタ回路１０１は、
複数のクロックドインバータによって構成されている。
【００２９】シフトレジスタ回路１０２からのタイミン
グ信号は、バッファ回路１０３によってバッファされ
る。シフトレジスタ回路１０２から画素マトリクス回路
１１８に接続されているソース信号線までには、多くの
回路あるいは素子が接続されているために負荷容量が大
きい。この負荷容量が大きいために生ずるタイミング信
号の”鈍り”を防ぐために、このバッファ回路１０３が
設けられている。
【００３０】バッファ回路１０３によってバッファされ
たタイミング信号は、ラッチ回路（１）１０４に供給さ
れる。ラッチ回路（１）１０４は、４ビットのデータを
扱うラッチ回路を９６０個含んでいる。ラッチ回路
（１）１０４は、前記タイミング信号が入力されると、
デジタルビデオデータ分割回路から供給されるデジタル
信号を順次取り込み、保持する。
【００３１】ラッチ回路（１）１０４の全てのラッチ回
路に対するデジタル信号の書き込みが一通り終了するま
での時間は、１ライン期間と呼ばれる。すなわち、ラッ
チ回路（１）１０４の中で一番左側のラッチ回路に対し
てデジタルビデオデータ分割回路からのデジタルビデオ
データの書き込みが開始される時点から、一番右側のラ
ッチ回路へのデジタルビデオデータの書き込みが終了す
る時点までの時間間隔が１ライン期間である。
【００３２】ラッチ回路（１）１０４に対するデジタル
信号の書き込みが終了した後、ラッチ回路（１）１０４
に書き込まれたデジタル信号は、シフトレジスタ回路１
０２の動作タイミングに合わせて、ラッチ回路（２）１
０５に接続されているラッチパルス線にラッチパルスが
流れた時にラッチ回路（２）１０５に一斉に送出され、
書き込まれる。
【００３３】デジタルビデオデータをラッチ回路（２）
１０５に送出し終えたラッチ回路（１）１０４には、シ
フトレジスタ回路１０２からのタイミング信号により、
再びデジタルビデオデータ分割回路から供給されるデジ
タルビデオデータの書き込みが順次行われる。
【００３４】この２順目の１ライン期間中には、２順目
の１ライン期間の開始に合わせてラッチ回路（２）に送
出されたデジタルビデオデータが、セレクタ回路Ａ１０
６によって順次選択される。セレクタ回路の詳細につい
ては、本出願人の特許出願である特願平９−２８６０９
８号に記載されているので参考にされたい。
【００３５】セレクタ回路で選択されたラッチ回路から
４ビットのデジタルビデオデータがレベルシフタ１０７
に供給される。レベルシフタ１０７によってデジタルビ
デオデータの電圧レベルは上げられ、Ｄ／Ａ変換回路１
０８に供給される。Ｄ／Ａ変換回路１０８は、４ビット
のデジタルビデオデータをアナログ信号（階調電圧）に
変換し、セレクタ回路（２）によって選択されるソース
信号線に順次供給される。ソース信号線に供給されるア
ナログ信号は、ソース信号線に接続されている画素マト
リクス回路の画素ＴＦＴのソース領域に供給される。
【００３６】ゲイト信号線側駆動回路Ａ１１２において
は、シフトレジスタ１１３からのタイミング信号がバッ
ファ回路１１４に供給され、対応するゲイト信号線（走
査線）に供給される。ゲイト信号線には、１ライン分の
画素ＴＦＴのゲイト電極が接続されており、１ライン分
全ての画素ＴＦＴを同時にＯＮにしなくてはならないの
で、バッファ回路１１４には電流容量の大きなものが用
いられる。
【００３７】このように、ゲイト信号線側シフトレジス
タからの走査信号によって対応するＴＦＴのスイッチン
グが行われ、ソース信号線側駆動回路からのアナログ信
号（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆
動される。
【００３８】１１１はソース信号線側駆動回路Ｂであ
り、構成はソース信号線側駆動回路Ａ１０１と同じであ
る。ソース信号線側駆動回路Ｂ１１１は、偶数番目のソ
ース信号線に映像信号を供給する。
【００３９】１１０はデジタルビデオデータ分割回路で
ある。デジタルビデオデータ分割回路１１０は、外部か
ら入力されるデジタルビデオデータの周波数を１／ｍに
落とすための回路である。デジタルビデオデータを分割
することにより、駆動回路の動作に必要な信号の周波数
も1／mに落とすことができる。
【００４０】ここで、図２を参照し、本実施例のデジタ
ルビデオデータ分割回路１１０について簡単に説明す
る。なおデジタルビデオデータ分割回路を画素マトリク
ス回路や他の駆動回路と同じ基板上に一体形成すること
は、本出願人による特許出願である特願平９−３５６２
３８号に開示されいる。前記特許出願には、デジタルビ
デオデータ分割回路の動作の説明が詳細になされてお
り、本実施例のデジタルビデオデータ分割回路の動作を
理解する上で参考にされたい。
【００４１】図２において、２０１はシンクロナスカウ
ンタであり、クロック信号（ｃｋ）とリセットパルス
（ｒｅｓｅｔ）が入力される。本実施例では、外部から
供給される８０ＭＨｚのデジタルビデオデータを８分割
し、１０ＭＨｚのデジタルビデオデータを作り出してい
る。よって、１６個のＤフリップフロップが図２に示さ
れるように接続されている。デジタルビデオデータ分割
回路１１０によって作り出された１０ＭＨｚのデジタル
ビデオデータは、前述したようにラッチ回路（１）１０
４に供給される。
【００４２】図１を再び参照し、ゲイト信号線側駆動回
路の動作を説明する。１１２は、ゲイト信号線側駆動回
路Ａである。ゲイト信号線側駆動回路Ａ１１２は、シフ
トレジスタ回路１１３およびバッファ回路１１４を備え
ている。シフトレジスタ回路１１３は、タイミング信号
をバッファ回路１１４に供給する。バッファ回路１１４
は、シフトレジスタ回路１１３からのタイミング信号を
バッファし、ゲイト信号線（走査線）に供給する。
【００４３】１１５はゲイト信号線側駆動回路Ｂであ
り、ゲイト信号線側駆動回路Ａ１１２と同じ構成をと
る。本実施例では、このようにゲイト信号線側駆動回路
を画素マトリクス回路１１６の両端に設け、両方のゲイ
ト信号線側駆動回路を動作させることによって、片方が
動作しない場合にも対応できるようになっている。
【００４４】画素マトリクス回路１１６は、横１９２０
×縦１０８０の画素ＴＦＴがマトリクス状に配置された
構成をとる。
【００４５】上述した動作を走査線の数だけ繰り返すこ
とによって１画面（１フレーム）が形成される。本実施
例のアクティブマトリクス型液晶表示装置では、１秒間
に６０フレームの画像の書き換えが行われている。
【００４６】ここで、本実施例のシフトレジスタ回路１
０２およびバッファ回路１０３の一部（最も部分）の回
路図を図３に示す。図３には、シフトレジスタ回路１０
２を構成するフリップフロップ（ＦＦ）回路１０２’
と、バッファ回路１０３を構成するバッファ回路１０
３’が示されている。
【００４７】本実施例では、シフトレジスタ回路１０２
は、２４０個のフリップフロップ回路１０２’から構成
されている。フリップフロップ回路１０２’は、クロッ
クドインバータ３０１〜３０４を含む。ｃｋはクロック
信号である。ＬＲは走査方向切り替え信号であり、ＬＲ
がＨｉのときシフトレジスタ回路１０２の一番左側のフ
リップフロップ回路１０２’にスタートパルス（ＳＰ）
が供給され、フリップフロップ回路１０２’が左から右
に信号を伝達していく。ＬＲがＬｏのとき一番右側のフ
リップフロップ回路（図示せず）にスタートパルス（Ｓ
Ｐ）が供給され、フリップフロップ回路１０２’が右か
ら左に信号を伝達していく。
【００４８】以下に、ＬＲにはＨｉの信号が入力される
場合、つまり、シフトレジスタ回路１０２のフリップフ
ロップ回路が左から右に動作していく場合を例にとって
説明する。
【００４９】クロックドインバータ３０１にスタートパ
ルス（ＳＰ）が入力される。スタートパルスがクロック
ドインバータ３０１に入力されると、クロックドインバ
ータ３０１は、クロック信号（ｃｋ）および反転クロッ
ク信号（反転ｃｋ）に同期して動作し、入力信号の反転
信号を出力する。クロックドインバータ３０２には、Ｌ
Ｒ＝Ｈｉの信号が入力されているので、クロックドイン
バータ３０２は、クロックドインバータ３０１からの信
号を受け取り、その反転信号を出力する。また、クロッ
クドインバータ３０４は、クロックドインバータ３０２
からの信号を受け取り、反転させて出力する。なお、ク
ロックドインバータ３０３は、ＬＲ＝Ｈｉの信号が入力
されているので動作しない。このようにして、シフトレ
ジスタ回路１０２’はＮＡＮＤ回路３０５にタイミング
信号を出力する。
【００５０】シフトレジスタ回路１０２（フリップフロ
ップ回路１０２’）からのタイミング信号は、ＮＡＮＤ
回路３０５を通り、バッファ回路１０３’に供給され
る。バッファ回路１０３’は、本実施例では５つのイン
バータ３０６〜３１０を含む。なお、本実施例では、バ
ッファ回路１０３’は、５個のインバータを含んでいる
が、本発明を実施するにあたっては、インバータの数は
これに限定されるわけではなく、５個以下、あるいは５
個よりも多くのインバータを含んでいてもよい。
【００５１】これらの５つのインバータ３０６〜３１０
は、それぞれサイズ（チャネル幅）の違うＴＦＴによっ
て構成されている。本実施例では、インバータ３０６、
３０７および３０８は、チャネル幅が３０μｍであるＴ
ＦＴによって構成されている。インバータ３０９および
３１０は、チャネル幅が１００μｍであるＴＦＴによっ
て構成されている。これらのインバータを構成するＴＦ
Ｔのサイズは、シミュレーション等によって選択された
最適なものが用いられ得る。また、半導体表示装置の画
素数などに応じて最適なＴＦＴのサイズが決定され得
る。
【００５２】ここで、インバータ３０７を例にとって説
明する。図４には、インバータ３０７の回路図が示され
ている。インバータ３０７は、６個のＰチャネル型ＴＦ
Ｔと６個のＮチャネル型ＴＦＴとによって構成されてい
る。それぞれのＴＦＴのチャネル幅は、３０μｍであ
る。なお、これらのＴＦＴのチャネル幅は、１００μｍ
以下（好ましくは９０μｍ以下）とすればよい。
【００５３】図４に示すように、インバータ３０７は、
３個のＰチャネル型ＴＦＴを直列に接続した回路（回路
上はトリプルゲイトのＴＦＴを用いている）と、３個の
Ｎチャネル型ＴＦＴを直列に接続した回路（回路上はト
リプルゲイトのＴＦＴを用いている）とによって構成さ
れたインバータ回路を２つ並列に接続した構成をとって
いる。このように、チャネル幅の小さな（本実施例では
３０μｍ）ＴＦＴを複数組み合わせて用いることによ
り、チャネル幅の大きなＴＦＴによってインバータを構
成する場合に比較して、ＴＦＴのばらつきを解消でき
る。また、チャネル幅が大きいことによる発熱や劣化な
どを防ぐことができる。
【００５４】次に、図５を参照する。図５には、本実施
例のゲイト信号線側駆動回路のシフトレジスタ回路１１
３およびバッファ回路１１４の一部（最も上の部分）の
回路図が示されており、シフトレジスタ回路１１３を構
成するフリップフロップ回路１１３’と、バッファ回路
１１４を構成するバッファ回路１１４’が示されてい
る。
【００５５】本実施例では、シフトレジスタ回路１１３
は、１０８０個のフリップフロップ回路１１３’から構
成されている。フリップフロップ回路１１３’は、クロ
ックドインバータ５０１〜５０４を含む。ｃｋはクロッ
ク信号である。ＬＲは操作方向切り替え信号であり、Ｌ
ＲがＨｉのときシフトレジスタ回路１０２の一番左側の
フリップフロップ回路１０２’にスタートパルス（Ｓ
Ｐ）が供給され、ＬＲがＬｏのとき一番右側のフリップ
フロップ回路（図示せず）にスタートパルス（ＳＰ）が
供給される。
【００５６】なお、シフトレジスタ回路１１３の動作
は、ソース信号線側駆動回路のシフトレジスタ回路１０
２と同じなので、ここでは省略する。
【００５７】シフトレジスタ回路１１３（フリップフロ
ップ回路１１３’）からのタイミング信号は、ＮＡＮＤ
回路５０５を通り、バッファ回路１１４’に供給され
る。バッファ回路１１４’は、３つのインバータ５０６
〜５０８を含む。なお、本実施例では、バッファ回路１
１４’は、３個のインバータを含んでいるが、本発明を
実施するにあたっては、インバータの数はこれに限定さ
れるわけではなく、５個以下、あるいは５個よりも多く
のインバータを含んでいてもよい。
【００５８】これらの３個のインバータ５０６〜５０８
は、チャネル幅が９０μｍであるＴＦＴによって構成さ
れている。これらのインバータを構成するＴＦＴのサイ
ズは、シミュレーション等によって選択された最適なも
のが用いられ得る。また、半導体表示装置の画素数など
に応じて最適なＴＦＴのサイズが決定され得る。
【００５９】ここで、インバータ５０８の回路図を図６
に示す。インバータ５０８は、８個のＰチャネル型ＴＦ
Ｔと８個のＮチャネル型ＴＦＴとによって構成されてい
る。それぞれのＴＦＴのチャネル幅は、９０μｍであ
る。なお、これらのＴＦＴのチャネル幅は、１００μm
以下（好ましくは９０μm以下）とすればよい。
【００６０】図６に示すように、２個のＰチャネル型Ｔ
ＦＴが直列に接続された回路（実際はダブルゲイトのＴ
ＦＴを用いている）が２個並列に接続されている。ま
た、２個のＮチャネル型ＴＦＴが直列に接続された回路
（実際はダブルゲイトのＴＦＴを用いている）が２個並
列に接続されている。これらの回路によってインバータ
５０８が構成されている。このように、チャネル幅の小
さなＴＦＴを複数組み合わせて用いることにより、チャ
ネル幅の大きなＴＦＴによってインバータを構成する場
合に比較して、ＴＦＴのばらつきを解消でき、しかも電
流容量を確保できる。また、チャネル幅が大きいことに
よる発熱や劣化などを防ぐことができる。
【００６１】図７には、図４に示したインバータ３０７
の回路パターン図が示されている。図７において、７０
１および７０２は、Ｎ型の不純物が添加された半導体活
性層である。７０３および７０４は、Ｐ型の不純物が添
加された半導体活性層である。７０５はゲイト電極配線
であり、本実施例では２ｗｔ％のＳｃ（スカンジウム）
を含有したＡｌ（アルミニウム）が用いられている。７
０６〜７１１は、第２配線であり、本実施例ではＡｌが
用いられている。なお７１２は、ゲイト電極配線と同じ
層にある配線である。また代表的に７１３で示されてい
るような黒く塗りつぶされている部分は、ゲイト電極と
第２配線と、または半導体活性層と第２配線とが接続
（コンタクト）をとっている部分である。
【００６２】７０６はＧＮＤ、７０７はＶｄｄＨ（電
源）、７１２はＯＵＴ（出力）、７１４はＩＮ（入力）
である。
【００６３】なお、図中で同じ模様の配線は、それぞれ
同じ配線層にあるものとする。また、図中で破線によっ
て示されている部分は、上部の配線によって隠れている
下部の配線の形状を示す。
【００６４】また、図７に示されるインバータ３０７に
おいて、３個のＰチャネル型ＴＦＴと３個のＮチャネル
型ＴＦＴとは、同一半導体層上に形成されているが、３
個の独立したＰチャネル型ＴＦＴと３個の独立したＮチ
ャネル型ＴＦＴとが独立した半導体層上に形成され、コ
ンタクトを介して金属配線などによって接続されるよう
にしても良い。しかし、本実施例の場合の方がよりイン
バータ３０７の小面積化が図れるので好ましい。
【００６５】次に図８を参照する。図８には、図６に示
したインバータ５０８の回路パターン図が示されてい
る。なお、図８においては、インバータ５０８だけでは
なく、合計４つのインバータが図示されている。
【００６６】図８において、８０１〜８０８は、Ｐ型の
不純物が添加された半導体活性層である。８０９〜８１
６は、Ｎ型の不純物が添加された半導体活性層である。
８１７〜８２４はゲイト電極配線であり、本実施例では
２ｗｔ％のＳｃ（スカンジウム）を含有したＡｌ（アル
ミニウム）が用いられている。なお８２５〜８２８は、
ゲイト電極配線と同じ層にある配線である。８２９〜８
３５は、第２配線であり、本実施例ではＡｌが用いられ
ている。また代表的に８３６で示されているような黒く
塗りつぶされている部分は、ゲイト電極と第２配線と、
または半導体活性層と第２配線とが接続（コンタクト）
をとっている部分である。
【００６７】８２９はＶｄｄＨ（高圧電源）、８３２は
ＧＮＤ、８３３はＶｄｄＬ（低圧電源）である。なお、
ＩＮ１〜４は入力を、ＯＵＴ１〜４は出力を示す。
【００６８】なお、図中で同じ模様の配線は、それぞれ
同じ材質で同じ配線層にあるものとする。また、図中で
破線によって示されている部分は、上部の配線によって
隠れている下部の配線の形状を示す。
【００６９】ここで、本実施例の駆動回路を備えたアク
ティブマトリクス型液晶表示装置の製造方法について以
下に述べることにする。なお、以下に述べる製造方法
は、本発明を実現する一製造方法にすぎず、他の製造方
法によっても本発明のアクティブマトリクス型液晶表示
装置が実現され得る。
【００７０】ここでは、絶縁表面を有する基板上に複数
のＴＦＴを形成し、画素マトリクス回路、駆動回路、お
よびロジック回路等をモノリシックに構成する例を図１
０〜図１３に示す。なお、本実施例では、画素マトリク
ス回路の１つの画素と、他の回路（駆動回路、ロジック
回路等）の基本回路であるＣＭＯＳ回路とが同時に形成
される様子を示す。また、本実施例では、Ｐチャネル型
ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲイト
電極を備えている場合について、その作製工程を説明す
るが、ダブルゲイト型やトリプルゲイト型のような複数
のゲイト電極を備えたＴＦＴによるＣＭＯＳ回路をも同
様に作製することができる。
【００７１】図９を参照する。まず、絶縁表面を有する
基板として石英基板９０１を準備する。石英基板の代わ
りに熱酸化膜を形成したシリコン基板を用いることもで
きる。また、石英基板上に一旦非晶質珪素膜を形成し、
それを完全に熱酸化して絶縁膜とする様な方法をとって
も良い。さらに、絶縁膜として窒化珪素膜を形成した石
英基板、セラミックス基板を用いても良い。
【００７２】基板９０１上に非晶質珪素膜９０２を減圧
ＣＶＤ法、プラズマＣＶＤ法、またはスパッタ法により
形成する。非晶質珪素膜９０２は、最終的な膜厚（熱酸
化後の膜減りを考慮した膜厚）が１０〜１００ｎｍ（好
ましくは３０〜６０ｎｍ）となる様に調節する。なお、
成膜に際して膜中の不純物濃度の管理を徹底的に行うこ
とは重要である。
【００７３】なお、本実施例では、基板９０１上に非晶
質珪素膜９０２を形成したが、非晶質珪素膜の代わりに
他の半導体薄膜を用いてもよい。例えば、ＳｉX Ｇｅ
1-X （０＜Ｘ＜１）で示される珪素とゲルマニウムの化
合物を用いることも可能である。
【００７４】本実施例の場合、非晶質珪素膜９０２中で
は結晶化を阻害する不純物であるＣ（炭素）およびＮ
（窒素）の濃度はいずれも５×１０18ａｔｏｍｓ／ｃｍ
3 未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3 以
下、好ましくは２×１０17ａｔｏｍｓ／ｃｍ3 以下）、
Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3 未満
（代表的には１×１０18ａｔｏｍｓ／ｃｍ3 以下、好ま
しくは５×１０17ａｔｏｍｓ／ｃｍ3 以下）となる様に
管理する。なぜならば各不純物がこれ以上の濃度で存在
すると、後の結晶化の際に悪影響を及ぼし、結晶化後の
膜質を低下させる原因となるからである。本明細書中に
おいて膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量
２次イオン分析）の測定結果における最小値で定義され
る。
【００７５】上記構成を得るため、本実施例で用いる減
圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成
膜室の清浄化を図っておくことが望ましい。ドライクリ
ーニングは、２００〜４００℃程度に加熱した炉内に１
００〜３００ｓｃｃｍのＣｌＦ3 （フッ化塩素）ガスを
流し、熱分解によって生成したフッ素によって成膜室の
クリーニングを行えば良い。
【００７６】なお、本出願人の知見によれば炉内温度３
００℃とし、ＣｌＦ3 （フッ化塩素）ガスの流量を３０
０ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素
を主成分する）を４時間で完全に除去することができ
る。
【００７７】また、非晶質珪素膜９０２中の水素濃度も
非常に重要なパラメータであり、水素含有量を低く抑え
た方が結晶性の良い膜が得られる様である。そのため、
非晶質珪素膜９０２の成膜は減圧熱ＣＶＤ法であること
が好ましい。なお、成膜条件を最適化することでプラズ
マＣＶＤ法を用いることも可能である。
【００７８】なお、非晶質珪素膜９０２の成膜時にＴＦ
Ｔのしきい値電圧（Ｖth）を制御するための不純物元素
（１３族元素、代表的にはボロン、または１５族元素、
代表的にはリン）を添加することは有効である。添加量
は、上記Ｖth制御用不純物を添加しない場合のＶthを鑑
みて決定する必要がある。
【００７９】次に、非晶質珪素膜９０２の結晶化工程を
行う。結晶化の手段としては特開平７−１３０６５２号
公報記載の技術を用いる。同公報の実施例１および実施
例２のどちらの手段でも良いが、本実施例では、同広報
の実施例２に記載した技術内容（特開平８−７８３２９
号公報に詳しい）を利用するのが好ましい。
【００８０】特開平８−７８３２９号公報記載の技術
は、まず触媒元素の添加領域を選択するマスク絶縁膜９
０３を形成する。マスク絶縁膜９０３は触媒元素を添加
するために複数箇所の開口部を有している。この開口部
の位置によって結晶領域の位置を決定することができ
る。
【００８１】そして、非晶質珪素膜の結晶化を助長する
触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピ
ンコート法により塗布し、Ｎｉ含有層９０４を形成す
る。なお、触媒元素としてはニッケル以外にも、コバル
ト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマ
ニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａ
ｕ）等を用いることができる（図９（Ａ））。
【００８２】また、上記触媒元素の添加工程は、レジス
トマスクを利用したイオン注入法またはプラズマドーピ
ング法を用いることもできる。この場合、添加領域の占
有面積の低減、横成長領域の成長距離の制御が容易とな
るので、微細化した回路を構成する際に有効な技術とな
る。
【００８３】次に、触媒元素の添加工程が終了したら、
５００℃で２時間程度の水素出しの後、不活性雰囲気、
水素雰囲気または酸素雰囲気中において５００〜７００
℃（代表的には５５０〜６５０℃、好ましくは５７０
℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪
素膜９０２の結晶化を行う。本実施例では窒素雰囲気で
５７０℃で１４時間の加熱処理を行う。
【００８４】この時、非晶質珪素膜９０２の結晶化はニ
ッケルを添加した領域９０５および９０６等で発生した
核から優先的に進行し、基板９０１の基板面に対してほ
ぼ平行に成長した結晶領域９０７および９０８が形成さ
れる。この結晶領域９０７および９０８を横成長領域と
呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集
合しているため、全体的な結晶性に優れるという利点が
ある（図９（Ｂ））。
【００８５】なお、上述の特開平７−１３０６５２号公
報の実施例１に記載された技術を用いた場合も微視的に
は横成長領域と呼びうる領域が形成されている。しかし
ながら、核発生が面内において不均一に起こるので結晶
粒界の制御性の面で難がある。
【００８６】結晶化のための加熱処理が終了したら、マ
スク絶縁膜９０３を除去してパターニングを行い、横成
長領域９０７および９０８でなる島状半導体層（活性
層）９０９、９１０、および９１１を形成する（図９
（Ｃ））。
【００８７】ここで９０９はＣＭＯＳ回路を構成するＮ
チャネル型ＴＦＴの活性層、９１０はＣＭＯＳ回路を構
成するＰチャネル型ＴＦＴの活性層、９１１は画素マト
リクス回路を構成するＮチャネル型ＴＦＴ（画素ＴＦ
Ｔ）の活性層である。
【００８８】活性層９０９、９１０、および９１１を形
成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁
膜９１２を成膜する（図９（Ｃ））。
【００８９】そして、次に図９（Ｄ）に示す様に触媒元
素（ニッケル）を除去または低減するための加熱処理
（触媒元素のゲッタリングプロセス）を行う。この加熱
処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン
元素による金属元素のゲッタリング効果を利用するもの
である。
【００９０】なお、ハロゲン元素によるゲッタリング効
果を十分に得るためには、上記加熱処理を７００℃を超
える温度で行なうことが好ましい。この温度以下では処
理雰囲気中のハロゲン化合物の分解が困難となり、ゲッ
タリング効果が得られなくなる恐れがある。
【００９１】そのため本実施例ではこの加熱処理を７０
０℃を超える温度で行い、好ましくは８００〜１０００
℃（代表的には９５０℃）とし、処理時間は０．１〜６
ｈｒ、代表的には０．５〜１ｈｒとする。
【００９２】なお、本実施例では酸素雰囲気中に対して
塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例で
は３体積％）の濃度で含有させた雰囲気中において、９
５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃
度を上記濃度以上とすると、活性層９０９、９１０、お
よび９１１の表面に膜厚程度の凹凸が生じてしまうため
好ましくない。
【００９３】また、ハロゲン元素を含む化合物してＨＣ
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、
ＢＣｌ2 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることができ
る。
【００９４】この工程においては活性層９０９、９１
０、および９１１中のニッケルが塩素の作用によりゲッ
タリングされ、揮発性の塩化ニッケルとなって大気中へ
離脱して除去されると考えられる。そして、この工程に
より活性層９０９、９１０、および９１１中のニッケル
の濃度は５×１０17ａｔｏｍｓ／ｃｍ3 以下にまで低減
される。
【００９５】なお、５×１０17ａｔｏｍｓ／ｃｍ3 とい
う値はＳＩＭＳ（質量二次イオン分析）の検出下限であ
る。本出願人が試作したＴＦＴを解析した結果、１×１
０18ａｔｏｍｓ／ｃｍ3 以下（好ましくは５×１０17ａ
ｔｏｍｓ／ｃｍ3 以下）ではＴＦＴ特性に対するニッケ
ルの影響は確認されなかった。ただし、本明細書中にお
ける不純物濃度は、ＳＩＭＳ分析の測定結果の最小値で
もって定義される。
【００９６】また、上記加熱処理により活性層９０９、
９１０、および９１１とゲイト絶縁膜９１２との界面で
は熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜
９１２の膜厚は増加する。この様にして熱酸化膜を形成
すると、非常に界面準位の少ない半導体／絶縁膜界面を
得ることができる。また、活性層端部における熱酸化膜
の形成不良（エッジシニング）を防ぐ効果もある。
【００９７】また、触媒元素のゲッタリングプロセス
を、マスク絶縁膜９０３を除去した後、活性層をパター
ンニングする前に行なうことも有効である。また、触媒
元素のゲッタリングプロセスを、活性層をパターンニン
グした後に行なってもよい。また、いずれのゲッタリン
グプロセスを組み合わせて行なってもよい。
【００９８】なお、触媒元素のゲッタリングプロセス
を、Ｐ（リン）を用いることによって行うこともでき
る。このリンによるゲッタリングプロセスを上述したゲ
ッタリングプロセスに組み合わせても良い。また、リン
によるゲッタリングプロセスのみを用いても良い。
【００９９】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で９５０℃で１時間程
度の加熱処理を行なうことで、ゲイト絶縁膜９１２の膜
質の向上を図ることも有効である。
【０１００】なお、ＳＩＭＳ分析により活性層９０９、
９１０、および９１１中にはゲッタリング処理に使用し
たハロゲン元素が、１×１０15ａｔｏｍｓ／ｃｍ3 〜１
×１０20ａｔｏｍｓ／ｃｍ3 の濃度で残存することも確
認されている。また、その際、活性層９０９、９１０、
および９１１と加熱処理によって形成される熱酸化膜と
の間に前述のハロゲン元素が高濃度に分布することがＳ
ＩＭＳ分析によって確かめられている。
【０１０１】また、他の元素についてもＳＩＭＳ分析を
行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒
素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０18ａ
ｔｏｍｓ／ｃｍ3 未満（典型的には１×１０18ａｔｏｍ
ｓ／ｃｍ3 以下）であることが確認された。
【０１０２】このようにして得られた活性層の横成長領
域は、棒状または偏平棒状の集合体からなる特異な結晶
構造を示す。この特異な結晶構造の特徴に関しては後述
することにする。
【０１０３】次に、図１０を参照する。まず、図示しな
いアルミニウムを主成分とする金属膜を成膜し、パター
ニングによって後のゲイト電極の原型９１３、９１４、
および９１５を形成する。本実施例では２ｗｔ％のスカ
ンジウムを含有したアルミニウム膜を用いる（図１０
（Ａ））。
【０１０４】なお、２ｗｔ％のスカンジウムを含有した
アルミニウム膜の代わりに、不純物を注入した多結晶珪
素膜をゲイト電極として用いてもよい。
【０１０５】次に、特開平７−１３５３１８号公報記載
の技術により多孔性の陽極酸化膜９１６、９１７、およ
び９１８、無孔性の陽極酸化膜９１９、９２０、および
９２１、ゲイト電極９２２、９２３、および９２４を形
成する（図１０（Ｂ））。
【０１０６】こうして図１０（Ｂ）の状態が得られた
ら、次にゲイト電極９２２、９２３、および９２４、多
孔性の陽極酸化膜９１６、９１７、および９１８をマス
クとしてゲイト絶縁膜９１２をエッチングする。そし
て、多孔性の陽極酸化膜９１６、９１７、および９１８
を除去して図１０（Ｃ）の状態を得る。なお、図１０
（Ｃ）において９２５、９２６、および９２７で示され
るのは、加工後のゲイト絶縁膜である。
【０１０７】次に、一導電性を付与する不純物元素の添
加工程を行う。不純物元素としてはＮチャネル型ならば
Ｐ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロ
ン）またはＧａ（ガリウム）を用いれば良い。
【０１０８】本実施例では、Ｎチャネル型およびＰチャ
ネル型のＴＦＴを形成するための不純物添加をそれぞれ
２回の工程に分けて行う。
【０１０９】最初に、Ｎチャネル型のＴＦＴを形成する
ための不純物添加を行う。まず、１回目の不純物添加
（本実施例ではＰ（リン）を用いる）を高加速電圧８０
ｋｅＶ程度で行い、 ｎ- 領域を形成する。このｎ- 領域
は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3 〜１
×１０19ａｔｏｍｓ／ｃｍ3 となるように調節する。
【０１１０】さらに、２回目の不純物添加を低加速電圧
１０ｋeＶ程度で行い、ｎ+ 領域を形成する。この時は、
加速電圧が低いので、ゲイト絶縁膜がマスクとして機能
する。また、このｎ+ 領域は、シート抵抗が５００Ω以
下（好ましくは３００Ω以下）となるように調節する。
【０１１１】以上の工程を経て、ＣＭＯＳ回路を構成す
るＮチャネル型ＴＦＴのソース領域９２８、ドレイン領
域９２９、低濃度不純物領域９３０、チャネル形成領域
９３１が形成される。また、画素ＴＦＴを構成するＮチ
ャネル型ＴＦＴのソース領域９３２、ドレイン領域９３
３、低濃度不純物領域９３４、チャネル形成領域９３５
が確定する（図１０（Ｄ））。
【０１１２】なお、図１０（Ｄ）に示す状態ではＣＭＯ
Ｓ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチ
ャネル型ＴＦＴの活性層と同じ構成となっている。
【０１１３】次に、図１１（Ａ）に示すように、Ｎチャ
ネル型ＴＦＴを覆ってレジストマスク９３６を設け、Ｐ
型を付与する不純物イオン（本実施例ではボロンを用い
る）の添加を行う。
【０１１４】この工程も前述の不純物添加工程と同様に
２回に分けて行うが、Ｎチャネル型をＰチャネル型に反
転させる必要があるため、前述のＰイオンの添加濃度の
数倍程度の濃度のＢ（ボロン）イオンを添加する。
【０１１５】こうしてＣＭＯＳ回路を構成するＰチャネ
ル型ＴＦＴのソース領域９３７、ドレイン領域９３８、
低濃度不純物領域９３９、チャネル形成領域９４０が形
成される（図１１（Ａ））。
【０１１６】以上の様にして活性層が完成したら、ファ
ーネスアニール、レーザーアニール、ランプアニール等
の組み合わせによって不純物イオンの活性化を行う。そ
れと同時に添加工程で受けた活性層の損傷も修復され
る。
【０１１７】次に、層間絶縁膜９４１として酸化珪素膜
と窒化珪素膜との積層膜を形成し、コンタクトホールを
形成した後、ソース電極９４２、９４３、および９４
４、ドレイン電極９４５、９４６を形成して図１１
（Ｂ）に示す状態を得る。なお、層間絶縁膜９４１とし
て有機性樹脂膜を用いることもできる。
【０１１８】図１１（Ｂ）に示す状態が得られたら、有
機性樹脂膜からなる第１の層間絶縁膜９４７を０．５〜
３μｍの厚さに形成する。有機性樹脂膜としては、ポリ
イミド、アクリル、ポリイミドアミド等が用いられる。
有機性樹脂膜の利点は、成膜方法が簡単である点、容易
に膜厚を厚くできる点、比誘電率が低いので寄生容量を
低減できる点、平坦性に優れている点などが挙げられ
る。なお、上述した以外の有機性樹脂膜を用いることも
できる。
【０１１９】次に、第１の層間絶縁膜９４７上に遮光性
を有する膜でなるブラックマトリクス９４８を１００ｎ
ｍの厚さに形成する。なお、本実施例では、ブラックマ
トリクス９４８としてチタン膜を用いるが、黒色顔料を
含む樹脂膜等を用いることもできる。
【０１２０】なお。ブラックマトリクス９４８にチタン
膜を用いる場合には、駆動回路や他の周辺回路部の配線
の一部をチタンによって形成することができる。このチ
タンの配線は、ブラックマトリクス９４８の形成時に、
同時に形成され得る。
【０１２１】ブラックマトリクス９４８を形成したら、
第２の層間絶縁膜９４９として酸化珪素膜、窒化珪素
膜、有機性樹脂膜のいずれかまたはそれらの積層膜を
０．１〜０．３μｍの厚さに形成する。そして層間絶縁
膜９４７および層間絶縁膜９４９にコンタクトホールを
形成し、画素電極９５０を１２０ｎｍの厚さに形成す
る。本実施例の構成によると、ブラックマトリクス９４
８と画素電極９５０とが重畳する領域で補助容量が形成
されている（図１１（Ｃ））。なお、本実施例は透過型
のアクティブマトリクス液晶表示装置の例であるため画
素電極９５０を構成する導電膜としてＩＴＯ等の透明導
電膜を用いる。
【０１２２】次に、基板全体を３５０℃の水素雰囲気で
１〜２時間加熱し、素子全体の水素化を行うことで膜中
（特に活性層中）のダングリングボンド（不対結合手）
を補償する。以上の工程を経て同一基板上にＣＭＯＳ回
路および画素マトリクス回路を作製することができる。
【０１２３】次に、図１２を用いて、上記の工程によっ
て作製されたアクティブマトリクス基板をもとに、アク
ティブマトリクス型液晶表示装置を作製する工程を説明
する。
【０１２４】図１１（Ｃ）の状態のアクティブマトリク
ス基板に配向膜９５１を形成する。本実施例では、配向
膜９５１には、ポリイミドを用いた。次に、対向基板を
用意する。対向基板は、ガラス基板９５２、透明導電膜
９５３、配向膜９５４とで構成される。
【０１２５】なお、本実施例では、配向膜には、液晶分
子が基板に対して平行に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って平
行配向するようにした。
【０１２６】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶材料９５５を注入
し、封止剤（図示せず）によって完全に封止する。よっ
て、図１２に示すような透過型のアクティブマトリクス
型液晶表示装置が完成する。
【０１２７】なお本実施例では、液晶パネルがＴＮ（ツ
イストネマチック）モードによって表示を行うようにし
た。そのため、１対の偏光板（図示せず）がクロスニコ
ル（１対の偏光板が、それぞれの偏光軸を直交させるよ
うな状態）で、液晶パネルを挟持するように配置され
た。
【０１２８】よって、本実施例では、液晶表示装置に電
圧が印加されていないとき白表示となる、いわゆるノー
マリホワイトモードで表示を行うことが理解される。
【０１２９】なお、本実施例の液晶パネルは、ＦＰＣを
取り付ける端面のみアクティブマトリクス基板が外部に
出ており、残りの３つの端面は揃っている。
【０１３０】上述した製造方法によって、本実施例のア
クティブマトリクス液晶表示装置は、駆動回路と他の周
辺装置と画素とが共に石英基板やガラス基板などの絶縁
基板上に一体形成され得ることが理解される。
【０１３１】上述の製造方法によって作製されたアクテ
ィブマトリクス型液晶表示装置を図１３に示す。図１３
には、チェックパターンを表示したときのアクティブマ
トリクス型液晶表示装置の外観が示されている。
【０１３２】なお、図１３に示したアクティブマトリク
ス型液晶表示装置は、白黒のチェックパターンを表示し
ているが、このアクティブマトリクス型液晶表示装置を
３枚用いることによってフルカラーの投射型液晶表示装
置が実現される。
【０１３３】ここで、本実施例の作製方法によって得ら
れた半導体層の横成長領域が有する結晶構造の特徴につ
いて述べることにする。
【０１３４】上記作製方法に従って形成した横成長領域
は、微視的に見れば複数の棒状（または偏平棒状）結晶
が互いに概略平行に特定方向への規則性をもって並んだ
結晶構造を有する。このことはＴＥＭ（透過型電子顕微
鏡法）による観察で容易に確認することができる。
【０１３５】また、本出願人は上述した作製方法によっ
て得られた半導体薄膜の結晶粒界をＨＲ−ＴＥＭ（高分
解能透過型電子顕微鏡法）で詳細に観察した（図１
４）。ただし、本明細書中において結晶粒界とは、断り
がない限り異なる棒状結晶同士が接した境界に形成され
る粒界を指すものと定義する。従って、例えば別々の横
成長領域がぶつかりあって形成される様なマクロな意味
あいでの粒界とは区別して考える。
【０１３６】ところで前述のＨＲ−ＴＥＭ（高分解能透
過型電子顕微鏡法）とは、試料に対して垂直に電子線を
照射し、透過電子や弾性散乱電子の干渉を利用して原子
・分子配列を評価する手法である。同手法を用いること
で結晶格子の配列状態を格子縞として観察することが可
能である。従って、結晶粒界を観察することで、結晶粒
界における原子同士の結合状態を推測することができ
る。
【０１３７】本出願人が得たＴＥＭ写真（図１４）では
異なる二つの結晶粒（棒状結晶粒）が結晶粒界で接した
状態が明瞭に観察された。また、この時、二つの結晶粒
は結晶軸に多少のずれが含まれているものの概略｛１１
０｝配向であることが電子線回折により確認されてい
る。
【０１３８】ところで、前述の様なＴＥＭ写真による格
子縞観察では｛１１０｝面内に｛１１１｝面に対応する
格子縞が観察された。なお、｛１１１｝面に対応する格
子縞とは、その格子縞に沿って結晶粒を切断した場合に
断面に｛１１１｝面が現れる様な格子縞を指している。
格子縞がどの様な面に対応するかは、簡易的には格子縞
間の距離により確認できる。
【０１３９】この時、本出願人は上述した作製方法によ
って得られた半導体薄膜のＴＥＭ写真を詳細に観察した
結果、非常に興味深い知見を得た。写真に見える異なる
二つの結晶粒ではどちらにも｛１１１｝面に対応する格
子縞が見えていた。そして、互いの格子縞が明らかに平
行に走っているのが観察されたのである。
【０１４０】さらに、結晶粒界の存在と関係なく、結晶
粒界を横切る様にして異なる二つの結晶粒の格子縞が繋
がっていた。即ち、結晶粒界を横切る様にして観測され
る格子縞の殆どが、異なる結晶粒の格子縞であるにも拘
らず直線的に連続していることが確認できた。これは任
意の結晶粒界で同様であった。
【０１４１】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。換言すれば、結晶粒界において結晶格子に連続性
があるとも言える。
【０１４２】なお、図１５に、本発明者らはリファレン
スとして従来の多結晶珪素膜（いわゆる高温ポリシリコ
ン膜）についても電子線回折およびＨＲ−ＴＥＭ観察に
よる解析を行った。その結果、異なる二つの結晶粒にお
いて互いの格子縞は全くバラバラに走っており、結晶粒
界で整合性よく連続する様な接合は殆どなかった。即
ち、結晶粒界では格子縞が途切れた部分が多く、結晶欠
陥が多いことが判明した。
【０１４３】本出願人は、本実施例の方法により作製さ
れた半導体薄膜の様に格子縞が整合性良く対応した場合
の原子の結合状態を整合結合と呼び、その時の結合手を
整合結合手と呼ぶ。また、逆に従来の多結晶珪素膜に多
く見られる様に格子縞が整合性良く対応しない場合の原
子の結合状態を不整合結合と呼び、その時の結合手を不
整合結合手（又は不対結合手）と呼ぶ。
【０１４４】本実施例で用いられる半導体薄膜は結晶粒
界における整合性が極めて優れているため、上述の不整
合結合手が極めて少ない。本発明者らが任意の複数の結
晶粒界について調べた結果、全体の結合手に対する不整
合結合手の存在割合は10％以下（好ましくは５％以下、
さらに好ましくは３％以下）であった。即ち、全体の結
合手の90％以上（好ましくは95％以上、さらに好ましく
は97％以上）が整合結合手によって構成されているので
ある。
【０１４５】また、前述の工程に従って作製した横成長
領域を電子線回折で観察した結果を図１６（ａ）に示
す。なお、図１６（ｂ）は比較のために観察した従来の
ポリシリコン膜（高温ポリシリコン膜と呼ばれるもの）
の電子線回折パターンである。
【０１４６】図１６（ａ）、（ｂ）に示す電子線回折パ
ターンは電子線の照射エリアの径が4.25μｍであり、十
分に広い領域の情報を拾っている。ここで示している写
真は任意の複数箇所を調べた結果の代表的な回折パター
ンである。
【０１４７】図１６（ａ）の場合、〈１１０〉入射に対
応する回折スポット（回折斑点）が比較的きれいに現れ
ており、電子線の照射エリア内では殆ど全ての結晶粒が
｛１１０｝配向していることが確認できる。一方、図１
６（ｂ）に示す従来の高温ポリシリコン膜の場合、回折
スポットには明瞭な規則性が見られず、｛１１０｝面以
外の面方位の結晶粒が不規則に混在することが判明し
た。
【０１４８】この様に、結晶粒界を有する半導体薄膜で
ありながら、｛１１０｝配向に特有の規則性を有する電
子線回折パターンを示す点が本願発明で利用する半導体
薄膜の特徴であり、電子線回折パターンを比較すれば従
来の半導体薄膜との違いは明白である。
【０１４９】以上の様に、前述に示した作製工程で作製
された半導体薄膜は従来の半導体薄膜とは全く異なる結
晶構造（正確には結晶粒界の構造）を有する半導体薄膜
であった。本出願人は本実施例で用いる半導体薄膜につ
いて解析した結果を特願平9-55633号、同9-165216号、
同9-212428号でも説明している。
【０１５０】また、上述の様な本実施例で用いる半導体
薄膜の結晶粒界は、90％以上が整合結合手によって構成
されているため、キャリアの移動を阻害する障壁（バリ
ア）としては機能は殆どない。即ち、本実施例で用いる
半導体薄膜は実質的に結晶粒界が存在しないとも言え
る。
【０１５１】従来の半導体薄膜では結晶粒界がキャリア
の移動を妨げる障壁として機能していたのだが、本実施
例で用いる半導体薄膜ではその様な結晶粒界が実質的に
存在しないので高いキャリア移動度が実現される。その
ため、本実施例で用いる半導体薄膜を用いて作製したＴ
ＦＴの電気特性は非常に優れた値を示す。この事につい
ては以下に示す。
【０１５２】〔ＴＦＴの電気特性に関する知見〕
【０１５３】本実施例で用いる半導体薄膜は実質的に単
結晶と見なせる（実質的に結晶粒界が存在しない）た
め、それを活性層とするＴＦＴは単結晶シリコンを用い
たＭＯＳＦＥＴに匹敵する電気特性を示す。本発明者ら
が試作したＴＦＴからは次に示す様なデータが得られて
いる。
【０１５４】（１）ＴＦＴのスイッチング性能（オン／
オフ動作の切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル
型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV
/decade ）と小さい。 （２）ＴＦＴの動作速度の指標となる電界効果移動度
（μFE）が、Ｎチャネル型ＴＦＴで200 〜650cm2/Vs
（代表的には250 〜300cm2/Vs ）、Ｐチャネル型ＴＦＴ
で100 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と
大きい。 （３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１５５】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。
【０１５６】なお、ＣＧＳを形成するにあたって前述し
た結晶化温度以上の温度（７００〜１１００℃）でのア
ニール工程は、結晶粒内の欠陥低減に関して重要な役割
を果たしている。そのことについて以下に説明する。
【０１５７】図１７（ａ）は、前述の結晶化工程までを
終了した時点での結晶シリコン膜を２５万倍に拡大した
ＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコ
ントラストの差に起因して現れる）に矢印で示されるよ
うなジグザグ上に見える欠陥が確認される。
【０１５８】このような欠陥としては主としてシリコン
結晶格子面の原子の積み重ね順序が食い違っている積層
欠陥であるが、転位などの場合もある。図１７（ａ）は
｛１１１｝面に平行な欠陥面を有する積層欠陥と思われ
る。そのことは、ジグザグ状に見える欠陥が約７０°の
角度をなして折れ曲がっていることからも確認できる。
【０１５９】一方、図１７（ｂ）に示すように、同倍率
で見た本発明に用いた結晶シリコン膜は、結晶粒内には
ほとんど積層欠陥や転位などに起因する欠陥が見られ
ず、非常に結晶性が高いことが確認できる。この傾向は
膜面全体について言えることであり、欠陥数をゼロにす
ることは現状では困難であるものの、実質的にはゼロと
見なせる程度にまで低減することができる。
【０１６０】即ち、本実施例で用いた結晶シリコン膜
は、結晶粒内の欠陥がほとんど無視し得る程度にまで低
減され、且つ、結晶粒界が高い連続性によってキャリア
移動の障壁になりえないため、単結晶または実質的に単
結晶と見なせる。
【０１６１】このように図１７（ａ）と（ｂ）との写真
が示した結晶シリコン膜はどちらも結晶粒界にほぼ同等
の連続性を有しているが、結晶粒内の欠陥数には大きな
差がある。図１７（ｂ）に示した結晶シリコン膜が図１
７（Ａ）に示した結晶シリコン膜よりも遥かに高い電気
特性を示す理由はこの欠陥数の差による所が大きい。
【０１６２】以上のことから、ＣＧＳを作製するにあた
って、触媒元素のゲッタリングプロセスは必要不可欠な
工程であることが判る。本発明者らは、この工程によっ
て起こる現象について次のようなモデルを考えている。
【０１６３】まず、図１７（ａ）に示す状態では結晶粒
内の欠陥（主として積層欠陥）には触媒元素（代表的に
はニッケル）が偏析している。即ち、Si-Ni-Siといった
形の結合が多数存在していると考えられる。
【０１６４】しかしながら、触媒元素のゲッタリングプ
ロセスを行うことで欠陥に存在するNiが除去されるとSi
-Ni 結合は切れる。そのため、シリコンの余った結合手
は、すぐにSi-Si 結合を形成して安定する。こうして欠
陥が消滅する。
【０１６５】勿論、高い温度での熱アニールによって結
晶シリコン膜中の欠陥が消滅することは知られている
が、ニッケルとの結合が切れて、未結合手が多く発生す
るためのシリコンの再結合がスムーズに行われると推測
できる。
【０１６６】また、本発明者らは結晶化温度以上の温度
（７００〜１１００℃）で加熱処理を行うことで結晶シ
リコン膜とその下地との間が固着し、密着性が高まるこ
とで欠陥が消滅するというモデルも考えている。
【０１６７】こうして得られた結晶シリコン膜（図１７
（ｂ））は、単に結晶化をおこなっただけの結晶シリコ
ン膜（図１７（ａ）と比較して格段に結晶粒内の欠陥数
が少ないという特徴を有している。この欠陥数の差は電
子スピン共鳴分析（ElectronSpin Resonance ：ＥＳ
Ｒ）によってスピン密度の差となって現れる。現状では
本発明に用いた結晶シリコン膜のスピン密度は少なくと
も１×１０18個／ｃｍ3以下（代表的には５×１０17個
／ｃｍ3 以下）である。
【０１６８】以上のような結晶構造および特徴を有する
本発明に用いた結晶シリコン膜を、連続粒界結晶シリコ
ン（Continuous Grain Silicon：ＣＧＳ）と呼んでい
る。
【０１６９】（実施例２）
【０１７０】上記実施例１では、本発明のデジタル駆動
方式の駆動回路をアクティブマトリクス型液晶表示装置
に用いた場合について説明した。この場合、アクティブ
マトリクス型液晶表示装置に用いられる表示方法として
は、ネマチック液晶を用いたＴＮモードや電界制御複屈
折を利用したモード、液晶と高分子との混合層、いわゆ
る高分子分散モードなども用いることができる。
【０１７１】さらに、本発明のデジタル駆動方式の駆動
回路は、上述したように画素ＴＦＴの線順次走査を行
い、その画素数は今後のＡＴＶ（Ａｄｖａｎｃｅｄ Ｔ
Ｖ）に対応している。よって、応答速度の速い、いわゆ
る無しきい値反強誘電性液晶を用いたアクティブマトリ
クス型液晶表示装置に用いると、さらに優れた特性をを
発揮できる。
【０１７２】また、最近の研究によって実現されつつあ
る、特殊な配向膜によって強誘電性液晶の配向を制御
し、ＴＮ液晶モードのように階調表示を可能とした強誘
電性液晶を用いた液晶表示装置にも本発明の駆動回路を
用いることができる。
【０１７３】液晶材料としては、例えば、1998, SID, "
Characteristics and Driving Scheme of Polymer-Stab
ilized Monostable FLCD Exhibiting Fast Response Ti
me and High Contrast Ratio with Gray-Scale Capabil
ity" by H. Furue et al.や、1997, SID DIGEST, 841,
"A Full-Color Thresholdless Antiferroelectric LCD
Exhibiting Wide Viewing Angle with Fast Response
Time" by T. Yoshidaet al.、または米国特許第5594569
号に開示された液晶材料を用いることが可能である。
【０１７４】特に、無しきい値反強誘電性液晶材料や、
強誘電性液晶材料と反強誘電性液晶材料との混合液晶材
料である無しきい値反強誘電性混合液晶の中には、その
駆動電圧が±２．５Ｖ程度のものも見出されている。こ
のような低電圧駆動の無しきい値反強誘電性混合液晶を
用いた場合には、画像信号のサンプリング回路の電源電
圧を５Ｖ〜８Ｖ程度に抑えることが可能となり、比較的
ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ
（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎ
ｍ）を用いる場合においても有効である。
【０１７５】ここで、無しきい値反強誘電性混合液晶の
印加電圧に対する光透過率の特性を示すグラフを図１９
に示す。なお、液晶表示装置の入射側の偏光板の透過軸
は、液晶表示装置のラビング方向にほぼ一致する無しき
い値反強誘電性混合液晶のスメクティック層の法線方向
とほぼ平行に設定されている。また、出射側の偏光板の
透過軸は、入射側の偏光板の偏光軸に対してほぼ直角
（クロスニコル）に設定されている。このように、無し
きい値反強誘電性混合液晶を用いると、図のような印加
電圧−透過率特性を示す階調表示を行うことが可能であ
ることがわかる。
【０１７６】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。また、液晶表
示装置の駆動方法を、線順次駆動とすることにより、画
素への階調電圧の書き込み期間（ピクセルフィードピリ
オド）を長くし、保持容量が小くてもそれを補うことも
できる。
【０１７７】なお、無しきい値反強誘電性液晶を用いる
ことによって低電圧駆動が実現されるので、液晶表示装
置の低消費電力が実現される。
【０１７８】また、代表的に実施例１あるいは２に示さ
れた本発明の駆動回路を、印加電圧に応答して光学的特
性が変調され得るその他のいかなる表示媒体を備えた表
示装置の駆動回路に用いてもよい。例えば、エレクトロ
ルミネセンス素子などを用いた表示装置の駆動回路に用
いても良い。
【０１７９】また、代表的に実施例１あるいは２に示さ
れた本発明の駆動回路を、イメージセンサなどの半導体
装置の駆動回路に用いることもできる。この場合、イメ
ージセンサの受光部と、受光部で電気信号に変換された
映像を表示する画像表示部とが一体形成されたイメージ
センサにも適応させることができる。また、イメージセ
ンサは、ラインセンサあるいはエリアセンサのどちらに
でも適応可能である。
【０１８０】（実施例３）
【０１８１】また、上記実施例１および２は、透過型の
アクティブマトリクス型液晶表示装置について説明して
きたが、本発明の駆動回路は、反射型のアクティブマト
リクス型液晶表示装置にも用いられるのは言うまでもな
い。
【０１８２】（実施例４）
【０１８３】上記実施例１の駆動回路、それを用いたア
クティブマトリクス型半導体表示装置（実施例２および
３）には様々な用途がある。本実施例では、これらの半
導体表示装置を組み込んだ半導体装置について説明す
る。
【０１８４】このような半導体装置には、ビデオカメ
ラ、スチルカメラ、プロジェクタ、ヘッドマウントディ
スプレイ、カーナビゲーション、パーソナルコンピュー
タ、携帯情報端末（モバイルコンピュータ、携帯電話な
ど）などが挙げられる。それらの一例を図７に示す。
【０１８５】図１８（Ａ）は携帯電話であり、本体１８
０１、音声出力部１８０２、音声入力部１８０３、半導
体表示装置１８０４、操作スイッチ１８０５、アンテナ
１８０６で構成される。
【０１８６】図１８（Ｂ）はビデオカメラであり、本体
１９０１、半導体表示装置１９０２、音声入力部１９０
３、操作スイッチ１９０４、バッテリー１９０５、受像
部１９０６で構成される。
【０１８７】図１８（Ｃ）はモバイルコンピュータであ
り、本体２００１、カメラ部２００２、受像部２００
３、操作スイッチ２００４、半導体表示装置２００５で
構成される。
【０１８８】図１８（Ｄ）はヘッドマウントディスプレ
イであり、本体２１０１、半導体表示装置２１０２、バ
ンド部２１０３で構成される。
【０１８９】図１８（Ｅ）はリア型プロジェクタであ
り、２２０１は本体、２２０２は光源、２２０３は半導
体表示装置、２２０４は偏光ビームスプリッタ、２２０
５および２２０６はリフレクター、２２０７はスクリー
ンである。なお、リア型プロジェクタは、視聴者の見る
位置によって、本体を固定したままスクリーンの角度を
変えることができるのが好ましい。なお、半導体表示装
置２２０３を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させ
る）使用することによって、さらに高解像度・高精細の
リア型プロジェクタを実現することができる。
【０１９０】図１８（Ｆ）はフロント型プロジェクタで
あり、本体２３０１、光源２３０２、半導体表示装置２
３０３、光学系２３０４、スクリーン２３０５で構成さ
れる。なお、半導体表示装置２３０３を３個（Ｒ、Ｇ、
Ｂの光にそれぞれ対応させる）使用することによって、
さらに高解像度・高精細のフロント型プロジェクタを実
現することができる。
【０１９１】
【発明の効果】
【０１９２】本発明によると、半導体表示装置の駆動回
路において、バッファ回路の電流容量を確保しながら、
その特性のばらつきを減少させることができる。よっ
て、表示ムラのない高精細・高解像度の半導体表示装置
が実現される。
【図面の簡単な説明】
【図１】 本発明の駆動回路を有するアクティブマトリ
クス型液晶表示装置の一実施形態の回路ブロック図であ
る。
【図２】 本発明の駆動回路に用いられるデジタルビデ
オデータ分割回路の一実施形態の回路図である。
【図３】 本発明の駆動回路に用いられるソース信号線
側シフトレジスタ回路およびバッファ回路の一実施形態
の回路図である。
【図４】 本発明の駆動回路に用いられるバッファ回路
の一実施形態の回路図である。
【図５】 本発明の駆動回路に用いられるゲイト信号線
側シフトレジスタ回路およびバッファ回路の一実施形態
の回路図である。
【図６】 本発明の駆動回路に用いられるバッファ回路
の一実施形態の回路図である。
【図７】 本発明の駆動回路に用いられるバッファ回路
の一実施形態の回路パターン図である。
【図８】 本発明の駆動回路に用いられるバッファ回路
の一実施形態の回路パターン図である。
【図９】 本発明の駆動回路を有するアクティブマトリ
クス型液晶表示装置の作製工程を示す図である。
【図１０】 本発明の駆動回路を有するアクティブマト
リクス型液晶表示装置の作製工程を示す図である。
【図１１】 本発明の駆動回路を有するアクティブマト
リクス型液晶表示装置の作製工程を示す図である。
【図１２】 本発明の駆動回路を有するアクティブマト
リクス型液晶表示装置の作製工程を示す図である。
【図１３】 本発明の駆動回路を有するアクティブマト
リクス型液晶表示装置の外観図である。
【図１４】 ＣＧＳのＴＥＭ写真図である。
【図１５】 従来の高温ポリシリコンのＴＥＭ写真図で
ある。
【図１６】 ＣＧＳおよび従来の高温ポリシリコンの電
子線回折パターン図である。
【図１７】 ＣＧＳおよび従来の高温ポリシリコンのＴ
ＥＭ写真図である。
【図１８】 本発明の駆動回路を有する半導体表示装置
を備えた半導体装置例の図である。
【図１９】 無しきい値反強誘電性混合液晶の印加電圧
−透過率特性を示すグラフである。
【符号の説明】
１０１ ソース信号線側駆動回路（Ａ） １０２ シフトレジスタ回路 １０３ バッファ回路 １０４ ラッチ回路（１） １０５ ラッチ回路（２） １０６ セレクタ回路（１） １０７ レベルシフタ回路 １０８ Ｄ／Ａ変換回路 １０９ セレクタ回路（２） １１０ デジタルビデオデータ分割回路 １１１ ソース信号線側駆動回路（Ｂ） １１２ ゲイト信号線側駆動回路（Ａ） １１３ シフトレジスタ回路 １１４ バッファ回路 １１５ ゲイト信号線側駆動回路（Ｂ） １１６ 画素マトリクス回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１４

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】ソース信号線側駆動回路と、 ゲイト信号線側駆動回路と、を有する半導体表示装置の
    駆動回路であって、 前記ゲイト信号線側駆動回路は、シフトレジスタ回路か
    らのタイミング信号をバッファする、複数のインバータ
    回路を有するバッファ回路を有し、前記インバータ回路
    は複数のインバータ回路を並列に接続して構成されてい
    る半導体表示装置の駆動回路。
  2. 【請求項２】ソース信号線側駆動回路と、 ゲイト信号線側駆動回路と、を有する半導体表示装置の
    駆動回路であって、 前記ソース信号線側駆動回路は、シフトレジスタ回路か
    らのタイミング信号をバッファする、複数のインバータ
    回路を有するバッファ回路を有し、前記インバータ回路
    は複数のインバータ回路を並列に接続して構成されてい
    る半導体表示装置の駆動回路。
  3. 【請求項３】ソース信号線側駆動回路と、 ゲイト信号線側駆動回路と、を有する半導体表示装置の
    駆動回路であって、 前記ソース信号線側駆動回路は、シフトレジスタ回路か
    らのタイミング信号をバッファする、複数のインバータ
    回路を有するバッファ回路を有し、前記インバータ回路
    は複数のインバータ回路を並列に接続して構成されてお
    り、 前記ゲイト信号線側駆動回路は、シフトレジスタ回路か
    らのタイミング信号をバッファする、複数のインバータ
    回路を有するバッファ回路を有し、前記インバータ回路
    は複数のインバータ回路を並列に接続して構成されてい
    る半導体表示装置の駆動回路。
  4. 【請求項４】請求項１乃至３のいずれか一に記載の前記
    半導体表示装置の駆動回路と、画素マトリクス回路とを
    有する半導体表示装置。
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