JP4307574B2 - アクティブマトリクス表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本明細書で開示する発明は、周辺駆動回路を一体化したアクティブマトリクス型のフラットパネルディスプレイの構成に関する。
【０００２】
【従来の技術】
従来より、非晶質珪素膜を用いたアクティブマトリクス型の液晶表示装置が知られている。また、さらに高品質な表示を行うことができる結晶性珪素膜を用いたアクティブマトリクス型の液晶表示装置が知られている。
【０００３】
非晶質珪素膜を用いた場合、Ｐチャネル型の薄膜トランジスタを実現することができない（特性が低すぎて実用にならない）という問題がある。一方、結晶性珪素膜を用いた場合、実用になるＰチャネル型の薄膜トランジスタが作製できるという特徴がある。
【０００４】
従って、結晶性珪素膜を用いた場合、薄膜トランジスタでＣＭＯＳ回路を構成することができる。このことを利用すると、アクティブマトリクス回路を駆動する周辺駆動回路をも薄膜トランジスタで構成することができる。そして、アクティブマトリクス回路と周辺駆動回路とを同一ガラス基板や石英基板上に集積化した構成を実現することができる。このような構成は、周辺駆動回路一体型と呼ばれている。
【０００５】
この周辺駆動回路一体型の構成は、表示装置全体を小型化し、またその作製コストや作製工程を削減できるという特徴がある。
【０００６】
【発明が解決しようとする課題】
高い画質を求める場合、いかに細かい階調表示を行うことができるかが重要となる。階調表示を行うには、液晶の電圧−透過率曲線の非飽和領域を用いるのが一般的である。即ち、印加される電圧（電界）の変化に従って液晶の光学応答が変化する範囲を用いて、階調表示を行う方法が採られている。一般的にこの方法は、アナログ階調方式と称されている。
【０００７】
このアナログ階調方式を利用した場合には、各画素において液晶に印加される電圧のバラツキが問題となる。特に１階調に必要とされる電圧より液晶に印加される電圧のバラツキが大きくなると、階調表示にズレが生じてしまう。階調表示のズレは、表示ムラや縞模様が見えてしまう要因となる。
【０００８】
各画素における液晶に印加される電圧のバラツキは、数百×数百の単位でマトリクス状に配置された薄膜トランジスタの特性のバラツキに起因する。また、周辺駆動回路一体型の場合は、周辺駆動回路の薄膜トランジスタの特性のバラツキによる寄与も大きい。
【０００９】
一般に薄膜トランジスタの特性のバラツキに関係するパラメータは多数ある。従って、どれか一つのパラメータを制御しても上記の画質が損なわれる問題を解決することは困難である。さらにまた、バラツキを完全に抑制することができないパラメータもあることが、この問題を一層深刻にしている。
【００１０】
このように、現状においては、優先して制御すべきパラメータが明確でないので、必要とする画質を有するアクティブマトリクス型の表示装置を高い再現性もって大量生産することが困難であるという問題がある。
【００１１】
換言すれば、どのパラメータをどのような範囲で、また他のパラメータとの関係をどのようにすればよいのかが必ずしも明確でないために、場当たり的な対処によって、生産歩留りを高めるべく努力しているのが現状である。
【００１２】
【発明が解決しようとする課題】
本明細書で開示する発明は、周辺駆動回路一体型のアクティブマトリクス型の表示装置を作製するに当たって、作製される薄膜トランジスタのどのパラメータを優先的に制御するのかについての指針を提供することを課題とする。
【００１３】
そしてそのことにより、高い画質を表示することができる周辺駆動回路一体型のアクティブマトリクス型の表示装置を高い歩留りでもって生産する技術を提供することを課題とする。
【００１４】
本発明者等の知見によれば、液晶表示装置の画質の低下に大きく関係している液晶駆動電圧のバラツキに最も寄与しているのは、各画素毎におけるフィードスルー電圧のバラツキである。
【００１５】
アクティブマトリクス型の液晶表示におけるフィードスルー電圧の影響については、（社団法人 電子情報通信学会 信学技報 EID95-99,ED95-173,SDM95-213(1996-02)) に記載されている。
【００１６】
以下にフィードスルー電圧について簡単に説明する。図１１に示すのは、アクティブマトリクス回路に配置された薄膜トランジスタを動作させる際における薄膜トランジスタ各部や画素電極の電圧波形の関係である。
【００１７】
図において、Ｖg で示されるのは、ゲイト信号線から供給される信号電圧である。Ｖs で示されるのは、ドレイン配線から供給される信号電圧である。またＶd は、薄膜トランジスタの出力電圧である。このＶd が液晶に印加される電圧の波形になる。
【００１８】
まず、ゲイト電圧Ｖg がオンレベルＶghまで立ち上がると、薄膜トランジスタがＯＮ状態となり、ソース信号線から供給される電圧信号Ｖs が薄膜トランジスタを介して液晶に印加される。図１１には、Ｖd で示される液晶に加えられる電圧の波形が示されている。
【００１９】
そしてゲイト電圧Ｖg をオフレベルＶglまで立ち下げた後は、液晶と補助容量に充電された電荷によって、引続き液晶に電界が印加され続ける。
【００２０】
そして、ゲイト電圧Ｖg の次のパルスがゲイト電極に入力することで、画素電極への画像情報の書換えが行われる。即ち、次のゲイト電圧Ｖg のパルスがゲイト電極に入力することで、薄膜トランジスタが再びＯＮとなり、新たなＶs に対応する電荷が画素電極に流れ込む。
【００２１】
一般に液晶の劣化を防ぐためにＶd には、Ｖsigc±Ｖsig で示される交流電圧が利用される。ここで、Ｖsigcはセンター電圧、Ｖsig は映像信号電圧である。なお、Ｖsig の値が階調に対応している。
【００２２】
このような薄膜トランジスタの駆動において、薄膜トランジスタのＯＮ状態からＯＦＦ状態へと切り替わる時にゲイト電圧Ｖg の立ち下がり電圧が、ゲイト／ソース間寄生容量を通してソース電圧に変動を与える。この変動する電圧がフィードスルー電圧（ΔＶs)である。
【００２３】
図１１には、画素電極に現れる電位Ｖd がフィードスルー電圧（ΔＶs)の影響を受ける様子が示されている。
【００２４】
フィードスルー電圧（ΔＶs)は、下記の〔数１〕で示される。
【００２５】
【数１】
【００２６】
ここで、Ｃt は全画素容量である。全画素容量は、画素電極が対向電極と液晶を介してなる容量と、補助容量との和によって主に定まる。
【００２７】
Ｃgdはゲート／ドレイン間寄生容量である。ΔＶg は、ゲイト電圧の変動量である。図１１の場合でいえば、ΔＶg は（ΔＶg ＝Ｖgh−Ｖgl）で示される。
【００２８】
∫Ｉｄｔで示されるのは、ゲイト信号線から供給される信号電圧の波形の歪みに起因して、ソース／ドレイン間に流れる補償電流による影響を示す項である。
【００２９】
ゲイト配線を伝播する信号波形は、図１０に示すようにゲイト信号線を伝播するに従って、完全な矩形波でなく、多少歪んだものとなる。特に信号の立ち下がりが尾を引いた波形となる。
【００３０】
これは、ゲイトドライバー回路の特性の低さ、さらには配線抵抗と配線容量の積で決まる時定数に起因する。
【００３１】
なお、図１０に示されているのは、周辺駆動回路が完全な駆動力を発揮し、完全な矩形波を送り出しても、配線抵抗と配線容量の積で決まる時定数の関係で伝播した信号波形が歪んでしまう状態である。
【００３２】
薄膜トランンジスタで周辺駆動回路を構成した場合、完全な矩形波形を送り出すことは困難であるのが現状である。これは、周辺駆動回路を構成するのに必要とされる特性を有する薄膜トランジスタを得ることが困難であるからである。
【００３３】
図１０に示すような歪んだ波形で薄膜トランジスタが駆動された場合、薄膜トランジスタが完全にＯＦＦになるのには所定の時間がかかる。そしてその期間において、フィードスルー電圧を補正する方向に電流が流れる。〔数１〕の∫Ｉｄｔで示される項は、この電流の総量を表すものである。
【００３４】
非晶質珪素膜を用いた薄膜トランジスタにおいては、移動度が１ｃｍ２ ／Ｖｓ以下と小さく、また活性層面積が大きい（当然チャネル面積も大きい）ので、Ｃgdには、チャネルに流れる電荷、及びチャネル内に蓄積される電荷によって発生する容量が大きく寄与する。
【００３５】
一方、非晶質珪素膜を用いた薄膜トランジスタにおいては、移動度が１ｃｍ２ ／Ｖｓ以下であり、∫Ｉｄｔで示される項のＩの値の寄与は小さい。
【００３６】
さらにゲイトドライバー回路にドライバーＩＣを用いるので、ゲイト信号の歪みもそれ程大きなものではない。
【００３７】
よって、非晶質珪素膜を用いた薄膜トランジスタを利用した場合には、∫Ｉｄｔで示される項の寄与は小さいものとなる。
【００３８】
従って、非晶質珪素膜を用いた薄膜トランジスタを用いた場合には、フィールスルー電圧のバラツキは、上記〔数１〕の第１項によるものが主になる。特にＣgdのバラツキによるものが主になる。
【００３９】
一方、結晶性珪素膜を用いた薄膜トランジスタにおいては、移動度は大きく、またゲイト電極の面積も小さいのでＣgdの値は非晶質珪素膜を用いた薄膜トランジスタの場合に比較して小さい。また、チャネル面積が小さいので、チャネルに流れる電荷やチャネル内に蓄積される電荷によって発生する容量の寄与もそれ程大きくはない。
【００４０】
結晶性珪素膜を用いた薄膜トランジスタは、数十ｃｍ２ ／Ｖｓ以上という大きな移動度を有している。しかし、その値のバラツキは比較的大きい。また、周辺回路一体型の場合、周辺駆動回路を薄膜トランジスタで構成するので、図１０で示すようなゲイト信号電圧の歪みも大きなものとなる。
【００４１】
このゲイト信号電圧の歪みが大きいということは、〔数１〕の第２項の積分範囲が大きくなることを意味する。そしてこのゲイト信号電圧の歪みは、周辺駆動回路を構成する薄膜トランジスタの移動度のバラツキの影響を反映する。
【００４２】
従って、結晶性珪素膜を用いた薄膜トランジスタでもって構成された周辺駆動回路一体型のアクティブマトリクス回路において、〔数１〕で示されるフィードスルー電圧のバラツキは、第１項による寄与より、第２項による寄与がより大きなものとなる。
【００４３】
即ち、周辺駆動回路を構成する薄膜トランジスタの移動度のバラツキによって、〔数１〕の第２項の積分範囲にバラツキ（これは図１０で示されるようなゲイト信号波形の歪みに関係する）が発生し、さらに加えて各画素に配置された薄膜トランジスタの移動度のバラツキによって、〔数１〕の第２項のＩの値にバラツキが生ずる。そしてこれらが複合して、フィードスルー電圧にバラツキが生じることになる。
【００４４】
本明細書で開示する発明は、結晶性珪素膜で構成された薄膜トランジスタを用いた周辺駆動回路一体型のアクティブマトリクス型の表示装置において、上記フィードスルー電圧のバラツキに起因する画質の低下を抑制する構成を提供することを課題とする。
【００４５】
【課題を解決するための手段】
前述したフィードスルー電圧のバラツキによる画質の低下を抑制するために本明細書で開示する発明は、１階調に必要とされる電圧Ｖgrの絶対値より〔数１〕の第２項の絶対値を小さくすることを特徴とする。
【００４６】
即ち、下記〔数２〕に示す不等式を満足するように各定数の範囲を決定することを特徴とする。
【００４７】
【数２】
【００４８】
上記〔数２〕によって、周辺駆動回路を一体化したアクティブマトリクス型の表示装置における各回路を構成する薄膜トランジスタの必要とされる特性の組み合わせについての指針が提供される。
【００４９】
〔数２〕は〔数１〕を用いて下記〔数３〕のように書き直される。
【００５０】
【数３】
【００５１】
ここで、Ｖgrは１階調に必要とされる電圧である。Ｃｔは補助容量をも含めた全画素容量である。Ｃgdはゲイト−ドレイン間容量である。ΔＶg はゲイト電圧のＯＮ／ＯＦＦの差である。ΔＶｓはフィードスルー電圧である。なお、本明細書においては、画素電極側の不純物領域をドレインと定義する。
【００５２】
ＶgrとΔＶg は駆動条件や求める画質によって決まる。Ｃt とＣgdはそれぞれ算出することができる。またΔＶｓはサンプルを作製し実測するか、シミュレーションを行うことで得ることができる。
【００５３】
本明細書で開示する発明は、上記のような不等式を満足するように各回路を構成する薄膜トランジスタの特性を設定することを特徴とする。このようにすることにより、各回路を構成する薄膜トランジスタの特性にバラツキが生じてもそのバラツキによる階調表示への影響を大きく抑制することができる。
【００５４】
ここで、各パラメータの値（主に移動度）は、多数個配置された薄膜トランジスタの平均値として定義される。この平均値は、抜き取り調査されたいつかの薄膜トランジスタのものについて平均化したものを利用すればよい。
【００５５】
正確には、〔数１〕におけるＣt やＣgdの各画素におけるバラツキも問題にはなる。しかし、前述したように結晶性珪素膜を用いた薄膜トランジスタにおいては、これらのパラメータのバラツキの寄与は小さい。従って、上記〔数２〕に示す範囲を満足することにより、各画素の階調表示のバラツキに起因する画質の低下を大きく抑制することができる。
【００５６】
本明細書で開示する発明の一つは、
マトリクス状に配置された画素電極のそれぞれに薄膜トランジスタが配置された構成を有し、
１階調に必要とされる電圧をＶgr、全画素容量をＣｔ、ゲイト−ドレイン間容量をＣgd、ゲイト電圧のＯＮ／ＯＦＦの差をΔＶg 、フィードスルー電圧をΔＶｓとして、各パラメータが、
【数３】
を満足することを特徴とする。
【００５７】
他の発明の構成は、
マトリクス状に配置された画素電極のそれぞれに薄膜トランジスタが配置されたアクティブマトリクス回路と、
薄膜トランジスタで構成され前記アクティブマトリクス回路を駆動する周辺駆動回路と、
を有し、
１階調に必要とされる電圧をＶgr、全画素容量をＣｔ、ゲイト−ドレイン間容量をＣgd、ゲイト電圧のＯＮ／ＯＦＦの差をΔＶg 、フィードスルー電圧をΔＶｓとして、各パラメータが、
【数３】
を満足し、
周辺駆動回路におけるゲイト信号電圧を駆動する回路の薄膜トランジスタの移動度はアクティブマトリクス回路に配置された薄膜トランジスタの移動度よりも大きいことを特徴とする。
【００５８】
【発明の実施の形態】
図１に周辺駆動回路とアクティブマトリクス回路とが１枚のガラス基板上に集積化された構成を示す。図１に示す構成は、周辺駆動回路一体型のアクティブマトリクス型液晶表示装置の一方の基板の構成を示すものである。
【００５９】
図１において、２０１がシフトレジスタ回路である。２０２がＮＡＮＤ回路である。２０３がレベルシフト回路である。２０４が駆動用のバッファー回路（駆動回路）である。図１に示す構成においては、これらの回路で周辺駆動回路が構成されている。
【００６０】
また２０５で示されるのが、アクティブマトリクス回路である。図では４画素が示されている。実際のアクティブマトリクス回路は、数百×数百個以上の単位で画素がマトリクス状に配置される。またそれに見合った規模で周辺駆動回路が配置される。
【００６１】
各画素には、２０６で示される薄膜トランジスタと、２０８で示される補助容量が配置されている。また、２０７で示されるのが液晶である。
【００６２】
図１に示す構成において、全ての回路は同一ガラス基板上に形成された薄膜トランジスタでもって構成されている。
【００６３】
例えば、２０１で示されるシフトレジスタ回路を構成する各ゲートは、図２（Ａ）に示されるようなＰチャネル及びＮチャネル型の薄膜トランジスタを組み合わせたクロックドインバータ回路で構成される。
【００６４】
また、２０４で示されるようなバッファー回路を構成する各ゲートは、図２（Ｂ）で示されるようなＰチャネル及びＮチャネル型の薄膜トランジスタを組み合わせたインバータ回路で構成される。
【００６５】
ここでバッファー回路２０４を構成する薄膜トランジスタの特性（主に移動度が関係する）が必要とするものより低いことが、図１０に示すようなゲイト信号波形の歪みの大きな要因となる。
【００６６】
また、アクティブマトリクス回路２０５に配置された薄膜トランジスタの特性のバラツキ（主に移動度のバラツキ）が、〔数１〕及び〔数２〕のＩで示される値のバラツキに関係する。
【００６７】
ここでバッファー回路２０４を構成する薄膜トランジスタの移動度を高くすることで、図１０に示すようなゲイト信号波形の歪みを小さくすることができる。そして当然、ゲイト信号波形の歪みのバラツキも相対的に小さくすることができる。
【００６８】
しかし、同一基板上に集積化された薄膜トランジスタの移動度をある程度の均一性を維持した状態で大きくすることは技術的に困難がある。そこで、どの程度の均一性でもって、またどの程度の大きさの移動度とすればよいかの指針が必要になる。例えば、他のパラメータとの関係でどの程度の大きさの移動度とすればよいかの指針が必要とされる。
【００６９】
また、同様な理由により、２０５で示されるアクティブマトリクス回路に配置される薄膜トランジスタの移動度のバラツキをどの程度にすればよいか（換言すればどの程度の手間とコストを投入すればよいのか）の指針が必要とされる。
【００７０】
下記〔数２〕によって上記の指針が与えられる。
【００７１】
【数２】
【００７２】
即ち、コストや手間の許す範囲において、上記〔数２〕を満足するように薄膜トランジスタの作製工程や作製条件、さらにその寸法や形式を決定する。そして、所定の画質を有したアクティブマトリクス型の液晶表示装置を実現する。
【００７３】
例えば〔数２〕を満たすための一つの方法として、バッファー回路２０４を構成する薄膜トランジスタの移動度を選択的に大きくし、図１０で示されるような波形の歪みを小さくすることが考えられる。この場合は、〔数２〕を満足するために〔数２〕のｄｔの積分範囲を小さくすることを意味する。
【００７４】
そしてこれに関係させて、アクティブマトリクス回路２０５に配置される薄膜トランジスタの活性層の大きさを小さくする。またはその移動度を小さくする。これは、〔数２〕を満足するために〔数２〕のＩの値を小さくすることを意味する。
【００７５】
こうすることで〔数２〕の右辺を小さくし、〔数２〕を満足するようにする。当然、必要とする階調や利用する液晶材料によって、〔数２〕の左辺の値は異なる。従ってそれに合わせて、バッファー回路２０４を構成する薄膜トランジスタの移動度と、アクティブマトリクス回路を構成する薄膜トランジスタの移動度との組み合わせを設定する必要がある。
【００７６】
このようにすることで、周辺駆動回路やアクティブマトリクス回路に配置される薄膜トランジスタの移動度のバラツキによる階調表示への影響を小さくすることができる。
【００７７】
また、〔数２〕を見れば明らかなように、補助容量２０８の値を大きくし、Ｃt の値を大きくすることも右辺を小さくするためには有効である。この場合、バッファー回路２０４を構成する薄膜トランジスタの移動度と、アクティブマトリクス回路を構成する薄膜トランジスタの移動度と、補助容量２０８の値と、の組み合わせを〔数２〕を満足させるようにすればよい。
【００７８】
また例えば、アクティブマトリクス領域が大面積化した場合は、ゲイト信号線の持つ抵抗と容量とによって、図１０に示すようなゲイト信号波形の歪みが生じてしまう。（これは、ゲイト信号線を構成する材料にも大きく関係する）
【００７９】
この場合、バッファー回路を構成する薄膜トランジスタの移動度をある程度以上大きくすることはあまり効果がなくなる。また、ゲイト信号線に高抵抗を有する材料を用いた場合も同様な状態となる。
【００８０】
このような場合は、Ｉの値を小さくするためにアクティブマトリクス領域に配置される薄膜トランジスタの活性層の寸法を小さくする。具体的には、チャネル幅を狭くする。
【００８１】
これは、チャネルの断面を小さくすることにより、上記Ｉの値を小さくすること意味する。また、チャネル幅を狭くすることに加えて、チャネル長を短くすることも効果がある。これは、チャネル面積を小さくすることにより、〔数１〕のＣgdのバラツキによる影響を抑制できるからである。なお、Ｃgdのバラツキによる影響は、あまり大きくないと見積もられるが、Ｃgdが低いことは基本的に好ましい。
【００８２】
また、〔数１〕のＩの値を小さくするために、アクティブマトリクス領域に配置される薄膜トランジスタの移動度を小さくするとも有効である。
【００８３】
また、〔数２〕を満足するためにＣt を大きくすることも有効である。この場合、補助容量の値を大きくすることでＣt の値を大きくすることができる。
【００８４】
なお、アクティブマトリクス領域に配置される薄膜トランジスタの移動度をあまり小さくした場合、液晶を駆動するのに必要な特性が得られなくなるので注意する必要がある。（一般には１０ｃｍ２ ／Ｖｓ以上の移動度が必要である）
【００８５】
【実施例】
〔実施例１〕
図３以下に図１のシフトレジスタ回路２０１やバッファ回路２０５を構成する基本回路であるＣＭＯＳ構成の薄膜トランジスタ回路と、アクティブマトリクス回路の各画素に配置される薄膜トランジスタとを同一ガラス基板上に形成する基本的な工程を示す。
【００８６】
図において、左側にＣＭＯＳ回路の作製工程を示す。また右側にアクティブマトリクス回路に配置されるＮチャネル型の薄膜トランジスタの作製工程を示す。
【００８７】
なお以下に示す作製工程における数値や条件は、代表的な一例を示すものであり、必要に応じて変更あるいは最適化が可能なものである。即ち、記載された値のみに限定されるものではない。
【００８８】
まず、図３（Ａ）に示すようにガラス基板（または石英基板）５０１上に下地膜５０２として酸化珪素膜を３０００Åの厚さに成膜する。成膜方法は、スパッタ法を用いる。
【００８９】
次に下地膜５０２上に真性または実質的に真性な導電型を有する非晶質珪素膜５０３を１０００Åの厚さにプラズマＣＶＤ法で成膜する。成膜方法は、減圧熱ＣＶＤ法で用いるのでもよい。こうして図３（Ａ）に示す状態を得る。
【００９０】
次に加熱処理を施すことにより、非晶質珪素膜５０３を結晶化させる。結晶化の方法は、レーザー光の照射やランプアニール、さらにそれらの方法と加熱処理を併用した方法を利用する。
【００９１】
なお他の実施例で詳述するが、レーザー光の照射を選択的に行うことにより、各回路に必要とされる薄膜トランジスタの移動度を選択的に制御することができる。
【００９２】
本明細書でいう結晶性珪素膜というのは、非晶質珪素膜に加熱処理やレーザー光の照射を行うことにより得られるより高い秩序性の結晶構造を有する珪素膜のことをいう。または、非晶質珪素膜に比較して、より秩序性の高い結晶構造を有する珪素膜のことをいう。一般的に多結晶珪素膜や微結晶珪素膜と称される珪素膜も本明細書でいう結晶性珪素膜の範疇に含まれる。
【００９３】
非晶質珪素膜５０３を結晶化させたら、パターニングを施すことにより、５０４、５０５、５０６で示される島状の領域を形成する。（図３（Ｂ））
【００９４】
図３（Ｂ）において、５０４は後にＣＭＯＳ回路を構成するＰチャネル型の薄膜トランジスタの活性層となる。５０５は後にＣＭＯＳ回路を構成するＮチャネル型の薄膜トランジスタの活性層となる。５０６は後に画素マトリクス回路に配置されるＮチャネル型の薄膜トランジスタの活性層となる。こうして図３（Ｂ）に示す状態を得る。
【００９５】
なお、図では作図上の関係で各活性層を同じ大きさで示してあるが、チャネル幅やチャネル長を変化させることにより、薄膜トランジスタの移動度を実質的に制御することができる。一般には、必要とする特性に合わせて、薄膜トランジスタの寸法や形状が決定される。
【００９６】
即ち、図の右側に示されるアクティブマトリクス回路に配置される薄膜トランジスタ（図６参照）の活性層５０６は、〔数２〕のＩの値を小さくするために、その幅（チャネル幅）を極力狭くする。また〔数３〕のＣgdを小さくするためにチャネル長を極力狭くする。
【００９７】
また、特にバッファー回路（図１の２０４で示される）を構成するＣＭＯＳ回路を構成する薄膜トランジスタの活性層５０４と５０５は、チャネル幅が極力大きくなるように設定する。このようにすることで、バッファー回路を構成する薄膜トランジスタのＯＮ電流特性を向上させ、ゲイト信号電圧の波形の歪みを抑制することができる。
【００９８】
次にゲイト電極を構成するためのアルミニウム膜５０７を５０００Åの厚さにスパッタ法によって成膜する。このアルミニウム膜５０７中には、スカンジウム（またはイットリウム）を0.1 〜0.2 重量％含有させる。これは、後の工程において、ヒロックやウィスカーの発生を抑制するためである。（図３（Ｃ））
【００９９】
ヒロックやウィスカーというのは、加熱に従うアルミニウムの異常成長による針状あるいは刺状の突起物のことである。
【０１００】
アルミニウム膜５０７を成膜したら、緻密な膜質を有する陽極酸化膜５０８を形成する。この緻密な膜質を有する陽極酸化膜５０８の形成は、電解溶液として３％の酒石酸を含んだエチレングルコール溶液中で行う。
【０１０１】
即ち、この電解溶液中において、アルミニウム膜５０７を陽極、白金を陰極として陽極酸化電流を流すことによって陽極酸化膜５０８は形成される。陽極酸化膜５０８の膜厚を１００Å程度とする。陽極酸化膜５０８の膜厚は、印加電圧を制御することによって行われる。
【０１０２】
この陽極酸化膜は、後の工程において配置されるレジストマスクの密着性を向上させるために機能する。
【０１０３】
こうして図３（Ｃ）に示す状態を得る。次に図４（Ａ）に示すようにレジストマスク５１５、５１６、５１７を配置する。そして、アルミニウム膜５０７（図３（Ｃ）参照）のパターニングを行う。この際、陽極酸化膜５０８（図３（Ｃ）参照）の膜厚が厚いとアルミニウム膜５０７のパターニングが困難になるので注意が必要である。
【０１０４】
図４（Ａ）において、５０９、５１１、５１３がそれぞれゲイト電極の原型となる（基となる）アルミニウムパターンである。また、５１０、５１２、５１４がアルミニウムパターン上に残存する緻密な膜質を有する陽極酸化膜である。
【０１０５】
図４（Ａ）に示す状態を得たら、再び陽極酸化を行う。ここでは、５１８、５１９、５２０で示される多孔質状を有する陽極酸化膜を形成する。（図４（Ｂ））
【０１０６】
この工程は、電解溶液として３％のシュウ酸を含んだ水溶液を用いる。そしてこの電解溶液中において、５０９、５１１、５１３で示されるアルミニウムパターンを陽極、また白金を陰極として陽極酸化を行う。
【０１０７】
この工程においては、レジストマスク５１５、５１６、５１７、さらに緻密な陽極酸化膜５１０、５１２、５１４が存在するために、アルミニウムパターン５０９、５１１、５１３の側面において陽極酸化が進行する。
【０１０８】
こうして、図４（Ｂ）の５１８、５１９、５２０で示される部分に多孔質状の陽極酸化膜が形成される。この多孔質状の陽極酸化膜の膜厚は、陽極酸化時間によって制御することができる。
【０１０９】
ここでは、この多孔質状の陽極酸化膜５１８、５１９、５２０を５０００Åの厚さに形成する。この多孔質状の陽極酸化膜は、後に低濃度不純物領域（ＬＤＤ領域）を形成する際に利用される。
【０１１０】
図４（Ｂ）に示す状態を得たら、レジストマスク５１５、５１６、５１７を専用の剥離液で除去する。そして再度、緻密な膜質を有する陽極酸化膜を形成する条件で陽極酸化を行う。
【０１１１】
この結果、５１、５２、５３で示される緻密な膜質を有する陽極酸化膜が形成される。ここでは、先に形成された陽極酸化膜５１０、５１２、５１４と一体化した状態で５１、５２、５３で示される陽極酸化膜が形成される。（図４（Ｃ））
【０１１２】
この工程においては、多孔質状の陽極酸化膜５１８、５１９、５２０の内部に電解溶液が侵入するので、図４（Ｃ）の５１、５２、５３で示されるような状態で緻密な膜質を有する陽極酸化膜が形成される。
【０１１３】
なお、緻密な膜質を有する陽極酸化膜５１、５２、５３の膜厚は、１０００Åとする。この陽極酸化膜は、ゲイト電極（およびそこから延在したゲイト配線）の表面を電気的および機械的に保護する機能を有している。具体的には、電気的絶縁性の向上、及びヒロックやウィスカーの発生を抑制する機能を有している。
【０１１４】
図４（Ｃ）に示す工程において、Ｐチャネル型の薄膜トランジスタのゲイト電極５２１、さらにＮチャネル型の薄膜トランジスタのゲイト電極５２２、５２３が確定する。
【０１１５】
図４（Ｃ）に示す状態を得たら、Ｐ（リン）イオンの注入を行う。この工程では、ソース及びドレイン領域を形成するためのドーズ量でもってＰイオンの注入を行う。Ｐイオンの注入は公知のプラズマドーピング法でもって行う。（図５（Ａ））
【０１１６】
この工程において、５２４、５２６、５２７、５２９、５３０、５３２の各領域に比較的高濃度にＰイオンが注入される。この工程におけるドーズ量は、１×１０１５／ｃｍ２ とする。またイオンの加速電圧は８０ｋＶとする。
【０１１７】
図５（Ａ）に示すＰイオンの注入工程において、５２５、５２８、５３１の各領域には、Ｐイオンは注入されない。従って、そのまま真性または実質的に真性な状態が維持される。
【０１１８】
図５（Ａ）に示すＰイオンの注入が終了したら、燐酸と酢酸と硝酸とを混合した混酸を用いて多孔質状の陽極酸化膜５１８、５１９、５２０を選択的に除去する。
【０１１９】
そして図５（Ｂ）に示すように再度Ｐイオンの注入を行う。この工程では、図７（Ａ）の工程におけるドーズ量よりも低いドーズ量でもってＰイオンの注入を行う。ここでは、ドーズ量を０．５ 〜１×１０１４／ｃｍ２ とする。またイオンの加速電圧を７０ｋＶとする。
【０１２０】
この工程の結果、５３３、５３５、５３６、５３８、５３９、５４１で示される各領域がＮ− 型（弱いＮ型）領域となる。これらの領域は、５２４、５２６、５２７、５２９、５３０、５３２の各領域よりも低い濃度でＰイオンが添加された低濃度不純物領域となる。（図５（Ｂ））
【０１２１】
そして、ゲイト電極直下の５３４、５３７、５４０の各領域がチャネル形成領域として画定する。
【０１２２】
なお、厳密にいうならば、図４（Ｃ）の工程で形成した緻密な膜質を有する陽極酸化膜５１、５２、５３の膜厚でもって、チャネル形成領域の両側にオフセットゲイト領域が形成される。しかし、本実施例においては、陽極酸化膜５１、５２、５３の膜厚が１０００Å程度であるので、図中においては、オフセットゲイト領域の記載は省略してある。
【０１２３】
図５（Ｂ）に示す不純物イオンの注入が終了したら、図６（Ａ）に示すようにレジストマスク５４２を配置し、今度はＢ（ボロン）イオンの注入を行う。
【０１２４】
このＢイオンの注入によって、５４３、５４４、５４５、５４６の各領域は、Ｎ型からＰ型へと導電型が反転する。ここでは、Ｂイオンのドーズ量を２×１０１５／ｃｍ２ とする。またその加速電圧を６０ｋＶとする。
【０１２５】
図６（Ａ）に示すＢイオンの注入終了後、レジストマスク５４２を除去する。そして、全体にＫｒＦエキシマレーザーを照射して、不純物イオンが注入された領域のアニールと注入された不純物イオンの活性化とを行う。
【０１２６】
こうして、ＣＭＯＳ回路を構成するＰ及びＮチャネル型の薄膜トランジスタとアクティブマトリクス領域に配置されるＮチャネル型の薄膜トランジスタとを同時に形成する。
【０１２７】
そして図７（Ａ）に示すように層間絶縁膜５５１を成膜する。層間絶縁膜５５１は、酸化珪素膜で構成する。酸化珪素膜以外には、窒化珪素膜と酸化珪素膜の積層膜、さらには酸化珪素膜や窒化珪素膜と樹脂膜との積層膜を利用することができる。
【０１２８】
層間絶縁膜５５１を成膜したら、コンタクトホールの形成を行う。そして、Ｐチャネル型の薄膜トランジスタのソース電極５５２とドレイン電極５５３、さらにＮチャネル型の薄膜トランジスタのドレイン電極５５３とソース電極５５４を形成する。
【０１２９】
こうして、Ｐチャネル型の薄膜トランジスタとＮチャネル型の薄膜トランジスタを相補型に構成したＣＭＯＳ回路が完成する。
【０１３０】
さらに同時にソース電極５５５（一般にマトリクス状に配置された画像信号線（ソース信号線）から延在して設けられる）とドレイン電極５５６を形成し、アクティブマトリクス回路に配置されるＮチャネル型の薄膜トランジスタを完成させる。
【０１３１】
図７（Ａ）に状態を得たら、第２の層間絶縁膜５５７を成膜する。そしてコンタクトホールの形成を行い、ＩＴＯでなる画素電極５５８を形成する。
【０１３２】
そして、３５０℃の水素雰囲気中において１時間の加熱処理を行い、活性層中の欠陥の補償を行う。このようにして、アクティブマトリクス回路（画素マトリクス回路）と周辺駆動回路とを同時に形成することができる。
【０１３３】
図７（Ｂ）に示す状態を得たら、図示しないラビング膜を形成し、公知のラビング処理を施す。そして、図７（Ｂ）に示す基板を別に用意した対向基板と貼り合わせ、その隙間に液晶を注入する。こうして周辺駆動回路一体型のアクティブマトリクス型の液晶表示装置を完成させる。
【０１３４】
〔実施例２〕
本実施例は、実施例１に示した作製工程を基本として、個別の用途に合わせたアクティブマトリクス型の液晶表示装置の作製工程を示す。
【０１３５】
本実施例で想定するのは、５インチ対角程度以下の大きさを有する小型の液晶表示装置である。当然この液晶表示装置は、周辺駆動回路を一体化した構成を有しているものとする。また、ゲイト配線には、低抵抗を有するアルミニウムを用いるものとする。
【０１３６】
本実施例に示す構成の場合も基本的な構成は、図１に示すものと同様なものとなる。また薄膜トランジスタの作製工程も図３以下に示すものと同じである。
【０１３７】
本実施例に示すような構成とした場合、ゲイト配線の抵抗と容量の影響による図１０に示すような波形の歪みはそれ程大きな問題とならない。
【０１３８】
従って、〔数２〕に示される不等式を満足させるためには、バッファー回路（図１の２０４で示される）を構成する薄膜トランジスタの移動度を極力大きくすることが有効となる。
【０１３９】
本実施例においては、バッファー回路を構成する薄膜トランジスタの移動度を大きくするために、図３（Ａ）に示す工程において、周辺駆動回路の特にバッファー回路が配置される領域のみにレーザー光の照射によるアニールを行う。
【０１４０】
こうすることで、バッファー回路の薄膜トランジスタを構成する結晶性珪素膜の結晶性を選択的に高くする。
【０１４１】
レーザー光としては、ＫｒＦエキシマーレーザー（波長２４８ｎｍ）やＸｅＣｌエキシマレーザー（波長３０８ｎｍ）を利用することが有効である。
【０１４２】
また、レーザー光として線状にビーム形成されたものを用い、さらにバッファー回路を構成する薄膜トランジスタも線状に配置されるパターンとする。そして、１パルスの照射で、線状に配置される薄膜トランジスタ群の領域を一括してアニールできるようにする。特に、本実施例の場合は、基板の大きさが小さいので、線状レーザーのビームを絞り、その均一性を高くする。
【０１４３】
このようにすることで、バッファー回路を構成する薄膜トランジスタの移動度を大きくし、またその特性のバラツキを小さいものとすることができる。
【０１４４】
こうして、〔数２〕のｄｔの積分範囲を狭くし、またｄｔ自体のバラツキを小さくする。
【０１４５】
一方、アクティブマトリクス領域に配置される薄膜トランジシタは、加熱処理によって形成された結晶性珪素膜を用い、移動度は小さくとも、そのバラツキが小さいものとする。またそのチャネル面積を極力小さくし、〔数２〕のＣgdのバラツキの影響を小さくし、またＩの値を小さくする。
【０１４６】
具体的には、膜質の均一性に留意した成膜条件で成膜された非晶質珪素膜を用い、さらに加熱の均一性に留意した加熱処理を行うことにより、アクティブマトリクス領域内での結晶性のバラツキを極力抑えるべき努める。
【０１４７】
こうすることで、上記〔数２〕を満足した構成とすることができる。また当然この構成は〔数３〕を満足したものとなる。
【０１４８】
〔実施例３〕
本実施例は、実施例２に示すようなアクティブマトリクス型の液晶表示装置を作製する別の方法を示す。
【０１４９】
実施例２に示すような方法で周辺駆動回路一体型のアクティブマトリクス構成を実現する場合、安定した発振を行うことができるレーザー照射装置が必要とされる。
【０１５０】
現状においては、エキシマレーザー装置は実験器レベルで高価である。また安定性の点等で問題がある。またメンテナンスの点でも不安がある。また最適な照射条件の条件出しに手間がかかるという問題がある。
【０１５１】
そこで本実施例に示す構成においては、Ｃt の値を大きくすることにより、〔数２〕に示す不等式を満たすことを特徴とする。
【０１５２】
この場合、補助容量の値を大きくするために補助容量の配置方法を工夫する必要がある。そこで本実施例では、アクティブマトリクス領域を図８及び図９に示すような構成とする。図８は図９のＡ−Ａ’で切った断面を示すものである。
【０１５３】
図８及び図９に示されている構成は、アクティブマトリクス回路が配置された側の基板の一部分を示すのものである。図８及び図９には、１画素に相当する部分が示されている。
【０１５４】
図８及び図９において、薄膜トランジスタは１０３で示される部分に形成されている。１０１はガラス基板である。１０２は下地膜を構成する酸化珪素膜である。１０４、１０５、１０６、１０７、１０８で構成されるのが、薄膜トランジスタの活性層である。この活性層は、非晶質珪素膜に対して加熱を施すことによって結晶化させた結晶性珪素膜で構成されている。
【０１５５】
この活性層の中で、１０４がソース領域であり、１０７と１０８がオフセットゲイト領域であり、１０５がチャネル形成領域であり、１０６がドレイン領域である。
【０１５６】
１０９は、ゲイト絶縁膜として機能する酸化珪素膜である。１１０はアルミニウムを主成分とするゲイト電極である。ゲイト電極は、マトリクス状に配置されたゲイト配線から延在して設けられている。
【０１５７】
１１１は、アルミニウムを陽極とした陽極酸化を行うことにより形成される陽極酸化膜である。この陽極酸化膜の厚さの分でオフセットゲイト領域１０７と１０８が形成される。
【０１５８】
なお、有効に機能するオフセットゲイト領域を形成するには、陽極酸化膜１１１の膜厚を２０００Å程度以上の厚さにすることが必要となる。
【０１５９】
１１２は、酸化珪素膜でなる第１の層間絶縁膜である。１１３はソース領域１０４からの引き出し電極である。また、１１５は、チタンでなるドレイン領域１０６からの引き出し電極であり、画素電極となるＩＴＯ電極１１８に接続されている。また、１１４は第２の層間絶縁膜であり、１１７は第３の層間絶縁膜である。
【０１６０】
また、１１６がブラックマトリクスを兼ねるチタン電極である。チタン以外には、クロム等が利用される。このチタン電極１１６は、ブラックマトリクス（ＢＭ）として機能するように画素電極１１８の周辺部に重なるように配置されている。またこのチタン電極１１６は、引出し電極１１５と同時に形成される。
【０１６１】
このチタン電極１１６と画素電極１１８とが重なった領域が補助容量となる。即ち、１１９、１２０で示される部分において、第３の層間絶縁膜１１７を介して、画素電極１１８とチタン電極１１６とが容量を形成することになる。この容量は、絶縁膜１１７を薄いものとすることができるので、大きな容量とすることができる。
【０１６２】
ここでは、絶縁膜１１７を窒化珪素膜で構成し、さらにその膜厚を３００Åとする。窒化珪素膜は、比誘電率が約６程度と大きい。従って、〔数２〕のＣt で示される容量を大きなものとすることができる。なお、一般に絶縁膜として多用されている酸化珪素膜の比誘電率は４前後である。
【０１６３】
また、窒化珪素膜は緻密な膜質とすることができる。従って、その厚さを薄くしてもピンホールの存在による電極間ショートの問題を避けることができる。
【０１６４】
また、チタン電極１１６は、薄膜トランジスタ１０３の大部分を覆うように配置されている。これは、薄膜トランジスタに光が照射されることによって、その動作に影響が出ることを防ぐためである。
【０１６５】
ＢＭを兼ねる電極１１６と画素電極１１８との重なり具合は、〔数２〕に示す不等式から導出されるＣｔの値を満足するように決定する。この場合、まず薄膜トランジスタの特性を決定し、その後にＣｔを値を〔数２〕に従って算出すればよい。
【０１６６】
〔実施例４〕
本実施例は、〔数２〕で示される不等式を満足するために、アクティブマトリクス回路と周辺駆動回路とを異なる結晶性を有した薄膜トランジスタで作製する技術に関する。
【０１６７】
〔数２〕からは、アクティブマトリクス回路に配置される薄膜トランジスタの移動度を小さくし、他方で周辺駆動回路の特にバッファー回路の移動度を大きくすることが、液晶に印加される電圧のバラツキの低減に有効であることが示される。
【０１６８】
上記の構成を実現するには、アクティブマトリクス回路領域には比較的弱い結晶性を有する珪素膜を形成し、周辺駆動回路領域には比較的強い結晶性を有する珪素膜を形成すればよい。
【０１６９】
そこで本実施例は、周辺駆動回路領域（またはバッファー回路領域）に形成される結晶性珪素膜を珪素の結晶化を助長する金属元素を用いて形成し、アクティブマトリクス回路領域に形成される結晶性珪素膜を上記金属元素を用いないで形成する。
【０１７０】
具体的には、図３（Ａ）に示す状態において、周辺駆動回路を構成する薄膜トランジスタが形成される領域以外を酸化珪素膜等でマスクし、その状態で珪素の結晶化を助長する金属元素を含んだ溶液を塗布する。
【０１７１】
そして加熱処理を施すことにより、非晶質珪素膜５０３を結晶化させる。例えばこの加熱処理の温度は、６４０℃、２４時間とする。すると、金属元素を導入した領域は比較的高い結晶性を有したものとなり、また金属元素を導入しなかった領域は、比較的弱い結晶性を有したものとなる。
【０１７２】
即ち、アクティブマトリクス領域は比較的低い結晶性を有した結晶性珪素膜でもって薄膜トランジスタを構成でき、周辺駆動回路領域は比較的高い結晶性を有した結晶性珪素膜でもって薄膜トランジスタを構成できる。
【０１７３】
このようにすると、周辺駆動回路を構成する薄膜トランジスタを高い移動度とし、アクティブマトリクス領域を構成する薄膜トタンジスタを低い移動度とすることができる。
【０１７４】
珪素の結晶化を助長する金属元素としては、Ｎｉを利用することができる。またＮｉを含んだ溶液として酢酸ニッケル塩領域を用いることができる。ニッケルの導入量は、溶液中にニッケル濃度を調整することで制御することができる。
【０１７５】
この溶液を用いる方法は、当該金属元素の導入量の制御や、その導入量の均一性を確保する上で有効である。
【０１７６】
【発明の効果】
本明細書に開示する発明を利用することにより、重点的に技術を投入する部分の優先順位を決めることがでる。技術を投入する部分が明確になるため、画質の優れたアクティブマトリクス型の表示装置を低いコストでかつ高い再現性でもって得ることができる。
【０１７７】
本明細書中では、アクティブマトリクス型の液晶表示装置を中心として記載がなされている。しかし、本明細書で開示する発明は、薄膜トランジスタを利用した他のアクティブマトリクス型を有するフラットパネルディスプレイに利用することができる。例えば、ＥＬ型の発光素子を利用した周辺駆動回路一体化型のアクティブマトリクス表示装置に利用することができる。
【０１７８】
また薄膜トランジスタの構造もゲイト電極が基板側にあるボトムゲイト型の構造を利用することもできる。
【図面の簡単な説明】
【図１】 アクティブマトリクス回路と周辺駆動回路とが一体化された構成を示す図。
【図２】 各回路の構成を示す図。
【図３】 アクティブマトリクス回路と周辺駆動回路とを同時に作製する工程を示す図。
【図４】 アクティブマトリクス回路と周辺駆動回路とを同時に作製する工程を示す図。
【図５】 アクティブマトリクス回路と周辺駆動回路とを同時に作製する工程を示す図。
【図６】 アクティブマトリクス回路と周辺駆動回路とを同時に作製する工程を示す図。
【図７】 アクティブマトリクス回路と周辺駆動回路とを同時に作製する工程を示す図。
【図８】 アクティブマトリクス回路の一つの画素部分を示す断面図。
【図９】 アクティブマトリクス回路の一つの画素部分を示す上面図。
【図１０】アクティブマトリクス回路中における駆動波形を示す図。
【図１１】アクティブマトリクス回路の薄膜トランジスタを駆動する波形を示す図。
【符号の説明】
２０１ シフトレジスタ回路
２０２ ＮＡＮＤ回路
２０３ レベルシフト回路
２０４ バッファ回路
２０５ アクティブマトリクス回路
２０６ 薄膜トランジスタ
２０７ 液晶
２０８ 補助容量
５０１ ガラス基板
５０２ 下地膜（酸化珪素膜）
５０３ 非晶質珪素膜
５０４、５０５、５０６ 活性層
５０７ アルミニウム膜
５０８ 緻密な膜質を有する陽極酸化膜
５０９ アルミニウム膜でなるパターン
５１０ 残存した陽極酸化膜
５１１ アルミニウム膜でなるパターン
５１２ 残存した陽極酸化膜
５１３ アルミニウム膜でなるパターン
５１４ 残存した陽極酸化膜
５１５、５１６、５１７ レジストマスク
５１８、５１９、５２０ 多孔質状の陽極酸化膜
５２１、５２２、５２３ ゲイト電極
５１、５２、５３ 緻密な膜質を有する陽極酸化膜
５２４ 高濃度にＰイオンが注入された領域
５２５ Ｐイオンが注入されない領域
５２６ 高濃度にＰイオンが注入された領域
５２７ 高濃度にＰイオンが注入された領域
５２８ Ｐイオンが注入されない領域
５２９ 高濃度にＰイオンが注入された領域
５３０ 高濃度にＰイオンが注入された領域
５３１ Ｐイオンが注入されない領域
５３２ 高濃度にＰイオンが注入された領域
５３３ 低濃度にＰイオンが注入された領域
５３４ チャネル形成領域
５３５ 低濃度にＰイオンが注入された領域
５３６ 低濃度にＰイオンが注入された領域
５３７ チャネル形成領域
５３８ 低濃度にＰイオンが注入された領域
５３９ 低濃度にＰイオンが注入された領域
５４０ チャネル形成領域
５４１ 低濃度にＰイオンが注入された領域
５４２ レジストマスク
５４３、５４４、５４５ Ｂイオンの注入によってＰ型に反転した領域
５４６ Ｂイオンの注入によってＰ型に反転した領域
５５１ 層間絶縁膜
５５２ ソース電極
５５３ ドレイン電極
５５４ ソース電極
５５５ ソース電極
５５６ ドレイン電極
５５７ 層間絶縁膜
５５８ 画素電極（ＩＴＯ電極）
１０１ ガラス基板
１０２ 下地膜（酸化珪素膜）
１０３ 薄膜トランジスタ
１０４ ソース領域
１０５ チャネル形成領域
１０６ ドレイン領域
１０７、１０８ オフセットゲイト領域
１０９ ゲイト絶縁膜（酸化珪素膜）
１１０ ゲイト電極（ゲイト配線）
１１１ 陽極酸化膜
１１２ 第１の層間絶縁膜
１１３ ソース電極（ソース配線）
１１４ 第２の層間絶縁膜
１１５ 引出し電極（ドレイン電極）
１１６ ＢＭ（ブラックマトリクス）
１１７ 第３の層間絶縁膜
１１８ 画素電極（ＩＴＯ電極）
１１９、１２０ 補助容量形成部分
【発明の属する技術分野】
本明細書で開示する発明は、周辺駆動回路を一体化したアクティブマトリクス型のフラットパネルディスプレイの構成に関する。
【０００２】
【従来の技術】
従来より、非晶質珪素膜を用いたアクティブマトリクス型の液晶表示装置が知られている。また、さらに高品質な表示を行うことができる結晶性珪素膜を用いたアクティブマトリクス型の液晶表示装置が知られている。
【０００３】
非晶質珪素膜を用いた場合、Ｐチャネル型の薄膜トランジスタを実現することができない（特性が低すぎて実用にならない）という問題がある。一方、結晶性珪素膜を用いた場合、実用になるＰチャネル型の薄膜トランジスタが作製できるという特徴がある。
【０００４】
従って、結晶性珪素膜を用いた場合、薄膜トランジスタでＣＭＯＳ回路を構成することができる。このことを利用すると、アクティブマトリクス回路を駆動する周辺駆動回路をも薄膜トランジスタで構成することができる。そして、アクティブマトリクス回路と周辺駆動回路とを同一ガラス基板や石英基板上に集積化した構成を実現することができる。このような構成は、周辺駆動回路一体型と呼ばれている。
【０００５】
この周辺駆動回路一体型の構成は、表示装置全体を小型化し、またその作製コストや作製工程を削減できるという特徴がある。
【０００６】
【発明が解決しようとする課題】
高い画質を求める場合、いかに細かい階調表示を行うことができるかが重要となる。階調表示を行うには、液晶の電圧−透過率曲線の非飽和領域を用いるのが一般的である。即ち、印加される電圧（電界）の変化に従って液晶の光学応答が変化する範囲を用いて、階調表示を行う方法が採られている。一般的にこの方法は、アナログ階調方式と称されている。
【０００７】
このアナログ階調方式を利用した場合には、各画素において液晶に印加される電圧のバラツキが問題となる。特に１階調に必要とされる電圧より液晶に印加される電圧のバラツキが大きくなると、階調表示にズレが生じてしまう。階調表示のズレは、表示ムラや縞模様が見えてしまう要因となる。
【０００８】
各画素における液晶に印加される電圧のバラツキは、数百×数百の単位でマトリクス状に配置された薄膜トランジスタの特性のバラツキに起因する。また、周辺駆動回路一体型の場合は、周辺駆動回路の薄膜トランジスタの特性のバラツキによる寄与も大きい。
【０００９】
一般に薄膜トランジスタの特性のバラツキに関係するパラメータは多数ある。従って、どれか一つのパラメータを制御しても上記の画質が損なわれる問題を解決することは困難である。さらにまた、バラツキを完全に抑制することができないパラメータもあることが、この問題を一層深刻にしている。
【００１０】
このように、現状においては、優先して制御すべきパラメータが明確でないので、必要とする画質を有するアクティブマトリクス型の表示装置を高い再現性もって大量生産することが困難であるという問題がある。
【００１１】
換言すれば、どのパラメータをどのような範囲で、また他のパラメータとの関係をどのようにすればよいのかが必ずしも明確でないために、場当たり的な対処によって、生産歩留りを高めるべく努力しているのが現状である。
【００１２】
【発明が解決しようとする課題】
本明細書で開示する発明は、周辺駆動回路一体型のアクティブマトリクス型の表示装置を作製するに当たって、作製される薄膜トランジスタのどのパラメータを優先的に制御するのかについての指針を提供することを課題とする。
【００１３】
そしてそのことにより、高い画質を表示することができる周辺駆動回路一体型のアクティブマトリクス型の表示装置を高い歩留りでもって生産する技術を提供することを課題とする。
【００１４】
本発明者等の知見によれば、液晶表示装置の画質の低下に大きく関係している液晶駆動電圧のバラツキに最も寄与しているのは、各画素毎におけるフィードスルー電圧のバラツキである。
【００１５】
アクティブマトリクス型の液晶表示におけるフィードスルー電圧の影響については、（社団法人 電子情報通信学会 信学技報 EID95-99,ED95-173,SDM95-213(1996-02)) に記載されている。
【００１６】
以下にフィードスルー電圧について簡単に説明する。図１１に示すのは、アクティブマトリクス回路に配置された薄膜トランジスタを動作させる際における薄膜トランジスタ各部や画素電極の電圧波形の関係である。
【００１７】
図において、Ｖg で示されるのは、ゲイト信号線から供給される信号電圧である。Ｖs で示されるのは、ドレイン配線から供給される信号電圧である。またＶd は、薄膜トランジスタの出力電圧である。このＶd が液晶に印加される電圧の波形になる。
【００１８】
まず、ゲイト電圧Ｖg がオンレベルＶghまで立ち上がると、薄膜トランジスタがＯＮ状態となり、ソース信号線から供給される電圧信号Ｖs が薄膜トランジスタを介して液晶に印加される。図１１には、Ｖd で示される液晶に加えられる電圧の波形が示されている。
【００１９】
そしてゲイト電圧Ｖg をオフレベルＶglまで立ち下げた後は、液晶と補助容量に充電された電荷によって、引続き液晶に電界が印加され続ける。
【００２０】
そして、ゲイト電圧Ｖg の次のパルスがゲイト電極に入力することで、画素電極への画像情報の書換えが行われる。即ち、次のゲイト電圧Ｖg のパルスがゲイト電極に入力することで、薄膜トランジスタが再びＯＮとなり、新たなＶs に対応する電荷が画素電極に流れ込む。
【００２１】
一般に液晶の劣化を防ぐためにＶd には、Ｖsigc±Ｖsig で示される交流電圧が利用される。ここで、Ｖsigcはセンター電圧、Ｖsig は映像信号電圧である。なお、Ｖsig の値が階調に対応している。
【００２２】
このような薄膜トランジスタの駆動において、薄膜トランジスタのＯＮ状態からＯＦＦ状態へと切り替わる時にゲイト電圧Ｖg の立ち下がり電圧が、ゲイト／ソース間寄生容量を通してソース電圧に変動を与える。この変動する電圧がフィードスルー電圧（ΔＶs)である。
【００２３】
図１１には、画素電極に現れる電位Ｖd がフィードスルー電圧（ΔＶs)の影響を受ける様子が示されている。
【００２４】
フィードスルー電圧（ΔＶs)は、下記の〔数１〕で示される。
【００２５】
【数１】
ここで、Ｃt は全画素容量である。全画素容量は、画素電極が対向電極と液晶を介してなる容量と、補助容量との和によって主に定まる。
【００２７】
Ｃgdはゲート／ドレイン間寄生容量である。ΔＶg は、ゲイト電圧の変動量である。図１１の場合でいえば、ΔＶg は（ΔＶg ＝Ｖgh−Ｖgl）で示される。
【００２８】
∫Ｉｄｔで示されるのは、ゲイト信号線から供給される信号電圧の波形の歪みに起因して、ソース／ドレイン間に流れる補償電流による影響を示す項である。
【００２９】
ゲイト配線を伝播する信号波形は、図１０に示すようにゲイト信号線を伝播するに従って、完全な矩形波でなく、多少歪んだものとなる。特に信号の立ち下がりが尾を引いた波形となる。
【００３０】
これは、ゲイトドライバー回路の特性の低さ、さらには配線抵抗と配線容量の積で決まる時定数に起因する。
【００３１】
なお、図１０に示されているのは、周辺駆動回路が完全な駆動力を発揮し、完全な矩形波を送り出しても、配線抵抗と配線容量の積で決まる時定数の関係で伝播した信号波形が歪んでしまう状態である。
【００３２】
薄膜トランンジスタで周辺駆動回路を構成した場合、完全な矩形波形を送り出すことは困難であるのが現状である。これは、周辺駆動回路を構成するのに必要とされる特性を有する薄膜トランジスタを得ることが困難であるからである。
【００３３】
図１０に示すような歪んだ波形で薄膜トランジスタが駆動された場合、薄膜トランジスタが完全にＯＦＦになるのには所定の時間がかかる。そしてその期間において、フィードスルー電圧を補正する方向に電流が流れる。〔数１〕の∫Ｉｄｔで示される項は、この電流の総量を表すものである。
【００３４】
非晶質珪素膜を用いた薄膜トランジスタにおいては、移動度が１ｃｍ２ ／Ｖｓ以下と小さく、また活性層面積が大きい（当然チャネル面積も大きい）ので、Ｃgdには、チャネルに流れる電荷、及びチャネル内に蓄積される電荷によって発生する容量が大きく寄与する。
【００３５】
一方、非晶質珪素膜を用いた薄膜トランジスタにおいては、移動度が１ｃｍ２ ／Ｖｓ以下であり、∫Ｉｄｔで示される項のＩの値の寄与は小さい。
【００３６】
さらにゲイトドライバー回路にドライバーＩＣを用いるので、ゲイト信号の歪みもそれ程大きなものではない。
【００３７】
よって、非晶質珪素膜を用いた薄膜トランジスタを利用した場合には、∫Ｉｄｔで示される項の寄与は小さいものとなる。
【００３８】
従って、非晶質珪素膜を用いた薄膜トランジスタを用いた場合には、フィールスルー電圧のバラツキは、上記〔数１〕の第１項によるものが主になる。特にＣgdのバラツキによるものが主になる。
【００３９】
一方、結晶性珪素膜を用いた薄膜トランジスタにおいては、移動度は大きく、またゲイト電極の面積も小さいのでＣgdの値は非晶質珪素膜を用いた薄膜トランジスタの場合に比較して小さい。また、チャネル面積が小さいので、チャネルに流れる電荷やチャネル内に蓄積される電荷によって発生する容量の寄与もそれ程大きくはない。
【００４０】
結晶性珪素膜を用いた薄膜トランジスタは、数十ｃｍ２ ／Ｖｓ以上という大きな移動度を有している。しかし、その値のバラツキは比較的大きい。また、周辺回路一体型の場合、周辺駆動回路を薄膜トランジスタで構成するので、図１０で示すようなゲイト信号電圧の歪みも大きなものとなる。
【００４１】
このゲイト信号電圧の歪みが大きいということは、〔数１〕の第２項の積分範囲が大きくなることを意味する。そしてこのゲイト信号電圧の歪みは、周辺駆動回路を構成する薄膜トランジスタの移動度のバラツキの影響を反映する。
【００４２】
従って、結晶性珪素膜を用いた薄膜トランジスタでもって構成された周辺駆動回路一体型のアクティブマトリクス回路において、〔数１〕で示されるフィードスルー電圧のバラツキは、第１項による寄与より、第２項による寄与がより大きなものとなる。
【００４３】
即ち、周辺駆動回路を構成する薄膜トランジスタの移動度のバラツキによって、〔数１〕の第２項の積分範囲にバラツキ（これは図１０で示されるようなゲイト信号波形の歪みに関係する）が発生し、さらに加えて各画素に配置された薄膜トランジスタの移動度のバラツキによって、〔数１〕の第２項のＩの値にバラツキが生ずる。そしてこれらが複合して、フィードスルー電圧にバラツキが生じることになる。
【００４４】
本明細書で開示する発明は、結晶性珪素膜で構成された薄膜トランジスタを用いた周辺駆動回路一体型のアクティブマトリクス型の表示装置において、上記フィードスルー電圧のバラツキに起因する画質の低下を抑制する構成を提供することを課題とする。
【００４５】
【課題を解決するための手段】
前述したフィードスルー電圧のバラツキによる画質の低下を抑制するために本明細書で開示する発明は、１階調に必要とされる電圧Ｖgrの絶対値より〔数１〕の第２項の絶対値を小さくすることを特徴とする。
【００４６】
即ち、下記〔数２〕に示す不等式を満足するように各定数の範囲を決定することを特徴とする。
【００４７】
【数２】
上記〔数２〕によって、周辺駆動回路を一体化したアクティブマトリクス型の表示装置における各回路を構成する薄膜トランジスタの必要とされる特性の組み合わせについての指針が提供される。
【００４９】
〔数２〕は〔数１〕を用いて下記〔数３〕のように書き直される。
【００５０】
【数３】
ここで、Ｖgrは１階調に必要とされる電圧である。Ｃｔは補助容量をも含めた全画素容量である。Ｃgdはゲイト−ドレイン間容量である。ΔＶg はゲイト電圧のＯＮ／ＯＦＦの差である。ΔＶｓはフィードスルー電圧である。なお、本明細書においては、画素電極側の不純物領域をドレインと定義する。
【００５２】
ＶgrとΔＶg は駆動条件や求める画質によって決まる。Ｃt とＣgdはそれぞれ算出することができる。またΔＶｓはサンプルを作製し実測するか、シミュレーションを行うことで得ることができる。
【００５３】
本明細書で開示する発明は、上記のような不等式を満足するように各回路を構成する薄膜トランジスタの特性を設定することを特徴とする。このようにすることにより、各回路を構成する薄膜トランジスタの特性にバラツキが生じてもそのバラツキによる階調表示への影響を大きく抑制することができる。
【００５４】
ここで、各パラメータの値（主に移動度）は、多数個配置された薄膜トランジスタの平均値として定義される。この平均値は、抜き取り調査されたいつかの薄膜トランジスタのものについて平均化したものを利用すればよい。
【００５５】
正確には、〔数１〕におけるＣt やＣgdの各画素におけるバラツキも問題にはなる。しかし、前述したように結晶性珪素膜を用いた薄膜トランジスタにおいては、これらのパラメータのバラツキの寄与は小さい。従って、上記〔数２〕に示す範囲を満足することにより、各画素の階調表示のバラツキに起因する画質の低下を大きく抑制することができる。
【００５６】
本明細書で開示する発明の一つは、
マトリクス状に配置された画素電極のそれぞれに薄膜トランジスタが配置された構成を有し、
１階調に必要とされる電圧をＶgr、全画素容量をＣｔ、ゲイト−ドレイン間容量をＣgd、ゲイト電圧のＯＮ／ＯＦＦの差をΔＶg 、フィードスルー電圧をΔＶｓとして、各パラメータが、
【数３】
【００５７】
他の発明の構成は、
マトリクス状に配置された画素電極のそれぞれに薄膜トランジスタが配置されたアクティブマトリクス回路と、
薄膜トランジスタで構成され前記アクティブマトリクス回路を駆動する周辺駆動回路と、
を有し、
１階調に必要とされる電圧をＶgr、全画素容量をＣｔ、ゲイト−ドレイン間容量をＣgd、ゲイト電圧のＯＮ／ＯＦＦの差をΔＶg 、フィードスルー電圧をΔＶｓとして、各パラメータが、
【数３】
周辺駆動回路におけるゲイト信号電圧を駆動する回路の薄膜トランジスタの移動度はアクティブマトリクス回路に配置された薄膜トランジスタの移動度よりも大きいことを特徴とする。
【００５８】
【発明の実施の形態】
図１に周辺駆動回路とアクティブマトリクス回路とが１枚のガラス基板上に集積化された構成を示す。図１に示す構成は、周辺駆動回路一体型のアクティブマトリクス型液晶表示装置の一方の基板の構成を示すものである。
【００５９】
図１において、２０１がシフトレジスタ回路である。２０２がＮＡＮＤ回路である。２０３がレベルシフト回路である。２０４が駆動用のバッファー回路（駆動回路）である。図１に示す構成においては、これらの回路で周辺駆動回路が構成されている。
【００６０】
また２０５で示されるのが、アクティブマトリクス回路である。図では４画素が示されている。実際のアクティブマトリクス回路は、数百×数百個以上の単位で画素がマトリクス状に配置される。またそれに見合った規模で周辺駆動回路が配置される。
【００６１】
各画素には、２０６で示される薄膜トランジスタと、２０８で示される補助容量が配置されている。また、２０７で示されるのが液晶である。
【００６２】
図１に示す構成において、全ての回路は同一ガラス基板上に形成された薄膜トランジスタでもって構成されている。
【００６３】
例えば、２０１で示されるシフトレジスタ回路を構成する各ゲートは、図２（Ａ）に示されるようなＰチャネル及びＮチャネル型の薄膜トランジスタを組み合わせたクロックドインバータ回路で構成される。
【００６４】
また、２０４で示されるようなバッファー回路を構成する各ゲートは、図２（Ｂ）で示されるようなＰチャネル及びＮチャネル型の薄膜トランジスタを組み合わせたインバータ回路で構成される。
【００６５】
ここでバッファー回路２０４を構成する薄膜トランジスタの特性（主に移動度が関係する）が必要とするものより低いことが、図１０に示すようなゲイト信号波形の歪みの大きな要因となる。
【００６６】
また、アクティブマトリクス回路２０５に配置された薄膜トランジスタの特性のバラツキ（主に移動度のバラツキ）が、〔数１〕及び〔数２〕のＩで示される値のバラツキに関係する。
【００６７】
ここでバッファー回路２０４を構成する薄膜トランジスタの移動度を高くすることで、図１０に示すようなゲイト信号波形の歪みを小さくすることができる。そして当然、ゲイト信号波形の歪みのバラツキも相対的に小さくすることができる。
【００６８】
しかし、同一基板上に集積化された薄膜トランジスタの移動度をある程度の均一性を維持した状態で大きくすることは技術的に困難がある。そこで、どの程度の均一性でもって、またどの程度の大きさの移動度とすればよいかの指針が必要になる。例えば、他のパラメータとの関係でどの程度の大きさの移動度とすればよいかの指針が必要とされる。
【００６９】
また、同様な理由により、２０５で示されるアクティブマトリクス回路に配置される薄膜トランジスタの移動度のバラツキをどの程度にすればよいか（換言すればどの程度の手間とコストを投入すればよいのか）の指針が必要とされる。
【００７０】
下記〔数２〕によって上記の指針が与えられる。
【００７１】
【数２】
即ち、コストや手間の許す範囲において、上記〔数２〕を満足するように薄膜トランジスタの作製工程や作製条件、さらにその寸法や形式を決定する。そして、所定の画質を有したアクティブマトリクス型の液晶表示装置を実現する。
【００７３】
例えば〔数２〕を満たすための一つの方法として、バッファー回路２０４を構成する薄膜トランジスタの移動度を選択的に大きくし、図１０で示されるような波形の歪みを小さくすることが考えられる。この場合は、〔数２〕を満足するために〔数２〕のｄｔの積分範囲を小さくすることを意味する。
【００７４】
そしてこれに関係させて、アクティブマトリクス回路２０５に配置される薄膜トランジスタの活性層の大きさを小さくする。またはその移動度を小さくする。これは、〔数２〕を満足するために〔数２〕のＩの値を小さくすることを意味する。
【００７５】
こうすることで〔数２〕の右辺を小さくし、〔数２〕を満足するようにする。当然、必要とする階調や利用する液晶材料によって、〔数２〕の左辺の値は異なる。従ってそれに合わせて、バッファー回路２０４を構成する薄膜トランジスタの移動度と、アクティブマトリクス回路を構成する薄膜トランジスタの移動度との組み合わせを設定する必要がある。
【００７６】
このようにすることで、周辺駆動回路やアクティブマトリクス回路に配置される薄膜トランジスタの移動度のバラツキによる階調表示への影響を小さくすることができる。
【００７７】
また、〔数２〕を見れば明らかなように、補助容量２０８の値を大きくし、Ｃt の値を大きくすることも右辺を小さくするためには有効である。この場合、バッファー回路２０４を構成する薄膜トランジスタの移動度と、アクティブマトリクス回路を構成する薄膜トランジスタの移動度と、補助容量２０８の値と、の組み合わせを〔数２〕を満足させるようにすればよい。
【００７８】
また例えば、アクティブマトリクス領域が大面積化した場合は、ゲイト信号線の持つ抵抗と容量とによって、図１０に示すようなゲイト信号波形の歪みが生じてしまう。（これは、ゲイト信号線を構成する材料にも大きく関係する）
【００７９】
この場合、バッファー回路を構成する薄膜トランジスタの移動度をある程度以上大きくすることはあまり効果がなくなる。また、ゲイト信号線に高抵抗を有する材料を用いた場合も同様な状態となる。
【００８０】
このような場合は、Ｉの値を小さくするためにアクティブマトリクス領域に配置される薄膜トランジスタの活性層の寸法を小さくする。具体的には、チャネル幅を狭くする。
【００８１】
これは、チャネルの断面を小さくすることにより、上記Ｉの値を小さくすること意味する。また、チャネル幅を狭くすることに加えて、チャネル長を短くすることも効果がある。これは、チャネル面積を小さくすることにより、〔数１〕のＣgdのバラツキによる影響を抑制できるからである。なお、Ｃgdのバラツキによる影響は、あまり大きくないと見積もられるが、Ｃgdが低いことは基本的に好ましい。
【００８２】
また、〔数１〕のＩの値を小さくするために、アクティブマトリクス領域に配置される薄膜トランジスタの移動度を小さくするとも有効である。
【００８３】
また、〔数２〕を満足するためにＣt を大きくすることも有効である。この場合、補助容量の値を大きくすることでＣt の値を大きくすることができる。
【００８４】
なお、アクティブマトリクス領域に配置される薄膜トランジスタの移動度をあまり小さくした場合、液晶を駆動するのに必要な特性が得られなくなるので注意する必要がある。（一般には１０ｃｍ２ ／Ｖｓ以上の移動度が必要である）
【００８５】
【実施例】
〔実施例１〕
図３以下に図１のシフトレジスタ回路２０１やバッファ回路２０５を構成する基本回路であるＣＭＯＳ構成の薄膜トランジスタ回路と、アクティブマトリクス回路の各画素に配置される薄膜トランジスタとを同一ガラス基板上に形成する基本的な工程を示す。
【００８６】
図において、左側にＣＭＯＳ回路の作製工程を示す。また右側にアクティブマトリクス回路に配置されるＮチャネル型の薄膜トランジスタの作製工程を示す。
【００８７】
なお以下に示す作製工程における数値や条件は、代表的な一例を示すものであり、必要に応じて変更あるいは最適化が可能なものである。即ち、記載された値のみに限定されるものではない。
【００８８】
まず、図３（Ａ）に示すようにガラス基板（または石英基板）５０１上に下地膜５０２として酸化珪素膜を３０００Åの厚さに成膜する。成膜方法は、スパッタ法を用いる。
【００８９】
次に下地膜５０２上に真性または実質的に真性な導電型を有する非晶質珪素膜５０３を１０００Åの厚さにプラズマＣＶＤ法で成膜する。成膜方法は、減圧熱ＣＶＤ法で用いるのでもよい。こうして図３（Ａ）に示す状態を得る。
【００９０】
次に加熱処理を施すことにより、非晶質珪素膜５０３を結晶化させる。結晶化の方法は、レーザー光の照射やランプアニール、さらにそれらの方法と加熱処理を併用した方法を利用する。
【００９１】
なお他の実施例で詳述するが、レーザー光の照射を選択的に行うことにより、各回路に必要とされる薄膜トランジスタの移動度を選択的に制御することができる。
【００９２】
本明細書でいう結晶性珪素膜というのは、非晶質珪素膜に加熱処理やレーザー光の照射を行うことにより得られるより高い秩序性の結晶構造を有する珪素膜のことをいう。または、非晶質珪素膜に比較して、より秩序性の高い結晶構造を有する珪素膜のことをいう。一般的に多結晶珪素膜や微結晶珪素膜と称される珪素膜も本明細書でいう結晶性珪素膜の範疇に含まれる。
【００９３】
非晶質珪素膜５０３を結晶化させたら、パターニングを施すことにより、５０４、５０５、５０６で示される島状の領域を形成する。（図３（Ｂ））
【００９４】
図３（Ｂ）において、５０４は後にＣＭＯＳ回路を構成するＰチャネル型の薄膜トランジスタの活性層となる。５０５は後にＣＭＯＳ回路を構成するＮチャネル型の薄膜トランジスタの活性層となる。５０６は後に画素マトリクス回路に配置されるＮチャネル型の薄膜トランジスタの活性層となる。こうして図３（Ｂ）に示す状態を得る。
【００９５】
なお、図では作図上の関係で各活性層を同じ大きさで示してあるが、チャネル幅やチャネル長を変化させることにより、薄膜トランジスタの移動度を実質的に制御することができる。一般には、必要とする特性に合わせて、薄膜トランジスタの寸法や形状が決定される。
【００９６】
即ち、図の右側に示されるアクティブマトリクス回路に配置される薄膜トランジスタ（図６参照）の活性層５０６は、〔数２〕のＩの値を小さくするために、その幅（チャネル幅）を極力狭くする。また〔数３〕のＣgdを小さくするためにチャネル長を極力狭くする。
【００９７】
また、特にバッファー回路（図１の２０４で示される）を構成するＣＭＯＳ回路を構成する薄膜トランジスタの活性層５０４と５０５は、チャネル幅が極力大きくなるように設定する。このようにすることで、バッファー回路を構成する薄膜トランジスタのＯＮ電流特性を向上させ、ゲイト信号電圧の波形の歪みを抑制することができる。
【００９８】
次にゲイト電極を構成するためのアルミニウム膜５０７を５０００Åの厚さにスパッタ法によって成膜する。このアルミニウム膜５０７中には、スカンジウム（またはイットリウム）を0.1 〜0.2 重量％含有させる。これは、後の工程において、ヒロックやウィスカーの発生を抑制するためである。（図３（Ｃ））
【００９９】
ヒロックやウィスカーというのは、加熱に従うアルミニウムの異常成長による針状あるいは刺状の突起物のことである。
【０１００】
アルミニウム膜５０７を成膜したら、緻密な膜質を有する陽極酸化膜５０８を形成する。この緻密な膜質を有する陽極酸化膜５０８の形成は、電解溶液として３％の酒石酸を含んだエチレングルコール溶液中で行う。
【０１０１】
即ち、この電解溶液中において、アルミニウム膜５０７を陽極、白金を陰極として陽極酸化電流を流すことによって陽極酸化膜５０８は形成される。陽極酸化膜５０８の膜厚を１００Å程度とする。陽極酸化膜５０８の膜厚は、印加電圧を制御することによって行われる。
【０１０２】
この陽極酸化膜は、後の工程において配置されるレジストマスクの密着性を向上させるために機能する。
【０１０３】
こうして図３（Ｃ）に示す状態を得る。次に図４（Ａ）に示すようにレジストマスク５１５、５１６、５１７を配置する。そして、アルミニウム膜５０７（図３（Ｃ）参照）のパターニングを行う。この際、陽極酸化膜５０８（図３（Ｃ）参照）の膜厚が厚いとアルミニウム膜５０７のパターニングが困難になるので注意が必要である。
【０１０４】
図４（Ａ）において、５０９、５１１、５１３がそれぞれゲイト電極の原型となる（基となる）アルミニウムパターンである。また、５１０、５１２、５１４がアルミニウムパターン上に残存する緻密な膜質を有する陽極酸化膜である。
【０１０５】
図４（Ａ）に示す状態を得たら、再び陽極酸化を行う。ここでは、５１８、５１９、５２０で示される多孔質状を有する陽極酸化膜を形成する。（図４（Ｂ））
【０１０６】
この工程は、電解溶液として３％のシュウ酸を含んだ水溶液を用いる。そしてこの電解溶液中において、５０９、５１１、５１３で示されるアルミニウムパターンを陽極、また白金を陰極として陽極酸化を行う。
【０１０７】
この工程においては、レジストマスク５１５、５１６、５１７、さらに緻密な陽極酸化膜５１０、５１２、５１４が存在するために、アルミニウムパターン５０９、５１１、５１３の側面において陽極酸化が進行する。
【０１０８】
こうして、図４（Ｂ）の５１８、５１９、５２０で示される部分に多孔質状の陽極酸化膜が形成される。この多孔質状の陽極酸化膜の膜厚は、陽極酸化時間によって制御することができる。
【０１０９】
ここでは、この多孔質状の陽極酸化膜５１８、５１９、５２０を５０００Åの厚さに形成する。この多孔質状の陽極酸化膜は、後に低濃度不純物領域（ＬＤＤ領域）を形成する際に利用される。
【０１１０】
図４（Ｂ）に示す状態を得たら、レジストマスク５１５、５１６、５１７を専用の剥離液で除去する。そして再度、緻密な膜質を有する陽極酸化膜を形成する条件で陽極酸化を行う。
【０１１１】
この結果、５１、５２、５３で示される緻密な膜質を有する陽極酸化膜が形成される。ここでは、先に形成された陽極酸化膜５１０、５１２、５１４と一体化した状態で５１、５２、５３で示される陽極酸化膜が形成される。（図４（Ｃ））
【０１１２】
この工程においては、多孔質状の陽極酸化膜５１８、５１９、５２０の内部に電解溶液が侵入するので、図４（Ｃ）の５１、５２、５３で示されるような状態で緻密な膜質を有する陽極酸化膜が形成される。
【０１１３】
なお、緻密な膜質を有する陽極酸化膜５１、５２、５３の膜厚は、１０００Åとする。この陽極酸化膜は、ゲイト電極（およびそこから延在したゲイト配線）の表面を電気的および機械的に保護する機能を有している。具体的には、電気的絶縁性の向上、及びヒロックやウィスカーの発生を抑制する機能を有している。
【０１１４】
図４（Ｃ）に示す工程において、Ｐチャネル型の薄膜トランジスタのゲイト電極５２１、さらにＮチャネル型の薄膜トランジスタのゲイト電極５２２、５２３が確定する。
【０１１５】
図４（Ｃ）に示す状態を得たら、Ｐ（リン）イオンの注入を行う。この工程では、ソース及びドレイン領域を形成するためのドーズ量でもってＰイオンの注入を行う。Ｐイオンの注入は公知のプラズマドーピング法でもって行う。（図５（Ａ））
【０１１６】
この工程において、５２４、５２６、５２７、５２９、５３０、５３２の各領域に比較的高濃度にＰイオンが注入される。この工程におけるドーズ量は、１×１０１５／ｃｍ２ とする。またイオンの加速電圧は８０ｋＶとする。
【０１１７】
図５（Ａ）に示すＰイオンの注入工程において、５２５、５２８、５３１の各領域には、Ｐイオンは注入されない。従って、そのまま真性または実質的に真性な状態が維持される。
【０１１８】
図５（Ａ）に示すＰイオンの注入が終了したら、燐酸と酢酸と硝酸とを混合した混酸を用いて多孔質状の陽極酸化膜５１８、５１９、５２０を選択的に除去する。
【０１１９】
そして図５（Ｂ）に示すように再度Ｐイオンの注入を行う。この工程では、図７（Ａ）の工程におけるドーズ量よりも低いドーズ量でもってＰイオンの注入を行う。ここでは、ドーズ量を０．５ 〜１×１０１４／ｃｍ２ とする。またイオンの加速電圧を７０ｋＶとする。
【０１２０】
この工程の結果、５３３、５３５、５３６、５３８、５３９、５４１で示される各領域がＮ− 型（弱いＮ型）領域となる。これらの領域は、５２４、５２６、５２７、５２９、５３０、５３２の各領域よりも低い濃度でＰイオンが添加された低濃度不純物領域となる。（図５（Ｂ））
【０１２１】
そして、ゲイト電極直下の５３４、５３７、５４０の各領域がチャネル形成領域として画定する。
【０１２２】
なお、厳密にいうならば、図４（Ｃ）の工程で形成した緻密な膜質を有する陽極酸化膜５１、５２、５３の膜厚でもって、チャネル形成領域の両側にオフセットゲイト領域が形成される。しかし、本実施例においては、陽極酸化膜５１、５２、５３の膜厚が１０００Å程度であるので、図中においては、オフセットゲイト領域の記載は省略してある。
【０１２３】
図５（Ｂ）に示す不純物イオンの注入が終了したら、図６（Ａ）に示すようにレジストマスク５４２を配置し、今度はＢ（ボロン）イオンの注入を行う。
【０１２４】
このＢイオンの注入によって、５４３、５４４、５４５、５４６の各領域は、Ｎ型からＰ型へと導電型が反転する。ここでは、Ｂイオンのドーズ量を２×１０１５／ｃｍ２ とする。またその加速電圧を６０ｋＶとする。
【０１２５】
図６（Ａ）に示すＢイオンの注入終了後、レジストマスク５４２を除去する。そして、全体にＫｒＦエキシマレーザーを照射して、不純物イオンが注入された領域のアニールと注入された不純物イオンの活性化とを行う。
【０１２６】
こうして、ＣＭＯＳ回路を構成するＰ及びＮチャネル型の薄膜トランジスタとアクティブマトリクス領域に配置されるＮチャネル型の薄膜トランジスタとを同時に形成する。
【０１２７】
そして図７（Ａ）に示すように層間絶縁膜５５１を成膜する。層間絶縁膜５５１は、酸化珪素膜で構成する。酸化珪素膜以外には、窒化珪素膜と酸化珪素膜の積層膜、さらには酸化珪素膜や窒化珪素膜と樹脂膜との積層膜を利用することができる。
【０１２８】
層間絶縁膜５５１を成膜したら、コンタクトホールの形成を行う。そして、Ｐチャネル型の薄膜トランジスタのソース電極５５２とドレイン電極５５３、さらにＮチャネル型の薄膜トランジスタのドレイン電極５５３とソース電極５５４を形成する。
【０１２９】
こうして、Ｐチャネル型の薄膜トランジスタとＮチャネル型の薄膜トランジスタを相補型に構成したＣＭＯＳ回路が完成する。
【０１３０】
さらに同時にソース電極５５５（一般にマトリクス状に配置された画像信号線（ソース信号線）から延在して設けられる）とドレイン電極５５６を形成し、アクティブマトリクス回路に配置されるＮチャネル型の薄膜トランジスタを完成させる。
【０１３１】
図７（Ａ）に状態を得たら、第２の層間絶縁膜５５７を成膜する。そしてコンタクトホールの形成を行い、ＩＴＯでなる画素電極５５８を形成する。
【０１３２】
そして、３５０℃の水素雰囲気中において１時間の加熱処理を行い、活性層中の欠陥の補償を行う。このようにして、アクティブマトリクス回路（画素マトリクス回路）と周辺駆動回路とを同時に形成することができる。
【０１３３】
図７（Ｂ）に示す状態を得たら、図示しないラビング膜を形成し、公知のラビング処理を施す。そして、図７（Ｂ）に示す基板を別に用意した対向基板と貼り合わせ、その隙間に液晶を注入する。こうして周辺駆動回路一体型のアクティブマトリクス型の液晶表示装置を完成させる。
【０１３４】
〔実施例２〕
本実施例は、実施例１に示した作製工程を基本として、個別の用途に合わせたアクティブマトリクス型の液晶表示装置の作製工程を示す。
【０１３５】
本実施例で想定するのは、５インチ対角程度以下の大きさを有する小型の液晶表示装置である。当然この液晶表示装置は、周辺駆動回路を一体化した構成を有しているものとする。また、ゲイト配線には、低抵抗を有するアルミニウムを用いるものとする。
【０１３６】
本実施例に示す構成の場合も基本的な構成は、図１に示すものと同様なものとなる。また薄膜トランジスタの作製工程も図３以下に示すものと同じである。
【０１３７】
本実施例に示すような構成とした場合、ゲイト配線の抵抗と容量の影響による図１０に示すような波形の歪みはそれ程大きな問題とならない。
【０１３８】
従って、〔数２〕に示される不等式を満足させるためには、バッファー回路（図１の２０４で示される）を構成する薄膜トランジスタの移動度を極力大きくすることが有効となる。
【０１３９】
本実施例においては、バッファー回路を構成する薄膜トランジスタの移動度を大きくするために、図３（Ａ）に示す工程において、周辺駆動回路の特にバッファー回路が配置される領域のみにレーザー光の照射によるアニールを行う。
【０１４０】
こうすることで、バッファー回路の薄膜トランジスタを構成する結晶性珪素膜の結晶性を選択的に高くする。
【０１４１】
レーザー光としては、ＫｒＦエキシマーレーザー（波長２４８ｎｍ）やＸｅＣｌエキシマレーザー（波長３０８ｎｍ）を利用することが有効である。
【０１４２】
また、レーザー光として線状にビーム形成されたものを用い、さらにバッファー回路を構成する薄膜トランジスタも線状に配置されるパターンとする。そして、１パルスの照射で、線状に配置される薄膜トランジスタ群の領域を一括してアニールできるようにする。特に、本実施例の場合は、基板の大きさが小さいので、線状レーザーのビームを絞り、その均一性を高くする。
【０１４３】
このようにすることで、バッファー回路を構成する薄膜トランジスタの移動度を大きくし、またその特性のバラツキを小さいものとすることができる。
【０１４４】
こうして、〔数２〕のｄｔの積分範囲を狭くし、またｄｔ自体のバラツキを小さくする。
【０１４５】
一方、アクティブマトリクス領域に配置される薄膜トランジシタは、加熱処理によって形成された結晶性珪素膜を用い、移動度は小さくとも、そのバラツキが小さいものとする。またそのチャネル面積を極力小さくし、〔数２〕のＣgdのバラツキの影響を小さくし、またＩの値を小さくする。
【０１４６】
具体的には、膜質の均一性に留意した成膜条件で成膜された非晶質珪素膜を用い、さらに加熱の均一性に留意した加熱処理を行うことにより、アクティブマトリクス領域内での結晶性のバラツキを極力抑えるべき努める。
【０１４７】
こうすることで、上記〔数２〕を満足した構成とすることができる。また当然この構成は〔数３〕を満足したものとなる。
【０１４８】
〔実施例３〕
本実施例は、実施例２に示すようなアクティブマトリクス型の液晶表示装置を作製する別の方法を示す。
【０１４９】
実施例２に示すような方法で周辺駆動回路一体型のアクティブマトリクス構成を実現する場合、安定した発振を行うことができるレーザー照射装置が必要とされる。
【０１５０】
現状においては、エキシマレーザー装置は実験器レベルで高価である。また安定性の点等で問題がある。またメンテナンスの点でも不安がある。また最適な照射条件の条件出しに手間がかかるという問題がある。
【０１５１】
そこで本実施例に示す構成においては、Ｃt の値を大きくすることにより、〔数２〕に示す不等式を満たすことを特徴とする。
【０１５２】
この場合、補助容量の値を大きくするために補助容量の配置方法を工夫する必要がある。そこで本実施例では、アクティブマトリクス領域を図８及び図９に示すような構成とする。図８は図９のＡ−Ａ’で切った断面を示すものである。
【０１５３】
図８及び図９に示されている構成は、アクティブマトリクス回路が配置された側の基板の一部分を示すのものである。図８及び図９には、１画素に相当する部分が示されている。
【０１５４】
図８及び図９において、薄膜トランジスタは１０３で示される部分に形成されている。１０１はガラス基板である。１０２は下地膜を構成する酸化珪素膜である。１０４、１０５、１０６、１０７、１０８で構成されるのが、薄膜トランジスタの活性層である。この活性層は、非晶質珪素膜に対して加熱を施すことによって結晶化させた結晶性珪素膜で構成されている。
【０１５５】
この活性層の中で、１０４がソース領域であり、１０７と１０８がオフセットゲイト領域であり、１０５がチャネル形成領域であり、１０６がドレイン領域である。
【０１５６】
１０９は、ゲイト絶縁膜として機能する酸化珪素膜である。１１０はアルミニウムを主成分とするゲイト電極である。ゲイト電極は、マトリクス状に配置されたゲイト配線から延在して設けられている。
【０１５７】
１１１は、アルミニウムを陽極とした陽極酸化を行うことにより形成される陽極酸化膜である。この陽極酸化膜の厚さの分でオフセットゲイト領域１０７と１０８が形成される。
【０１５８】
なお、有効に機能するオフセットゲイト領域を形成するには、陽極酸化膜１１１の膜厚を２０００Å程度以上の厚さにすることが必要となる。
【０１５９】
１１２は、酸化珪素膜でなる第１の層間絶縁膜である。１１３はソース領域１０４からの引き出し電極である。また、１１５は、チタンでなるドレイン領域１０６からの引き出し電極であり、画素電極となるＩＴＯ電極１１８に接続されている。また、１１４は第２の層間絶縁膜であり、１１７は第３の層間絶縁膜である。
【０１６０】
また、１１６がブラックマトリクスを兼ねるチタン電極である。チタン以外には、クロム等が利用される。このチタン電極１１６は、ブラックマトリクス（ＢＭ）として機能するように画素電極１１８の周辺部に重なるように配置されている。またこのチタン電極１１６は、引出し電極１１５と同時に形成される。
【０１６１】
このチタン電極１１６と画素電極１１８とが重なった領域が補助容量となる。即ち、１１９、１２０で示される部分において、第３の層間絶縁膜１１７を介して、画素電極１１８とチタン電極１１６とが容量を形成することになる。この容量は、絶縁膜１１７を薄いものとすることができるので、大きな容量とすることができる。
【０１６２】
ここでは、絶縁膜１１７を窒化珪素膜で構成し、さらにその膜厚を３００Åとする。窒化珪素膜は、比誘電率が約６程度と大きい。従って、〔数２〕のＣt で示される容量を大きなものとすることができる。なお、一般に絶縁膜として多用されている酸化珪素膜の比誘電率は４前後である。
【０１６３】
また、窒化珪素膜は緻密な膜質とすることができる。従って、その厚さを薄くしてもピンホールの存在による電極間ショートの問題を避けることができる。
【０１６４】
また、チタン電極１１６は、薄膜トランジスタ１０３の大部分を覆うように配置されている。これは、薄膜トランジスタに光が照射されることによって、その動作に影響が出ることを防ぐためである。
【０１６５】
ＢＭを兼ねる電極１１６と画素電極１１８との重なり具合は、〔数２〕に示す不等式から導出されるＣｔの値を満足するように決定する。この場合、まず薄膜トランジスタの特性を決定し、その後にＣｔを値を〔数２〕に従って算出すればよい。
【０１６６】
〔実施例４〕
本実施例は、〔数２〕で示される不等式を満足するために、アクティブマトリクス回路と周辺駆動回路とを異なる結晶性を有した薄膜トランジスタで作製する技術に関する。
【０１６７】
〔数２〕からは、アクティブマトリクス回路に配置される薄膜トランジスタの移動度を小さくし、他方で周辺駆動回路の特にバッファー回路の移動度を大きくすることが、液晶に印加される電圧のバラツキの低減に有効であることが示される。
【０１６８】
上記の構成を実現するには、アクティブマトリクス回路領域には比較的弱い結晶性を有する珪素膜を形成し、周辺駆動回路領域には比較的強い結晶性を有する珪素膜を形成すればよい。
【０１６９】
そこで本実施例は、周辺駆動回路領域（またはバッファー回路領域）に形成される結晶性珪素膜を珪素の結晶化を助長する金属元素を用いて形成し、アクティブマトリクス回路領域に形成される結晶性珪素膜を上記金属元素を用いないで形成する。
【０１７０】
具体的には、図３（Ａ）に示す状態において、周辺駆動回路を構成する薄膜トランジスタが形成される領域以外を酸化珪素膜等でマスクし、その状態で珪素の結晶化を助長する金属元素を含んだ溶液を塗布する。
【０１７１】
そして加熱処理を施すことにより、非晶質珪素膜５０３を結晶化させる。例えばこの加熱処理の温度は、６４０℃、２４時間とする。すると、金属元素を導入した領域は比較的高い結晶性を有したものとなり、また金属元素を導入しなかった領域は、比較的弱い結晶性を有したものとなる。
【０１７２】
即ち、アクティブマトリクス領域は比較的低い結晶性を有した結晶性珪素膜でもって薄膜トランジスタを構成でき、周辺駆動回路領域は比較的高い結晶性を有した結晶性珪素膜でもって薄膜トランジスタを構成できる。
【０１７３】
このようにすると、周辺駆動回路を構成する薄膜トランジスタを高い移動度とし、アクティブマトリクス領域を構成する薄膜トタンジスタを低い移動度とすることができる。
【０１７４】
珪素の結晶化を助長する金属元素としては、Ｎｉを利用することができる。またＮｉを含んだ溶液として酢酸ニッケル塩領域を用いることができる。ニッケルの導入量は、溶液中にニッケル濃度を調整することで制御することができる。
【０１７５】
この溶液を用いる方法は、当該金属元素の導入量の制御や、その導入量の均一性を確保する上で有効である。
【０１７６】
【発明の効果】
本明細書に開示する発明を利用することにより、重点的に技術を投入する部分の優先順位を決めることがでる。技術を投入する部分が明確になるため、画質の優れたアクティブマトリクス型の表示装置を低いコストでかつ高い再現性でもって得ることができる。
【０１７７】
本明細書中では、アクティブマトリクス型の液晶表示装置を中心として記載がなされている。しかし、本明細書で開示する発明は、薄膜トランジスタを利用した他のアクティブマトリクス型を有するフラットパネルディスプレイに利用することができる。例えば、ＥＬ型の発光素子を利用した周辺駆動回路一体化型のアクティブマトリクス表示装置に利用することができる。
【０１７８】
また薄膜トランジスタの構造もゲイト電極が基板側にあるボトムゲイト型の構造を利用することもできる。
【図面の簡単な説明】
【図１】 アクティブマトリクス回路と周辺駆動回路とが一体化された構成を示す図。
【図２】 各回路の構成を示す図。
【図３】 アクティブマトリクス回路と周辺駆動回路とを同時に作製する工程を示す図。
【図４】 アクティブマトリクス回路と周辺駆動回路とを同時に作製する工程を示す図。
【図５】 アクティブマトリクス回路と周辺駆動回路とを同時に作製する工程を示す図。
【図６】 アクティブマトリクス回路と周辺駆動回路とを同時に作製する工程を示す図。
【図７】 アクティブマトリクス回路と周辺駆動回路とを同時に作製する工程を示す図。
【図８】 アクティブマトリクス回路の一つの画素部分を示す断面図。
【図９】 アクティブマトリクス回路の一つの画素部分を示す上面図。
【図１０】アクティブマトリクス回路中における駆動波形を示す図。
【図１１】アクティブマトリクス回路の薄膜トランジスタを駆動する波形を示す図。
【符号の説明】
２０１ シフトレジスタ回路
２０２ ＮＡＮＤ回路
２０３ レベルシフト回路
２０４ バッファ回路
２０５ アクティブマトリクス回路
２０６ 薄膜トランジスタ
２０７ 液晶
２０８ 補助容量
５０１ ガラス基板
５０２ 下地膜（酸化珪素膜）
５０３ 非晶質珪素膜
５０４、５０５、５０６ 活性層
５０７ アルミニウム膜
５０８ 緻密な膜質を有する陽極酸化膜
５０９ アルミニウム膜でなるパターン
５１０ 残存した陽極酸化膜
５１１ アルミニウム膜でなるパターン
５１２ 残存した陽極酸化膜
５１３ アルミニウム膜でなるパターン
５１４ 残存した陽極酸化膜
５１５、５１６、５１７ レジストマスク
５１８、５１９、５２０ 多孔質状の陽極酸化膜
５２１、５２２、５２３ ゲイト電極
５１、５２、５３ 緻密な膜質を有する陽極酸化膜
５２４ 高濃度にＰイオンが注入された領域
５２５ Ｐイオンが注入されない領域
５２６ 高濃度にＰイオンが注入された領域
５２７ 高濃度にＰイオンが注入された領域
５２８ Ｐイオンが注入されない領域
５２９ 高濃度にＰイオンが注入された領域
５３０ 高濃度にＰイオンが注入された領域
５３１ Ｐイオンが注入されない領域
５３２ 高濃度にＰイオンが注入された領域
５３３ 低濃度にＰイオンが注入された領域
５３４ チャネル形成領域
５３５ 低濃度にＰイオンが注入された領域
５３６ 低濃度にＰイオンが注入された領域
５３７ チャネル形成領域
５３８ 低濃度にＰイオンが注入された領域
５３９ 低濃度にＰイオンが注入された領域
５４０ チャネル形成領域
５４１ 低濃度にＰイオンが注入された領域
５４２ レジストマスク
５４３、５４４、５４５ Ｂイオンの注入によってＰ型に反転した領域
５４６ Ｂイオンの注入によってＰ型に反転した領域
５５１ 層間絶縁膜
５５２ ソース電極
５５３ ドレイン電極
５５４ ソース電極
５５５ ソース電極
５５６ ドレイン電極
５５７ 層間絶縁膜
５５８ 画素電極（ＩＴＯ電極）
１０１ ガラス基板
１０２ 下地膜（酸化珪素膜）
１０３ 薄膜トランジスタ
１０４ ソース領域
１０５ チャネル形成領域
１０６ ドレイン領域
１０７、１０８ オフセットゲイト領域
１０９ ゲイト絶縁膜（酸化珪素膜）
１１０ ゲイト電極（ゲイト配線）
１１１ 陽極酸化膜
１１２ 第１の層間絶縁膜
１１３ ソース電極（ソース配線）
１１４ 第２の層間絶縁膜
１１５ 引出し電極（ドレイン電極）
１１６ ＢＭ（ブラックマトリクス）
１１７ 第３の層間絶縁膜
１１８ 画素電極（ＩＴＯ電極）
１１９、１２０ 補助容量形成部分
Claims (10)
- マトリクス状に配置された画素電極のそれぞれに、結晶性珪素膜を用いた薄膜トランジスタが配置された構成を有し、
１階調に必要とされる電圧をＶｇｒ、全画素容量をＣｔ、ゲイトードレイン間容量をＣｇｄ、ゲイト電圧のＯＮ／ＯＦＦの差をΔＶｇ、フィードスルー電圧をΔＶｓとしたとき、
- マトリクス状に配置された画素電極のそれぞれに、結晶性珪素膜を用いた薄膜トランジスタが配置されたアクティブマトリクス回路と、
薄膜トランジスタで構成され前記アクティブマトリクス回路を駆動する周辺駆動回路と、
を有し、
１階調に必要とされる電圧をＶｇｒ、全画素容量をＣｔ、ゲイトードレイン間容量をＣｇｄ、ゲイト電圧のＯＮ／ＯＦＦの差をΔＶｇ、フィードスルー電圧をΔＶｓとしたとき、
ゲイト信号電圧を駆動する周辺駆動回路の薄膜トランジスタの移動度はアクティブマトリクス回路に配置された薄膜トランジスタの移動度よりも大きいことを特徴とするアクティブマトリクス表示装置。 - 基板上に形成された、結晶性珪素膜を用いた薄膜トランジスタと、
前記薄膜トランジスタに接続された画素電極と、
前記画素電極に対向して設けられた対向電極と、
前記画素電極及び前記対向電極の間に設けられた液晶と、
を含むアクティブマトリクス回路と、
薄膜トランジスタで構成され、前記アクティブマトリクス回路を駆動するための周辺駆動回路と、
を有し、
１階調に必要とされる電圧をＶｇｒ、全画素容量をＣｔ、ゲイトードレイン間容量をＣｇｄ、ゲイト電圧のＯＮ／ＯＦＦの差をΔＶｇ、フィードスルー電圧をΔＶｓとしたとき、
- 基板上に形成された、結晶性珪素膜を用いた薄膜トランジスタと、
前記薄膜トランジスタに接続された画素電極と、
前記画素電極に対向して設けられた対向電極と、
前記画素電極及び前記対向電極の間に設けられた液晶と、
層間絶縁膜を介して前記画素電極の周辺部と重なるように設けられたブラックマトリクスと、
を含むアクティブマトリクス回路と、
薄膜トランジスタで構成され、前記アクティブマトリクス回路を駆動するための周辺駆動回路と、
を有し、
１階調に必要とされる電圧をＶｇｒ、全画素容量をＣｔ、ゲイトードレイン間容量をＣｇｄ、ゲイト電圧のＯＮ／ＯＦＦの差をΔＶｇ、フィードスルー電圧をΔＶｓとしたとき、
- 請求項４において、前記ブラックマトリクスは、チタンまたはクロムを含むことを特徴とするアクティブマトリクス表示装置。
- 基板上に形成された、結晶性珪素膜を用いた薄膜トランジスタと、
前記薄膜トランジスタに接続された画素電極と、
前記画素電極に対向して設けられた対向電極と、
前記画素電極及び前記対向電極の間に設けられた発光素子と、
を含むアクティブマトリクス回路と、
薄膜トランジスタで構成され、前記アクティブマトリクス回路を駆動するための周辺駆動回路と、
を有し、
１階調に必要とされる電圧をＶｇｒ、全画素容量をＣｔ、ゲイトードレイン間容量をＣｇｄ、ゲイト電圧のＯＮ／ＯＦＦの差をΔＶｇ、フィードスルー電圧をΔＶｓとしたとき、
- 請求項２乃至６のいずれか一項において、前記アクティブマトリクス回路の薄膜トランジスタのゲイト電極は、アルミニウムを含むことを特徴とするアクティブマトリクス表示装置。
- 請求項２乃至７のいずれか一項において、前記アクティブマトリクス回路の薄膜トランジスタは、チャネル形成領域及びソース領域の間、並びにチャネル形成領域及びドレイン領域の間に低濃度不純物領域を有することを特徴とするアクティブマトリクス表示装置。
- 請求項２乃至８のいずれか一項において、前記周辺駆動回路の薄膜トランジスタは、チャネル形成領域及びソース領域の間、並びにチャネル形成領域及びドレイン領域の間に低濃度不純物領域を有することを特徴とするアクティブマトリクス表示装置。
- 請求項１乃至９のいずれか一項において、前記結晶性珪素膜は、多結晶珪素膜または微結晶珪素膜であることを特徴とするアクティブマトリクス表示装置。
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