JPH09102613A

JPH09102613A - アクティブマトリクス表示装置

Info

Publication number: JPH09102613A
Application number: JP2620896A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Jun Koyama; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1995-01-20
Filing date: 1996-01-19
Publication date: 1997-04-15
Anticipated expiration: 2016-01-19
Also published as: JP3917209B2

Abstract

(57)【要約】【目的】特に結晶化を促進させる触媒元素を用いて得
られた結晶性シリコンを活性層とする薄膜トランジスタ
（ＴＦＴ）によって構成されたアクティブマトリクス表
示装置のＯＦＦ電流を低減させる構成を提供する。【構成】アクティブマトリクス表示装置において、ス
イッチング素子として１個の画素電極に対して複数の薄
膜トランジスタを直列に接続して設け、前記直列接続し
た薄膜トランジスタの両端を除く少なくとも１個の薄膜
トランジスタが常時ＯＮ状態とすることにより、前記直
列接続した薄膜トランジスタの間に抵抗成分および容量
成分を構成せしめ、前記スイッチング素子のＯＦＦ時の
リーク電流を低減せしめる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリクス
表示装置の表示画面の画質向上をはかる回路および素子
に関する。特に本発明は、スイッチング素子として薄膜
トランジスタ（ＴＦＴ）を有する回路を用い、該ＴＦＴ
の活性層はアモルファスシリコンの結晶化を促進する触
媒元素を用いて結晶化をおこなったシリコン半導体によ
って構成されているものに関する。

【０００２】

【従来の技術】アクティブマトリクス型表示装置とは、
各画素にスイッチング素子を設け、映像信号線より供給
される信号を該スイッチング素子によって画素に供給す
る仕組みを有する表示装置であり、単純マトリクス型表
示装置よりも大容量の表示を鮮明におこなうことができ
る。従来、スイッチング素子としてはアモルファスシリ
コン半導体を用いたＴＦＴが使用されていた。しかしな
がら、結晶性シリコン半導体を用いたＴＦＴは、従来の
アモルファスシリコン半導体を用いたものに比較して、
動作速度が１０倍以上も大きいので、大容量表示に適し
ており、最近では、この面で開発が進められている。し
かしながら、結晶性シリコン半導体には幾つかの問題が
あった。

【０００３】第１の問題はシリコンの結晶化の問題であ
った。結晶性シリコンはアモルファスシリコンを結晶化
せしめることにより得られる。従来は２つの方法が知ら
れていた。１つはレーザー等の強光を照射して瞬間的に
結晶化せしめる方法で、光アニールと称される。この方
法の問題点は安定した大エネルギーのレーザー発振器が
得られないため、再現性、量産性に乏しいということで
ある。

【０００４】他の方法は熱アニール法もしくは固相成長
法と呼ばれるもので、通常、６００℃以上の温度で熱ア
ニールをおこなうことにより、アモルファスシリコンを
固相成長させて、結晶化せしめるものである。この方法
においては、結晶化に要する時間はアニール温度に依存
し、１０００℃程度の高温では１時間以内に結晶化を完
了することができる。しかしながら、このような高温に
使用できる基板は石英以外にはなく、基板コストが大き
くなった。また、得られるシリコン膜の結晶性も好まし
いものではなかった。

【０００５】これに対し、多くの硼珪酸ガラスの使用で
きる６００℃程度のアニールでは、結晶性の良好なシリ
コン膜が得られたが、結晶化に要する時間が２４時間以
上にもなり、量産性の点で問題があった。

【０００６】第２の問題は結晶性シリコンを用いたＴＦ
Ｔでは、ゲイト電極に逆バイアス電圧を印加した際のリ
ーク電流（ＯＦＦ電流）が大きいということである。こ
れは、結晶粒界に起因すると見られており、結晶性シリ
コンを用いてアクティブマトリクス型表示装置を作製す
る上で最大の問題となっていた。

【０００７】Ｎチャネル形ＴＦＴの場合、ゲイト電圧を
負にバイアスした時のＯＦＦ電流は、半導体薄膜の表面
に誘起されるＰ型層と、ソース領域及びドレイン領域の
Ｎ型層との間に形成されるＰＮ接合を流れる電流により
規定される。そして、半導体薄膜中（特に粒界）には多
くのトラップが存在するため、このＰＮ接合は不完全で
あり接合リーク電流が流れやすい。ゲイト電圧を負にバ
イアスするほどＯＦＦ電流が増加するのは半導体薄膜の
表面に形成されるＰ型層のキャリア濃度が増加して、Ｐ
Ｎ接合のエネルギー障壁の幅が狭くなるため、電界の集
中が発生して、接合リーク電流が増加することによるも
のである。

【０００８】このようにして生じるＯＦＦ電流は、ソー
ス／ドレイン電圧に大きく依存する。例えば、ＴＦＴの
ソース／ドレイン間に印加される電圧が大きくなるにし
たがって、ＯＦＦ電流が飛躍的に増大することが知られ
ている。すなわち、ソース／ドレイン間に５Ｖの電圧を
加えた場合と１０Ｖの電圧を加えた場合とでは、後者の
ＯＦＦ電流は前者の２倍ではなく、１０倍にも１００倍
にもなる場合がある。また、このような非線型性はゲイ
ト電圧にも依存する。一般にゲイト電圧の逆バイアスの
値が大きい場合（Ｎチャネル型では、大きなマイナス電
圧）には、両者の差が著しい。

【０００９】

【発明が解決しようとする課題】上記の第１の問題に関
しては、本発明人らは、ニッケル、白金、鉄、コバル
ト、パラジウム等を微量添加することによりアモルファ
スシリコンの結晶化を促進できることを見出した（特開
平６−２４４１０４）。これらの金属元素（以下、触媒
元素と言う）を添加した結果、典型的には５５０℃で４
時間、更に、より低温・短時間の熱アニールで結晶化を
成就することが可能となった。加えて、従来の熱アニー
ル法では、アモルファスシリコンは１０００Å以上の厚
いものではほとんど結晶化しなかったのだが、触媒元素
を用いると、１０００Å以下、典型的には３００〜８０
０Åの厚さでも十分な結晶化が起こることがわかった。

【００１０】また、本発明人の研究の結果、これらの触
媒元素を使用して結晶化せしめたシリコンを用いてＴＦ
Ｔを作製する場合には、結晶化工程の観点から、また、
特性・信頼性の観点から、触媒元素のシリコン中への残
留濃度は１×１０¹⁵〜１×１０¹⁹原子／ｃｍ³ とするこ
とが好ましいことが明らかになった。

【００１１】このように、第１の問題は解決されたので
あるが、第２の問題は未解決のままであった。逆に触媒
元素を用いて結晶化せしめたシリコン膜は結晶成長が針
状に進行する（従来の熱アニール法では粒状に成長す
る）ことと、結晶の長径が数μｍ以上（従来の熱アニー
ル法では１μｍ以下）と大きいことのため、ＴＦＴ特性
が結晶粒界の影響を大きく受け、ＯＦＦ電流のバラツキ
が大きいことが新たな問題として浮かび上がった。典型
的には、ＯＦＦ電流が１０００ｐＡから１ｐＡというよ
うに３桁も変動した。

【００１２】図２（Ａ）にアクティブマトリクス表示装
置の従来例の概略図を示す。図中の破線で囲まれた領域
２０４が表示領域であり、その中にＴＦＴ２０１がマト
リクス状に配置されている。ＴＦＴ２０１のソース電極
に接続している配線が画像（データ）信号線２０６であ
り、前記ＴＦＴ２０１のゲイト電極に接続している配線
がゲイト（選択）信号線２０５である。

【００１３】この回路では、スイッチング素子はＴＦＴ
２０１であり、ゲイト信号線２０５の信号にしたがっ
て、データのスイッチングをおこない、液晶セル２０３
を駆動する。補助容量２０２は、液晶セル２０３の容量
を補強するためのコンデンサであり、画像データの保持
用として用いられる。実際のマトリクスにおいては、こ
の回路がマトリクス状に多数配置されている。

【００１４】マトリクス全面にわたって均一な表示をお
こなうにはすべてのＴＦＴ２０１の特性がそろっている
ことが必要である。なかでも、ＯＦＦ電流は１０ｐＡ以
下、好ましくは１ｐＡ以下であることが要求される。も
し、ＯＦＦ電流が１０００ｐＡに達するＴＦＴ２０１は
十分な電荷が保持できないため、画像信号が瞬時に失わ
れてしまう。

【００１５】このような不良ＴＦＴが全画素中数個であ
れば問題とは言えないが、数％にも及ぶ場合には、表示
が非常に見づらくなる。特に、前記したような触媒元素
を用いて得られた結晶性シリコンを用いたＴＦＴでは顕
著であった。

【００１６】この問題を解決するためには、例えば、特
公平５−４４１９５と特公平５−４４１９６に記述され
ているように、ＴＦＴを直列に接続する方法（マルチゲ
イト法）が提案されている。これは、個々のＴＦＴのソ
ース／ドレインに印加される電圧を減少させることによ
って、個々のＴＦＴのＯＦＦ電流を低減せしめることを
意図している。例えば、図２（Ｂ）のように２個のＴＦ
Ｔを直列に接続した場合、個々のＴＦＴのソース／ドレ
インに印加される電圧は半分になる。ソース／ドレイン
に印加される電圧が半分になれば、前述の議論からＯＦ
Ｆ電流は１／１０にも１／１００にもなる。

【００１７】しかしながら、液晶ディスプレーの画像表
示に要求される特性が厳しくなると、上記のマルチゲイ
ト法でも必要なだけＯＦＦ電流を下げることが難しくな
った。すなわち、ゲイト電極の数（薄膜トランジスタの
数）を３個、４個、５個と増やしても、各ＴＦＴのソー
ス／ドレインに印加される電圧は１／３、１／４、１／
５というようにわずかづつしか減らないからである。ソ
ース／ドレインに印加される電圧を１／１００にするに
は、ＴＦＴが１００個必要であった。

【００１８】すなわち、この方式では、ゲイト数を２個
にした場合においてが最も効果が顕著であったものの、
それ以上のゲイトを設けてもあまり大きな効果は期待で
きないことであった。特に、触媒元素を用いて結晶化せ
しめたシリコン膜を用いたＴＦＴにおいては、前記した
通り、ＯＦＦ電流が非常に大きいものが極めて高い頻度
で出現するのであるが、この影響を十分に打ち消すには
有効でなかった。

【００１９】

【課題を解決するための手段】本発明は、上記のような
問題を鑑みてなされたものであり、画素電極に接続する
ＴＦＴのソース／ドレインに印加される電圧を通常の場
合の１／１０以下、好ましくは１／１００以下とするこ
とによって、ＯＦＦ電流を低減させる画素回路を提供す
ることを目的とする。更に、特徴的なことは、上記目的
のためのＴＦＴの数を十分に少なくすることである。好
ましくは５個以下、より好ましくは３個のＴＦＴによっ
て、上記目標を達成する。

【００２０】すなわち、本発明は、アクティブマトリク
ス回路に関し、１個の画素電極に対して少なくとも３個
のＴＦＴを直列に接続し、前記直列接続したＴＦＴのう
ち、画像信号線に接続するものを除く、少なくとも１個
のＴＦＴが常時、もしくはほとんどの時間においてＯＮ
状態になっている回路をスイッチング素子として用い
る。本発明においては、ＴＦＴの活性層は結晶性シリコ
ンによって構成され、１×１０¹⁵〜１×１０¹⁹原子／ｃ
ｍ³ のシリコンの結晶化を促進する触媒元素が含有され
ていること、もしくは、ＴＦＴの活性層は触媒元素を用
いて結晶化されたことを特徴とする。

【００２１】ここで、直列接続されたＴＦＴのうち、も
う一端は画素電極に接続してもよい。また、直列接続さ
れたＴＦＴのゲイト電極は常時ＯＮ状態のＴＦＴを除き
共通化してもよい。もちろん、独立に駆動してもよい
が、集積度の点で前者が有利である。さらに、上記のＴ
ＦＴのうち画素電極に接続されるＴＦＴのチャネルの両
端にＬＤＤ領域やオフセット領域を設けてもよい。

【００２２】本発明の基本的な思想は、ＴＦＴを３つ、
もしくはそれ以上接続し、うち、中央のＴＦＴの少なく
とも１つは、ゲイト電極に一定電圧を印加して常時ＯＮ
状態とする、もしくは、他のＴＦＴがＯＦＦとなってい
るときのほとんどの時間をＯＮ状態として使用すること
を特徴とする。

【００２３】図１（Ａ）の例では、直列に接続されたＴ
ＦＴ１０３、１０４、１０５のうち、ＴＦＴ１０３のソ
ースを画像信号線１０１に接続して、ＴＦＴ１０４のド
レインを画素電極１０６に接続する。ＴＦＴ１０３、１
０４それぞれのゲイト電圧はゲイト信号線１０２で制御
される。

【００２４】そして、中央のＴＦＴ１０５のゲイト電極
に電源１０７より常時適切な正電圧を印加して、ＴＦＴ
１０５をＯＮ状態とする。必要に応じては、画素セル１
０６と並列に補助容量１０８を付加してもよい。

【００２５】図１（Ａ）に示す回路図のうち、ＴＦＴ１
０３、１０４、１０５のゲイト電極近傍の様子を図１
（Ｄ）に示す。この回路の作製方法に関しては、図４を
用いて実施例で説明されるので、ここでは、概略だけを
述べる。

【００２６】回路は１つのシリコン半導体被膜（活性
層）上に３つのＴＦＴ１０３、１０４、１０５（それぞ
れ、点線で概念的な領域を示す）が形成されており、個
々のＴＦＴのゲイト電極４０５、４０７、４０６が半導
体被膜を横断して設けられている。そして、半導体領域
のうち、左端の領域４１１（＝ＴＦＴ１０３のソース）
には画像信号線１０１が、また、右端の領域４１４（＝
ＴＦＴ１０４のドレイン）には画素セル１０６の画素電
極がそれぞれ接続される。

【００２７】図１（Ａ）の回路の等価回路を図２（Ｃ）
に示す。図１（Ａ）と同一の符号は同一の部材を示す。
等価的には、ＴＦＴ１０５は実質的に静的な容量成分２
２３と抵抗成分２２５の結合として表される。これらの
容量・抵抗成分２２３、２２５は、厳密には、ＴＦＴ１
０５のソース／ドレインの電位の変動に従って変動する
ものであるが、ＴＦＴ１０５のゲイト電位が適切な値に
保たれているかぎりは、そのような変動は無視できる。
また、容量成分２２３と抵抗成分２２５は厳密には分布
定数的な回路構成を有しているが、以下では、実質的な
問題がないために、図２（Ｃ）に示すような回路構成で
示す。

【００２８】

【作用】具体的な動作について述べる。ゲイト信号線１
０２に選択信号が送られたときに、画像信号線１０１側
のＴＦＴ１０３と画素セル１０６側のＴＦＴ１０４がど
ちらもＯＮとなる。一方、中央のＴＦＴ１０５はおいて
は、画像信号線１０１からの信号に応じて、容量成分２
２３と画素セル２２６が充電される。十分に充電がなさ
れた（平衡）段階では、画素セル１０６側のＴＦＴ１０
４のソース／ドレイン間の電圧はほぼ等しい状態とな
る。

【００２９】この状態でゲイト信号線１０２の選択信号
が切られると、画像信号線１０１側のＴＦＴ１０３と画
素セル１０６側のＴＦＴ１０４はいずれもＯＦＦとな
る。その後、画像信号線１０１には他の画素の信号が印
加されており、画像信号線１０１側のＴＦＴ１０３は有
限のＯＦＦ電流があるので、中央のＴＦＴ１０５に形成
された容量成分２２３に充電された電荷が放出され、電
圧が低下することとなる。しかし、この速度は、図２
（Ａ）で示した通常のアクティブマトリクス回路の容量
２０２の電圧降下と同じ程度の速度で進行する。

【００３０】一方、画素電極側のＴＦＴ１０４に関して
は、当初、ソース／ドレイン間の電圧がほぼ０であった
ために、ＯＦＦ電流は極めて僅かであったが、その後、
中央のＴＦＴ１０５の容量成分２２３の電圧が降下する
ため、徐々にソース／ドレイン間の電圧が増加するた
め、ＯＦＦ電流も増加することとなる。しかしながら、
このＯＦＦ電流の増加による画素セル１０６の電圧降下
が図２（Ａ）に示す通常のアクティブマトリクス回路に
おけるものよりも十分に緩やかであることは言うまでも
ない。また、中央のＴＦＴ１０５においては、抵抗成分
２２５も存在するので、ＯＦＦ電流をより低減する効果
を有する。

【００３１】このようにＯＦＦ電流を平均的に低減でき
る効果も有するものであるが、本発明によれば、ＯＦＦ
電流の大きなスイッチング素子の発生確率を激減させる
こともできる。例えば、図１（Ａ）において、ＴＦＴ１
０３もしくは１０４のいずれか一方が非常にＯＦＦ電流
の大きなものであったとしても、他方が正常なものであ
ることにより、全体として、ＯＦＦ電流抑制の効果を示
すためである。従って、ＴＦＴ１０３と１０４が双方と
もＯＦＦ電流が大きく、不良である確率は非常に小さい
ため、スイッチング素子のＯＦＦ電流をＴＦＴの９９％
を１ｐＡ以下、９９．９９％を１０ｐＡ以下とすること
ができ、画像に障害を生じる１００ｐＡ以上のＯＦＦ電
流を有するスイッチング素子の発生率は１ｐｐｍ以下と
することができる。

【００３２】特に、ＴＦＴ１０４のＯＦＦ電流が大きな
場合には、ＴＦＴ１０５の容量は図２（Ａ）における補
助容量２０２と同じ作用を示し、画素の電荷保持能力を
維持できる。

【００３３】なお、ＴＦＴ１０３、１０４のチャネルに
ＬＤＤ領域またはオフセット領域を形成すると、それら
の領域はドレイン抵抗・ソース抵抗となるため、ドレイ
ン接合の電界強度を緩和させ、さらにＯＦＦ電流を減少
させることができることは言うまでもない。特に画素電
極側のＴＦＴ１０４のチャネルの両端にＬＤＤ（低濃度
不純物）領域やオフセット領域を形成すると有効であ
る。

【００３４】また、例えば、図２（Ａ）に示すＴＦＴ２
０１と図２（Ｃ）に示すＴＦＴ１０３が同じ程度の特性
であったとし、容量２０２及び１０８はそれぞれ１フレ
ームの間に電圧が当初の１０Ｖから９０％の９Ｖになる
ものとする。図２（Ａ）の場合は、１フレームの間に画
素セル２０３の電圧が９Ｖにまで降下してしまう。

【００３５】他方、図２（Ｃ）の場合には、容量２２３
の電圧が９Ｖに降下しても、ＴＦＴ１０３のソース／ド
レイン間の電圧は１Ｖであるので、ＯＦＦ電流は極めて
小さく、しかも、それは１フレームの終了時点での話で
あるから、画素セル２０６や容量１０６から放出された
累積の電荷量は極めて少なく、したがって、画素セル１
０６の電圧は１０Ｖとほとんど変わらない。

【００３６】図２（Ｂ）の場合との比較は簡単ではない
が、図２（Ｂ）においては、ＴＦＴ１個のソース／ドレ
インに印加される電圧は、図２（Ａ）の場合の１０Ｖの
半分の５Ｖであり、図２（Ｃ）のＴＦＴ１０４の場合の
ように、ソース／ドレイン間の電圧が１Ｖということは
起こりえない。したがって、この面からも本発明の優位
性は明らかである。

【００３７】図１（Ａ）の例では、中央のＴＦＴ１０５
はその両端のＴＦＴ１０３、１０４と同じ導電型（この
場合はＮチャネル型）であったが、図１（Ｂ）のよう
に、逆導電型（すなわち、Ｐチャネル型）を有するＴＦ
Ｔ１１５を配置してもよい。ただし、その場合には中央
のＴＦＴ１１５のゲイト電極に印加する電圧の極性は、
図１（Ａ）の場合と逆になる。

【００３８】また、より多くのＴＦＴを直列接続して回
路を構成してもよい。例えば、図１（Ｃ）に示すよう
に、導電型の異なるＴＦＴ１２１〜１２５を交互に直列
接続してもよい。ＴＦＴ１２２及び１２４のゲイトに
は、ＴＦＴ１２２、１２４を常時ＯＮ状態にするため
に、電源１２６、１２７がそれぞれ接続されている。な
お、ＴＦＴ１２１〜１２５の導電性をすべて同じにして
もよい。

【００３９】図１（Ｃ）の等価回路を図２（Ｄ）に示
す。図１（Ｃ）と同一の符号は同一の部材を示す。ＴＦ
Ｔ１２２、１２４は容量成分２２１、２２３と抵抗成分
２２２、２２４の接続回路として表される。

【００４０】図１（Ｃ）において、全部でＴＦＴを５つ
使用しているため、３つのＴＦＴを使用する場合より
も、ＯＦＦ電流低減の効果がさらに大きくなる。しかし
ながら、ＴＦＴを７個、９個と使用してもＯＦＦ電流低
減の効果はそれほど増大しない。回路構成等を考慮する
とＴＦＴを５つ以下とすることが好ましい。

【００４１】なお、図１（Ａ）〜（Ｃ）では、直列した
ＴＦＴの両端のＴＦＴがゲイト信号線１０２に接続され
た構成を有しているが、このうち、画素電極に接続する
ＴＦＴが常時もしくはほとんどの時間ＯＮとなるように
してもよい。例えば、図１（Ｃ）のＴＦＴ１２５を取り
除いたような回路であってもよい。このような回路は、
丁度、図１（Ａ）の回路の画素電極とＴＦＴ１０４の間
にＴＦＴによる容量を付加したものであり、このＴＦＴ
は補助容量１０８に相当する。

【００４２】

【実施例】

〔実施例１〕本実施例では、図１（Ａ）の動作例につ
いて説明する。ＴＦＴ１０３〜１０５はすべてＮチャネ
ル型とするが、Ｐチャネル型でも同様である。むしろ、
触媒元素を用いて得た結晶性シリコン半導体を用いた薄
膜トランジスタにおいては、Ｐチャネル型の方がＯＦＦ
電流が小さく、劣化しにくいという長所がある。

【００４３】２個の薄膜トランジスタ１０３、１０４は
ゲイトの配線を共有し、ゲイト信号線１０２に接続され
る。また、ＴＦＴ１０３のソースは画像信号線１０１に
接続されている。前記２個のＴＦＴ１０３、１０４の間
に、常時ＯＮ状態のＴＦＴ１０５を接続する。ＴＦＴ１
０５を常時ＯＮとするためには、電源１０７によって、
画像信号等によって影響がほとんどないような十分高い
正の電位をゲイトに与えることが望ましい。

【００４４】例えば、画像信号が−５Ｖ〜＋５Ｖで変動
する場合には、ＴＦＴ１０５のゲイトは＋８Ｖ以上、好
ましくは＋１０Ｖ以上の電位に常に保たれることが望ま
しい。例えば、ＴＦＴ１０５のゲイトの電位が＋６Ｖで
あれば、ゲイト／ソース間の電位差はＴＦＴのしきい値
電圧の近辺の＋１〜＋１１Ｖの間で変動し、ＴＦＴ１０
５において得られる容量は画像信号の影響を受けて大き
く変動する。これに対して、ＴＦＴ１０５のゲイトの電
位が＋１０Ｖであれば、ゲイト／ソース間の電位差は＋
５〜＋１５Ｖの間で変動するが、しきい値電圧と十分に
離れているので、ＴＦＴ１０５において得られる容量の
変動はほとんどない。

【００４５】液晶セル１０６（および、必要によっては
補助容量１０８）はＴＦＴ１０４のドレインに接続す
る。そして、液晶セル１０６（と補助容量１０８）の他
端は接地準位に接続すればよい。なお、ＴＦＴ１０５の
ＭＯＳ容量の大きさは液晶セル１０５（と必要によって
は補助容量１０８との容量の和）との比率において最適
なものを決定すればよい。

【００４６】以下に、図１（Ａ）の動作について説明す
る。まず２個のＴＦＴ１０３、１０４のゲイトに‘Ｈ’
レベルの電圧が印加され、前記ＴＦＴ１０３、１０４が
ＯＮ状態になる。そして、ＴＦＴ１０３のソースには画
像信号に応じた電流が流れ、このときの中央のＴＦＴ１
０５は主として容量として機能し、充電される。同時
に、ＴＦＴ１０５は常時ＯＮ状態であるため、ＴＦＴ１
０４のソースからドレインにも電流が流れ、液晶セル１
０６を充電する。

【００４７】次に、ＴＦＴ１０３、１０４のゲイトに
‘Ｌ’レベルの電圧が印加されると、ＴＦＴ１０３、１
０４はＯＦＦ状態になり、ＴＦＴ１０３のソースの電圧
が降下し、常時ＯＮ状態のＴＦＴ１０５に蓄えられてい
た電荷に対してＯＦＦ電流が流れ、放電を開始する。し
かし、ＴＦＴ１０５の容量により、画素に接続されてい
るＴＦＴ１０４のドレイン／ソース間の電圧降下は遅れ
る。また、ＴＦＴ１０５の抵抗成分によってもＯＦＦ電
流は低減される。以上の効果によって、液晶セル１０６
の電荷は緩やかに減少し、次の画面でＴＦＴ１０３、１
０４がＯＮ状態になるまで、液晶セル１０６の電圧は降
下する。

【００４８】図１（Ａ）において、常時ＯＮ状態のＮチ
ャネル型ＴＦＴ１０５を削除した回路を考えてみる。２
個のＮチャネル型ＴＦＴ１０３、１０４はゲイトの配線
を共有し、液晶セル１０６はＴＦＴ１０４のドレインに
接続する。これは図２（Ｂ）に示した、いわゆるマルチ
ゲイト型の回路である。

【００４９】まず２個のＴＦＴ１０３、１０４のゲイト
電極に‘Ｈ’レベルの電圧が印加され、ＴＦＴがＯＮ状
態になる。そして、ＴＦＴのソースに電流が流れ、液晶
セル１０６を充電する。

【００５０】次に、ＴＦＴ１０３、１０４のゲイトに
‘Ｌ’レベルの電圧が印加され、ＴＦＴ１０３、１０４
がＯＦＦ状態になり、ＴＦＴ１０３のソースの電圧が降
下することにより、ＴＦＴ１０４のドレインの電圧も降
下する。よって液晶セル１０６が放電を開始する。しか
し、２つのＴＦＴ１０３、１０４の間に容量成分や抵抗
成分がないため、液晶セル１０６の電圧降下は図１
（Ａ）の回路よりも大きくなってしまう。

【００５１】図１（Ａ）の回路図で示されるアクティブ
マトリクスのスイッチング素子は、図１（Ｄ）に示すよ
うな構成でもよいが、図３に示すような構成とすると、
専有面積を低減できる。以下、図３の説明をする。ま
ず、概略Ｕ字型もしくはコの字型もしくは馬蹄型をした
結晶性シリコン半導体被膜３０１を形成する。該半導体
被膜は触媒元素を用いて結晶化せしめ、典型的には、１
×１０¹⁵〜１×１０¹⁹原子／ｃｍ³ の触媒元素を含有し
ている。（図３（Ａ））

【００５２】この半導体被膜に対してゲイト信号線３０
２および容量線３０３を図３（Ｂ）のように配置させ
る。すなわち、半導体被膜３０１はゲイト信号線３０２
と２か所の交点と、容量線３０３と１か所の交点を有す
る。容量線３０３はゲイト信号線３０２と平行にマトリ
クス上に形成されるが、一定の電圧に維持される。この
結果、半導体被膜３０１と容量線３０３によって形成さ
れたＴＦＴは、主として静的な容量・抵抗として機能す
る。これは、図１（Ａ）においてＴＦＴ１０５に相当す
る。

【００５３】一方、図１（Ａ）のＴＦＴ１０３、１０４
に該当するのは、ゲイト信号線３０２と半導体被膜３０
１によって形成された２か所の交点部分である。ゲイト
信号線３０２と容量線３０３をマスクとして半導体被膜
３０１にＮ型（もしくはＰ型）のドーピングをおこなえ
ば、ＴＦＴ１０３のソースに相当する領域３０４とＴＦ
Ｔ１０４のドレインに相当する領域３０７が形成され、
これらは、それぞれ、画像信号線と画素電極に接続され
る。

【００５４】また、ＴＦＴ１０３のドレインに相当する
領域３０５とＴＦＴ１０４のソースに相当する領域３０
６も形成される。すなわち、半導体領域には、画像信号
線とコンタクトを有する領域と、画素電極とコンタクト
を有する領域と、ゲイト信号線と容量線とによって分離
された２つのＮ型（もしくはＰ型）導電型を示す領域と
が形成される。

【００５５】なお、図３（Ｃ）に示すように容量線３０
３と半導体被膜３０１とが完全に重ならず、一部半導体
被膜３０１のはみだした領域３０８が形成されても何ら
問題はない。必要なことは領域３０５と３０６が容量線
３０３とゲイト信号線３０２によって完全に分離されて
いることである。

【００５６】以上のように主として半導体被膜（活性
層）の形状を工夫することにより、回路の集積度を向上
させることができる。もし、図１（Ｃ）に示すような５
つのＴＦＴを有するスイッチング素子を形成するなら
ば、半導体被膜を概略Ｎ字型もしくはＳ字型として、こ
れに容量線やゲイト信号線を重ねればよい。

【００５７】〔実施例２〕本実施例は実施例１で示した
回路の作製工程に関するものである。本実施例では、ゲ
イト電極を陽極酸化することにより、オフセットゲイト
を構成し、より一層、ＯＦＦ電流を低減することを特色
とする。なお、ゲイト電極を陽極酸化する技術は特開平
５−２６７６６７に開示されている。

【００５８】図４の（Ａ）〜（Ｄ）に本実施例の工程を
示す。まず、基板４０１（コーニング７０５９、１００
ｍｍ×１００ｍｍ）上に、下地膜として酸化珪素膜４０
２を１０００〜５０００Å、例えば、３０００Åに成膜
した。この酸化珪素膜４０２の成膜には、ＴＥＯＳをプ
ラズマＣＶＤ法によって分解・堆積して成膜した。この
工程はスパッタ法によっておこなってもよい。

【００５９】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファスシリコン膜を３００〜１５００
Å、例えば、５００Å堆積し、熱アニール法により結晶
化せしめた。その際には、特開平６−１４４２０４に開
示された技術にしたがって、触媒元素としてニッケルを
微量添加して結晶化をおこなった。ニッケルの添加方法
としては、薄い酸化珪素膜を形成したアモルファスシリ
コン膜上に１ｐｐｍの酢酸ニッケル水溶液を塗布・乾燥
させた。その後、これを５５０℃の雰囲気に４時間放置
した。

【００６０】なお、上記の熱アニール工程後に、レーザ
ー照射等の光アニールを追加して、さらに結晶性を向上
させてもよい。そして、このように結晶化させたシリコ
ン膜をエッチングして、島状領域４０３を形成した。さ
らに、この上にゲイト絶縁膜４０４を形成した。ここで
は、プラズマＣＶＤ法によって厚さ７００〜１５００
Å、例えば、１２００Åの酸化珪素膜を形成した。この
工程はスパッタ法によっておこなってもよい。

【００６１】その後、厚さ１０００Å〜３μｍ、例え
ば、５０００Åのアルミニウム１ｗｔ％のＳｉ、もしく
は０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ法
によって形成して、これをエッチングしてゲイト電極４
０５、４０６、４０７を形成した。（図４（Ａ））

【００６２】そして、ゲイト電極４０５〜４０７に電解
溶液中で電流を通じて陽極酸化し、厚さ５００〜２５０
０Å、例えば、２０００Åの陽極酸化物を形成した。用
いた電解溶液は、Ｌ−酒石酸をエチレングリコールに５
％の濃度に希釈し、アンモニアを用いてｐＨを７．０±
０．２に調整したものである。その溶液中に基板を浸
し、定電流源の＋側を基板上のゲイト電極に接続し、−
側には白金の電極を接続して２０ｍＡの定電流状態で電
圧を印加し、１５０Ｖに達するまで酸化を継続した。さ
らに、１５０Ｖの定電圧状態で、電流が０．１ｍＡ以下
になるまで酸化を継続した。この結果、厚さ２０００Å
の酸化アルミニウム被膜４０８、４０９、４１０が得ら
れた。

【００６３】その後、イオンドーピング法によって、島
状領域４０３に、ゲイト電極部（すなわち、ゲイト電極
４０５〜４０７とその周囲の陽極酸化物被膜４０８〜４
１０）をマスクとして、不純物（ここでは燐）を自己整
合的に注入して、Ｎ型不純物領域を形成した。ここで、
ドーピングガスとしてはフォスフィン（ＰＨ₃ ）を用い
た。この場合のドーズ量は１×１０¹⁴〜５×１０¹⁵原子
／ｃｍ² 、加速電圧は６０〜９０ｋＶ、例えば、ドーズ
量を１×１０¹⁵原子／ｃｍ² 、加速電圧は８０ｋＶとし
た。この結果、Ｎ型不純物領域４１１〜４１４が形成さ
れた。この段階で素子を上面から見た様子は図１（Ｄ）
に示される。（図４（Ｂ））

【００６４】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物領域４１１〜４１４の活性化をおこ
なった。レーザーのエネルギー密度は２００〜４００ｍ
Ｊ／ｃｍ² 、好ましくは２５０〜３００ｍＪ／ｃｍ² が
適当であった。この工程は熱アニールによっておこなっ
てもよい。本実施例では、島状領域４０３は触媒元素
（ニッケル）を含有しているので、通常の場合に比較し
て低温の熱アニールで活性化できる（特開平６−２６７
９８９参照。）

【００６５】このようにしてＮ型不純物領域が形成され
たのであるが、本実施例では、陽極酸化物被膜４０８〜
４１０の厚さ分だけ、不純物領域４１１〜４１４がゲイ
ト電極４０４〜４０７から遠い、いわゆるオフセットゲ
イトとなっている。

【００６６】次に、層間絶縁膜として、プラズマＣＶＤ
法によって酸化珪素膜４１５を厚さ５０００Åに成膜し
た。このとき、原料ガスにＴＥＯＳと酸素を用いた。そ
して、層間絶縁膜４１５、ゲイト絶縁膜４０４のエッチ
ングをおこない、Ｎ型不純物領域４１１にコンタクトホ
ールを形成した。その後、アルミニウム膜をスパッタ法
によって形成し、エッチングしてソース電極・配線４１
６を形成した。これは画像信号線の延長である。（図４
（Ｃ））

【００６７】その後、パッシベーション膜４１７を形成
した。ここでは、ＮＨ₃ ／ＳｉＨ₄／Ｈ₂ 混合ガスを用
いたプラズマＣＶＤ法によって窒化珪素膜を２０００〜
８０００Å、例えば、４０００Åの膜厚に成膜して、パ
ッシベーション膜とした。そして、パッシベーション膜
４１７、層間絶縁膜４１５、ゲイト絶縁膜４０４のエッ
チングをおこない、Ｎ型不純物領域４１４に画素電極の
コンタクトホールを形成した。そして、インディウム錫
酸化物（ＩＴＯ）被膜をスパッタ法によって成膜し、こ
れをエッチングして画素電極４１８を形成した。

【００６８】このようにして、３つの直列したＴＦＴ４
２１、４２０、４２２が形成できた。このうち、ＴＦＴ
４２０のゲイト電極４０６には一定の正電圧を印加する
ことにより、ＴＦＴ４２０は静的な容量・抵抗として用
いることができる。（図４（Ｄ））

【００６９】なお、図４（Ｅ）のように、ゲイト電極４
０６上のパッシベーション膜４１７および層間絶縁物４
１８、ゲイト絶縁膜４０４をエッチングして、Ｎ型不純
物領域４１４に画素電極のコンタクトホールを形成する
際に、同時にゲイト電極４０６上にもコンタクトホール
を形成してもよい。陽極酸化物（酸化アルミニウム）は
酸化珪素をエッチングするフッ酸系のエッチャントでは
エッチング速度が極めて小さいので、実質的に陽極酸化
物４０９でエッチングは停止する。

【００７０】そして、このようにして形成されたホール
を覆って、画素電極４１８を形成すると、画素電極４１
８は陽極酸化物被膜４０９を挟んで、ゲイト電極４０６
と対向し、容量４１９を形成できる。この容量４１９は
図１（Ａ）における補助容量１０８に相当するもので、
画素電極の不透明部分を増加させることなく（すなわ
ち、開口率を低下させずに）、容量を付加することがで
きる。（図４（Ｅ））

【００７１】図５に本実施例の工程を示す。まず、基板
５０１上に、下地酸化珪素膜５０２（厚さ２０００Å）
を堆積し、実施例２と同様に触媒元素としてニッケルを
使用して、５５０℃、４時間の熱アニールによって結晶
化させた結晶性シリコン膜によって島状領域５０３を形
成する。さらに、この上にゲイト絶縁膜５０４を形成す
る。

【００７２】その後、厚さ、５０００Åのアルミニウム
膜をスパッタ法によって形成する。さらに、後の多孔質
陽極酸化物被膜形成工程におけるフォトレジストとの密
着性の改善のために、アルミニウム膜表面に厚さ１００
〜４００Åの薄い陽極酸化膜を形成してもよい。その
後、スピンコーティング法によって厚さ１μｍ程度のフ
ォトレジストを塗布して、フォトレジストのマスク５０
８、５０９、５１０を形成する。そして、公知のフォト
リソグラフィー法によって、ゲイト電極５０５、５０
６、５０７をエッチングにより形成した。ゲイト電極５
０５〜５０７上には、フォトレジストのマスク５０８、
５０９、５１０を残存させた。（図５（Ａ））

【００７３】次に、基板を１０％シュウ酸水溶液に浸
し、定電流源の＋側を基板上のゲイト電極５０５、５０
７に接続し、−側には白金の電極を接続して陽極酸化を
おこなった。この技術は特開平６−３３８６１２に開示
されている。すなわち、５〜５０Ｖ、例えば、８Ｖの定
電圧で、１０〜５００分、例えば、２００分陽極酸化を
おこなうことによって、厚さ５０００Åの多孔質の陽極
酸化物５１１、５１２をゲイト電極５０５、５０７の側
面に形成した。得られた陽極酸化物５１１、５１２は多
孔質であった。ゲイト電極５０５、５０７の上面には、
マスク５０８、５１０が存在するために陽極酸化はほと
んど進行しなかった。また、ゲイト電極５０６には電流
を通じなかったので、陽極酸化物は形成されなかった。
（図５（Ｂ））

【００７４】その後、マスク材を除去してゲイト電極５
０５〜５０７上面を露出させた。そして、実施例２と同
様にＬ−酒石酸をエチレングリコールに５％の濃度に希
釈し、アンモニアを用いてｐＨを７．０±０．２に調整
した電解溶液中でゲイト電極５０５、５０６、５０７に
電流を通じて陽極酸化し、厚さ５００〜２５００Å、例
えば、２０００Åの陽極酸化物を形成した。この結果、
厚さ２０００Åの緻密な酸化アルミニウム被膜５１３、
５１４、５１５が得られた。

【００７５】その後、イオンドーピング法によって、島
状シリコン領域５０３に、ゲイト電極部をマスクとして
自己整合的に不純物（ここでは燐）を注入し、Ｐ型不純
物領域を形成する。ここで、ドーピングガスとしてはジ
ボラン（Ｂ₂ Ｈ₆ ）を用いた。この場合のドーズ量は１
×１０¹⁴〜５×１０¹⁵原子／ｃｍ² 、加速電圧は４０〜
９０ｋＶ、例えば、ドーズ量を１×１０¹⁵ｃｍ^-2、加速
電圧は６５ｋＶとした。この結果、Ｐ型不純物領域５１
６〜５１９が形成される。（図５（Ｃ））

【００７６】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物領域５１６〜５１９の活性化をおこ
なった。実施例２においても記述したが、この工程は熱
アニールによるものでもよい。

【００７７】次に、層間絶縁膜として、プラズマＣＶＤ
法によって酸化珪素膜５２０を厚さ３０００Åに成膜し
た。さらに、層間絶縁膜５２０、ゲイト絶縁膜５０４の
エッチングをおこない、Ｐ型不純物領域５１６にコンタ
クトホールを形成した。その後、アルミニウム膜をスパ
ッタ法によって形成し、エッチングして画像信号線５２
１を形成した。（図５（Ｄ））

【００７８】その後、パッシベーション膜５２２を形成
し、パッシベション膜５２２、層間絶縁膜５２０、ゲイ
ト絶縁膜５０４のエッチングをおこない、陽極酸化物被
膜５１４上に開孔部を、また、Ｐ型不純物領域５１９に
画素電極のコンタクトホールを形成した。そして、スパ
ッタ法によってＩＴＯを成膜したのち、これをエッチン
グして画素電極５２３を形成した。画素電極５２３は、
図４（Ｅ）と同様に陽極酸化物被膜５１４を誘電体とし
てゲイト電極５０６と対向し、補助容量５２４を形成し
ている。（図５（Ｅ））

【００７９】以上のような工程により、Ｐチャネル型薄
膜トランジスタ５２６、５２７、５２５および補助容量
５２４を有するアクティブマトリクス回路のスイッチン
グ素子が形成された。本実施例では、トランジスタの導
電型は逆であるが、図１（Ａ）に示される回路と同じで
ある。

【００８０】本実施例ではＯＦＦ電流を抑制する必要の
ある薄膜トランジスタ５２６、５２７に関しては、実施
例２の場合によりもオフセット幅を広くした。一方、Ｍ
ＯＳ容量ではオフセットの存在は不要であるので、オフ
セットを小さくした。

【００８１】〔実施例４〕図６には、本発明を用いて
回路を形成する様子を示した。具体的なプロセスについ
ては、公知技術（もしくは実施例２、３に示される技
術）を用いればよいので、ここでは詳述しない。まず、
実施例２に示される手段によって、触媒元素を用いてア
モルファスシリコン膜を結晶化せしめ、これをエッチン
グして、概略Ｕ字型（もしくはコの字型あるいは馬蹄
型）の半導体領域（活性層）６０１〜６０４を形成し
た。ここで、活性層６０１を基準とした場合、活性層６
０２は同列次行、活性層６０３は次列・同行、活性層６
０４は次列・次行を意味する。（図６（Ａ））

【００８２】その後、ゲイト絶縁膜（図示せず）を形成
し、さらに、同一被膜をエッチングすることにより、ゲ
イト信号線６０５、６０６および、容量線６０７、６０
８を形成した。ここで、ゲイト信号線６０５、６０６及
び容量線６０７、６０８と活性層６０１〜６０４の位置
関係については図３と同様とした。（図６（Ｂ））

【００８３】そして、活性層６０１〜６０４にドーピン
グをおこなった後、各活性層６０１〜６０４の左端にコ
ンタクトホール（例えば、６１１に示される）を形成
し、さらに、画像信号線６０９、６１０を形成した。
（図６（Ｃ））

【００８４】その後、ゲイト信号線６０５、６０６と画
像信号線６０９、６１０によって囲まれた領域に画素電
極６１２、６１３を形成した。このようにして、容量線
６０７と活性層６０１においてＴＦＴ６１４、即ち、静
的な容量・抵抗が形成されたのであるが、このとき、容
量線６０７は当該行の画素電極６１３とは重ならず、１
行上の画素電極６１２と重なるように配置した。すなわ
ち、画素電極６１３にしてみれば、１行下の容量線６０
８が画素電極６１３と重なって、容量６１５を形成し
た。いうまでもなく、容量線６０７、６０８は一定の電
位に保持される。（図６（Ｄ））

【００８５】このように、容量線を当該行の１行上（も
しくは下）の画素電極と重ねる配置を取ることによっ
て、図６（Ｅ）に示すような回路が構成される。容量６
１５は図１（Ａ）の容量１０８に相当するものであり、
実質的に開口率を低下させずに、容量を付加することが
でき、回路の集積度を向上させる上で有効であった。

【００８６】〔実施例５〕本実施例は、アクティブマト
リクス表示装置において、一対の画素電極７０７、７０
８と、前記一対の画素電極の間に配置された一対のゲイ
ト信号線７０２、７０６と、前記ゲイト信号線の間に配
置された容量線７０３と、前記一対の画素電極のそれぞ
れに対して配置された２つの薄膜トランジスタと、を有
し、前記薄膜トランジスタの活性層７０５、７０６は概
略Ｕ字型もしくはコの字型もしくは馬蹄型をした結晶性
シリコン半導体被膜を１つ有し、前記一対のゲイト信号
線７０２、７０４は、前記それぞれの薄膜トランジスタ
の活性層７０５、７０６に対応して配置されており、前
記容量線７０３は、前記それぞれの薄膜トランジスタの
活性層７０５、７０６に共通に配置されていることを特
徴とする。

【００８７】また、アクティブマトリクス表示装置にお
いて、一対の画素電極７０７、７０８と、前記一対の画
素電極の間に配置された一対のゲイト信号線７０２、７
０４と、前記ゲイト信号線の間に配置された容量線７０
３と、前記一対の画素電極のそれぞれに対して配置され
た一対の薄膜トランジスタの活性層７０５、７０６と、
を有し、前記活性層７０５、７０６は概略Ｕ字型もしく
はコの字型もしくは馬蹄型を有し、前記一対の活性層の
一方７０５を横断して前記一対のゲイト信号線の一方７
０２が配置され、前記一対の活性層の他方７０６を横断
して前記一対のゲイト信号線の他方７０４が配置され、
前記容量線７０３は前記一対の活性層７０５、７０６の
両方を横断して配置されていることを特徴とする。

【００８８】本実施例は、隣合う画素電極に接続される
薄膜トランジスタ群において、容量線を共通に配置した
ことを特徴とするものである。図７に本実施例の概略の
構成を示す。

【００８９】図７において、隣合う画素電極７０７と７
０５において、馬蹄型の活性層７０５で構成される薄膜
トランジスタ群と、同じく馬蹄型の活性層７０６で構成
される薄膜トランジスタ群とが接続されている。そし
て、活性層７０５と７０６と重なる容量線７０３が共通
に配置されている。

【００９０】活性層７０５と７０６のそれぞれは、ゲイ
ト線７０３及び７０４とそれぞれ交差することにより、
直列接続された２つの薄膜トランジスタを構成してい
る。活性層７０５と７０６の一端は、画像信号線に接続
される。

【００９１】図７に示す構成の等価回路を図８に示す。
本実施例に示すような構成を採用した場合、容量線の数
を減らすことができるので、画素の開口率を高めること
ができる。なお図９に図７に示す構成を変形した例を示
す。

【００９２】

【発明の効果】以上、本発明に示したように、複数のＴ
ＦＴを適切に接続することにより、液晶セルの電圧降下
を抑制することができる。本発明においては、特に、図
１（Ｃ）に示すＴＦＴ１０５のソース／ドレイン間の電
圧は全ての駆動過程において、十分に低く保たれる。一
般に、ＴＦＴの劣化はソース／ドレイン間の電圧に依存
するので、本発明を利用することにより、その劣化を防
止することもできる。

【００９３】本発明は、より高度な画像表示が要求され
る用途において効果的である。すなわち、２５６階調以
上の極めて微妙な濃淡を表現する場合には液晶セルの放
電は１フレームの間に１％以下に抑えられることが必要
である。従来の方式は図２（Ａ）、（Ｂ）のいずれもこ
の目的には適したものではなかった。このように本発明
は工業上有益である。

【図面の簡単な説明】

【図１】本発明によるアクティブマトリクス回路のス
イッチング素子の例を示す。

【図２】従来および本発明のアクティブマトリクス回
路のスイッチング素子の回路図・等価回路を示す。

【図３】実施例１におけるアクティブマトリクス回路
のスイッチング素子の半導体領域およびゲイトの配置例
を示す。

【図４】実施例２におけるアクティブマトリクス回路
のスイッチング素子の製造工程を示す。

【図５】実施例３におけるアクティブマトリクス回路
のスイッチング素子の製造工程を示す。

【図６】実施例４におけるアクティブマトリクス回路
のスイッチング素子の製造工程を示す。

【図７】実施例５におけるアクティブマトリクス回路
の例を示す。

【図８】図７の等価回路を示す。

【図９】図７の変形例であり、アクティブマトリクス
回路の例を示す。

【符号の説明】

１０１・・・・画像信号線１０２・・・・ゲイト信号線１０３、１０４・・・・薄膜トランジスタ（Ｎチャネル
型）１０５・・・・薄膜トランジスタ（Ｎチャネル
型、常時ＯＮ）１０６・・・・画素セル１０７・・・・電源１０８・・・・補助容量

Claims

【特許請求の範囲】

【請求項１】アクティブマトリクス表示装置におい
て、画像信号線とゲイト信号線が実質的に直交して構成され
たマトリクスに画素電極を有し、１個の前記画素電極に対して少なくとも３個の薄膜トラ
ンジスタを直列に接続し、前記直列接続した薄膜トラン
ジスタの画像信号線に接続して設けられた薄膜トランジ
スタを除く少なくとも１個の薄膜トランジスタが常時Ｏ
Ｎ状態になっている回路をスイッチング素子とし、かつ、前記薄膜トランジスタの活性層は結晶性シリコン
によって構成され、１×１０¹⁵〜１×１０¹⁹原子／ｃｍ
³ のシリコンの結晶化を促進する触媒元素が含有されて
いることを特徴とするアクティブマトリクス表示装置。
【請求項２】アクティブマトリクス表示装置におい
て、画像信号線とゲイト信号線が実質的に直交して構成され
たマトリクスに画素電極を有し、１個の前記画素電極に対して少なくとも３個の薄膜トラ
ンジスタを直列に接続し、前記直列接続した薄膜トラン
ジスタの画像信号線に接続して設けられた薄膜トランジ
スタを除く、少なくとも１個の薄膜トランジスタは実質
的に静的な抵抗および容量として機能する状態になって
いる回路をスイッチング素子とし、かつ、前記薄膜トランジスタの活性層は結晶性シリコン
によって構成され、１×１０¹⁵〜１×１０¹⁹原子／ｃｍ
³ のシリコンの結晶化を促進する触媒元素が含有されて
いることを特徴とするアクティブマトリクス表示装置。
【請求項３】請求項１または２において、前記画素電
極に接続される薄膜トランジスタのチャネルの両端にＬ
ＤＤ領域を設けたことを特徴とするアクティブマトリク
ス表示装置。
【請求項４】請求項１または２において、前記画素電
極に接続される薄膜トランジスタのチャネルの両端にオ
フセット領域を設けたことを特徴とするアクティブマト
リクス表示装置。
【請求項５】アクティブマトリクス表示装置におい
て、マトリクス状に配置された画素電極を有し、１つの島状の結晶性シリコン半導体被膜上に、前記画素
電極ごとに設けられたゲイト電極を３つ以上有し、前記半導体被膜は、１×１０¹⁵〜１×１０¹⁹原子／ｃｍ
³ のシリコンの結晶化を促進する触媒元素を含有してお
り、かつ、前記ゲイト電極をマスクとしてドーピングさ
れたＮ型もしくはＰ型の領域が設けられ、前記半導体領域に設けられたＮ型もしくはＰ型の領域の
うち、両端の領域の一方は画素電極に、他方は画像信号
線に接続されており、前記ゲイト電極のうち、当該画素のゲイト信号線に接続
された任意の１つのゲイト電極に隣接する１もしくは２
のゲイト電極は、いずれも当該画素のゲイト信号線とは
独立した定電圧が印加されていることを特徴とするアク
ティブマトリクス表示装置。
【請求項６】アクティブマトリクス表示装置におい
て、マトリクス状に配置された画素電極を有し、１つの島状の結晶性シリコン半導体被膜上に、前記画素
電極ごとに設けられた少なくとも３つのゲイト電極を有
し、前記半導体被膜は、１×１０¹⁵〜１×１０¹⁹原子／ｃｍ
³ のシリコンの結晶化を促進する触媒元素を含有してお
り、かつ、前記ゲイト電極をマスクとしてＮ型もしくは
Ｐ型の領域が設けられ、前記半導体被膜の端部の前記Ｎ型もしくはＰ型の領域の
一方は、画像信号線に接続されており、前記ゲイト電極のうち、前記画像信号線側の第１のゲイ
ト電極と第３のゲイト電極は、当該画素のゲイト信号線
に接続されており、前記第１および第３のゲイト電極に挟まれた第２のゲイ
ト電極は、少なくとも前記ゲイト信号線に選択信号が印
加されていない時間の多くの時間はＯＮ状態となるよう
な信号が印加されていることを特徴とするアクティブマ
トリクス表示装置。
【請求項７】請求項５または６において、前記結晶性
シリコン半導体被膜は、概略Ｕ字型もしくはコの字型も
しくは馬蹄型をしていることを特徴とするアクティブマ
トリクス表示装置。
【請求項８】アクティブマトリクス表示装置におい
て、複数の画像信号線と、該画像信号線に概略平行に配置された複数のゲイト信号
線と、該ゲイト信号線の間に１本づつ平行に配置された容量線
と、前記ゲイト信号線と前記画像信号線とに囲まれた領域に
設けられた画素電極と、該画素電極の各々に接続して設けられたスイッチング素
子と、を有し、該スイッチング素子の各々は、概略Ｕ字型もしくはコの
字型もしくは馬蹄型をした結晶性シリコン半導体被膜を
１つ有し、該半導体被膜は、１×１０¹⁵〜１×１０¹⁹原子／ｃｍ³
のシリコンの結晶化を促進する触媒元素を含有してお
り、かつ、前記ゲイト信号線と少なくとも２か所の交点と、
前記容量線と少なくとも１か所の交点を有することを特
徴とするアクティブマトリクス表示装置。
【請求項９】アクティブマトリクス表示装置におい
て、複数の画像信号線と、該画像信号線に概略平行に配置された複数のゲイト信号
線と、該ゲイト信号線の間に１本づつ平行に配置された容量線
と、前記ゲイト信号線と前記画像信号線に囲まれた領域に設
けられた画素電極と、該画素電極の各々に接続して設けられたスイッチング素
子と、を有し、該スイッチング素子の各々は結晶性シリコン半導体被膜
を１つ有し、該半導体被膜は、１×１０¹⁵〜１×１０¹⁹原子／ｃｍ³
のシリコンの結晶化を促進する触媒元素を含有してお
り、かつ、前記画像信号線とコンタクトを有する領域と、前
記画素電極とコンタクトを有する領域と前記ゲイト信号
線と容量線とによって分離された２つ以上の領域とが、
Ｎ型もしくはＰ型の導電型を示すことを特徴とするアク
ティブマトリクス表示装置。
【請求項１０】請求項５乃至９において、前記ゲイト
信号線はアルミニウムを主成分とする材料とし、その側
面と上面が陽極酸化物で被覆されていることを特徴とす
るアクティブマトリクス表示装置。
【請求項１１】請求項８または９において、前記容量
線は当該行の画素とは重ならず、当該行に隣接する行の
画素と重なることをことを特徴とするアクティブマトリ
クス表示装置。
【請求項１２】アクティブマトリクス表示装置におい
て、一対の画素電極と、該一対の画素電極の間に配置された一対のゲイト信号線
と、該ゲイト信号線の間に配置された容量線と、前記一対の画素電極のそれぞれに対して配置された２つ
の薄膜トランジスタと、を有し、該薄膜トランジスタの活性層は概略Ｕ字型もしくはコの
字型もしくは馬蹄型をした結晶性シリコン半導体被膜を
１つ有し、前記一対のゲイト信号線は、前記薄膜トランジスタの活
性層それぞれに対応して配置されており、前記容量線は、前記薄膜トランジスタの活性層それぞれ
に共通に配置されていることを特徴とするアクティブマ
トリクス表示装置。
【請求項１３】アクティブマトリクス表示装置におい
て、一対の画素電極と、該一対の画素電極の間に配置された一対のゲイト信号線
と、該ゲイト信号線の間に配置された容量線と、前記一対の画素電極それぞれに対して配置された一対の
薄膜トランジスタの活性層と、を有し、該活性層は概略Ｕ字型もしくはコの字型もしくは馬蹄型
を有し、前記一対の活性層の一方を横断して前記一対のゲイト信
号線の一方が配置され、前記一対の活性層の他方を横断して前記一対のゲイト信
号線の他方が配置され、前記容量線は前記一対の活性層の両方を横断して配置さ
れていることを特徴とするアクティブマトリクス型表示
装置。