JP3510876B2 - アクティブマトリクス表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示画面の画質向
上を図る回路及び素子を備えるアクティブマトリクス表
示装置に関する。

【０００２】

【従来の技術】図２（Ａ）にアクティブマトリクス表示
装置の従来例の概略図を示す。図中の破線で囲まれた領
域（２０４）が表示領域であり、その中に薄膜トランジ
スタ（２０１）がマトリクス状に配置されている。前記
薄膜トランジスタ（２０１）のソース電極に接続してい
る配線が画像（データ）信号線（２０６）であり、前記
薄膜トランジスタ（２０１）のゲート電極に接続してい
る配線がゲート（選択）信号線（２０５）である。

【０００３】ここで、駆動素子について着目すると、前
記薄膜トランジスタ（２０１）はデータのスイッチング
を行い、液晶セル（２０３）を駆動する。補助容量（２
０２）は、液晶セルの容量を補強するためのコンデンサ
で画像データの保持用として用いられる。前記薄膜トラ
ンジスタ（２０１）は液晶に印加する電圧の画像データ
をスイッチングするのに用いられる。薄膜トランジスタ
のゲート電圧をＶ_GS、ドレイン電流をＩ_D とすると、図
３に示すようなＶ_GS−Ｉ_D の関係になる。即ちゲート電
圧Ｖ_GSが前記薄膜トランジスタのＯＦＦの領域で、Ｉ_D
が大きくなる。これをＯＦＦ電流という。

【０００４】Ｎチャネル形薄膜トランジスタの場合、Ｖ
_GSを負にバイアスした時のＯＦＦ電流は、半導体薄膜の
表面に誘起されるＰ型層と、ソース領域及びドレイン領
域のＮ型層との間に形成されるＰＮ接合を流れる電流に
より規定される。そして、半導体薄膜中には多くのトラ
ップが存在するため、このＰＮ接合は不完全であり接合
リーク電流が流れやすい。ゲート電極を負にバイアスす
るほどＯＦＦ電流が増加するのは半導体薄膜の表面に形
成されるＰ型層のキャリア濃度が増加してＰＮ接合のエ
ネルギー障壁の幅が狭くなるため、電界の集中が起こ
り、接合リーク電流が増加することによるものである。

【０００５】このようにして生じるＯＦＦ電流は、ソー
ス／ドレイン電圧に大きく依存する。例えば、薄膜トラ
ンジスタのソース／ドレイン間に印加される電圧が大き
くなるにしたがって、ＯＦＦ電流が飛躍的に増大するこ
とが知られている。すなわち、ソース／ドレイン間に５
Ｖの電圧を加えた場合と１０Ｖの電圧を加えた場合とで
は、後者のＯＦＦ電流は前者の２倍ではなく、１０倍に
も１００倍にもなる場合がある。また、このような非線
型性はゲート電圧にも依存する。一般にゲート電極の逆
バイアスの値が大きい場合（Ｎチャネル型では、大きな
マイナス電圧）には、両者の差が著しい。

【０００６】この問題を解決するためには、例えば、特
公平５−４４１９５と特公平５−４４１９６に記述され
ているように、薄膜トランジスタを直列に接続する方法
（マルチゲート法）が提案されている。これは、個々の
薄膜トランジスタのソース／ドレインに印加される電圧
を減少させることによって、個々の薄膜トランジスタの
ＯＦＦ電流を低減せしめることを意図している。例え
ば、図２（Ｂ）のように２個の薄膜トランジスタを直列
に接続した場合、個々の薄膜トランジスタのソース／ド
レインに印加される電圧は半分になる。ソース／ドレイ
ンに印加される電圧が半分になれば、前述の議論からＯ
ＦＦ電流は１／１０にも１／１００にもなる。

【０００７】

【発明が解決しようとする課題】しかしながら、液晶デ
ィスプレーの画像表示に要求される特性が厳しくなる
と、上記のマルチゲート法でも必要なだけＯＦＦ電流を
下げることが難しくなった。すなわち、ゲート電極の数
（薄膜トランジスタの数）を３個、４個、５個と増やし
たとしても、各薄膜トランジスタのソース／ドレインに
印加される電圧は１／３、１／４、１／５というように
わずかづつしか減らないからである。ソース／ドレイン
に印加される電圧が１／１００になるには、ゲートが１
００個必要であった。すなわち、この方式では、ゲート
数を２個にした場合においてが最も効果が顕著であった
ものの、それ以上のゲートを設けてもあまり大きな効果
は期待できないことであった。

【０００８】本発明は、上記のような問題を鑑みてなさ
れたものであり、画素電極に接続する薄膜トランジスタ
のソース／ドレインに印加される電圧を、通常の場合の
１／１０以下、好ましくは１／１００以下とすることに
よって、ＯＦＦ電流を低減させる構造を有する画素回路
を提供することである。この際に特徴的なことは、上記
目的のための薄膜トランジスタ数は十分に小さくするこ
とである。好ましくは５個以下、より好ましくは３個の
薄膜トランジスタによって、上記目標を達成する。

【０００９】

【課題を解決するための手段】本発明の基本的な思想
は、図２（Ｃ）に示すように、直列に接続された薄膜ト
ランジスタ（２２１）、（２２２）の間に容量（２２
３）を設けることによって、特に画素電極側の薄膜トラ
ンジスタ（２２２）のソース／ドレイン間に現れる電圧
を低下せしめ、よって、薄膜トランジスタ（２２２）の
ＯＦＦ電流を低減させることである。図では容量（２２
４）を示したが、これは必ずしも必要ではない。むし
ろ、書き込みの際の負担を増大させるものであるので、
画素セル（２２５）の容量と容量（２２３）の比率が最
適なものであれば無いほうが好ましい場合もある。

【００１０】

【発明の実施の形態】具体的な動作について述べると、
ゲート信号線（２２６）に選択信号が送られたときに、
薄膜トランジスタ（２２１）、（２２２）がどちらもＯ
Ｎとなり、画像信号線（２２７）の信号に応じて、容量
（２２３）、（２２４）、画素セル（２２５）が充電さ
れる。十分に充電がなされた（平衡）段階では、薄膜ト
ランジスタ（２２２）のソース／ドレイン間の電圧はほ
ぼ等しい状態となる。

【００１１】この状態で選択信号が切られると、薄膜ト
ランジスタ（２２１）、（２２２）はいずれもＯＦＦと
なる。その後、画像信号線（２２７）には他の画素の信
号が印加されており、薄膜トランジスタ（２２１）は有
限のＯＦＦ電流があるので、容量（２２３）に充電され
た電荷が放出され、電圧が低下することとなる。しか
し、この速度は、図２（Ａ）で示した通常のアクティブ
マトリクス回路の容量（２０２）の電圧降下と同じ程度
の速度で進行する。

【００１２】一方、薄膜トランジスタ（２２２）に関し
ては、当初、ソース／ドレイン間の電圧がほぼ０であっ
たために、ＯＦＦ電流は極めて僅かであったが、その
後、容量（２２３）の電圧が降下するため、徐々にソー
ス／ドレイン間の電圧が増加し、したがって、ＯＦＦ電
流も増加することとなる。しかしながら、このＯＦＦ電
流の増加による画素セル（２２５）の電圧降下が図２
（Ａ）に示す通常のアクティブマトリクス回路における
ものよりも十分に緩やかであることは言うまでもない。

【００１３】例えば、薄膜トランジスタ（２０１）と
（２２１）が同じ程度の特性であったとし、容量（２０
２）は１フレームの間に電圧が当初の１０Ｖから９０％
の９Ｖになるものとする。図２（Ａ）の場合は、１フレ
ームの間に画素セル（２０３）の電圧が９Ｖにまで降下
してしまう。しかし、図２（Ｃ）の場合には、容量（２
２３）の電圧が９Ｖに降下しても、薄膜トランジスタ
（２２２）のソース／ドレイン間の電圧は１Ｖであるの
で、ＯＦＦ電流は極めて小さく、しかも、それは１フレ
ームの終了時点での話であるから、画素セル（２２５）
や容量（２２４）から放出された累積の電荷量は極めて
少なく、したがって、画素セル（２２５）の電圧は１０
Ｖとほとんど変わらない。

【００１４】図２（Ｂ）の場合との比較は簡単ではない
が、図２（Ｂ）においては、薄膜トランジスタ１個のソ
ース／ドレインに印加される電圧は，図２（Ａ）の場合
の１０Ｖの半分の５Ｖであり、図２（Ｃ）の薄膜トラン
ジスタ（２２２）の場合のように、ソース／ドレイン間
の電圧が１Ｖということは起こりえない。したがって、
この面からも本発明の優位性が示される。

【００１５】なお、薄膜トランジスタ（２２１）、（２
２２）のチャネルにＬＤＤ領域またはオフセット領域を
入れると、それらの領域はドレイン抵抗・ソース抵抗と
なるため、ドレイン接合の電界強度を緩和させ、さらに
ＯＦＦ電流を減少させることができることは言うまでも
ない。また、図２（Ｄ）に示すように、薄膜トランジス
タと容量の組み合わせをさらに追加すれば、より大きな
効果が得られるが、図２（Ａ）を図２（Ｃ）に置き換え
た場合に比較すれば、効果の増大する比率は低下する。

【００１６】上記において、容量（２２３）、（２２
４）は通常のコンデンサであってもよいが、そのうちの
１つもしくは両方をＭＯＳ型のキャパシタ（ＭＯＳキャ
パシタ）で構成すると、集積化の面で効果的である。な
お、容量（２２４）が必ずしも必要なものではないとい
うことは先に述べた通りである。また、薄膜トランジス
タ（２２１）と（２２２）の間に、低濃度不純物領域等
を形成することにより直列に抵抗を挿入した回路構成と
すると、よりＯＦＦ電流を低減できる。

【００１７】なお、容量としては、金属電極の対向によ
って得られる固定的なもの以外に、ＭＯＳ容量を用いて
もよい。ＭＯＳ容量とは、実質的に真性な半導体被膜上
にゲート絶縁膜とゲート電極を重ねた構造を有するもの
である。ゲート電極の電位によって容量値が変動すると
いう特徴を有する。例えば、１個の画素電極に対して３
個以上の薄膜トランジスタを直列に接続し、前記直列接
続した薄膜トランジスタの両端を除く少なくとも１個の
薄膜トランジスタを常時ＯＮ状態として容量として使用
するか、または前記直列接続した薄膜トランジスタの一
方の薄膜トランジスタのドレインと他方の薄膜トランジ
スタのソースの接続点にＭＯＳ容量を接続すればよい。
ＭＯＳ容量のゲート電極は適当な電位に維持することに
よって、安定した静電容量が得られる。

【００１８】

【実施例】〔実施例１〕 図１（ａ）は１個の画素セル
（１０５）の一方の電極に薄膜トランジスタを３個接続
したアクティブマトリクス表示方式の例を示す。薄膜ト
ランジスタはすべてＮチャネル型とするが、Ｐチャネル
型でも同様である。むしろ、低温形成の結晶性シリコン
半導体を用いた薄膜トランジスタにおいては、Ｐチャネ
ル型の方が、ＯＦＦ電流が小さく、劣化しにくいという
特徴がある。

【００１９】２個の薄膜トランジスタ（１０１）、（１
０２）はゲートの配線を共有し、ゲート信号線に接続さ
れる。また、薄膜トランジスタ（１０１）のソースは画
像信号線に接続されている。前記２個の薄膜トランジス
タの間に、常時ＯＮ状態の薄膜トランジスタ（１０３）
を接続する。薄膜トランジスタ（１０３）を常時ＯＮと
するためには、画像信号等によって影響がほとんどない
ような十分高い正の電位をゲートに与えることが望まし
い。

【００２０】例えば、画像信号が−１０Ｖ〜＋１０Ｖで
変動する場合には、薄膜トランジスタのゲートは＋１５
Ｖ以上、好ましくは＋２０Ｖ以上の電位に常に保たれる
ことが望ましい。例えば、薄膜トランジスタ（１０３）
のゲートの電位が＋１１Ｖであれば、ゲート／ソース間
の電位差はしきい値電圧の近辺の＋１〜＋１１Ｖの間で
変動し、薄膜トランジスタ（１０３）において得られる
容量も大きく変動する。これに対して、薄膜トランジス
タ（１０３）のゲートの電位が＋２０Ｖであれば、ゲー
ト／ソース間の電位差は＋１０〜＋３０Ｖの間で変動す
るものの、しきい値電圧からは十分に離れているので、
薄膜トランジスタ（１０３）において得られる容量の変
動はほとんどない。

【００２１】液晶セル（１０５）と補助容量（１０４）
は薄膜トランジスタ（１０２）のドレインに接続する。
そして、液晶セル（１０５）と補助容量（１０４）の他
の電極は設置準位に接続すればよい。なお、液晶セル
（１０５）の容量が十分であれば、補助容量（１０４）
はなくてもよい。ＭＯＳ容量（１０３）の大きさは補助
容量（１０４）と液晶セル（１０５）の容量の和との比
率において最適なものを決定すればよい。

【００２２】図１（ａ）の動作について説明する。まず
２個の薄膜トランジスタ（１０１）、（１０２）のゲー
トに‘Ｈ’レベルの電圧が印加され、前記薄膜トランジ
スタがＯＮ状態になる。そして、前記薄膜トランジスタ
（１０１）のソースには画像信号に応じた電流が流れ、
前記薄膜トランジスタ（１０１）のドレインに接続して
いる常時ＯＮ状態の薄膜トランジスタ（１０３）は容量
として機能し、充電を開始する。前記薄膜トランジスタ
（１０３）は常時ＯＮ状態であるため、薄膜トランジス
タ（１０２）のソースからドレインに電流が流れ、補助
容量（１０４）および液晶セル（１０５）を充電する。

【００２３】次に、薄膜トランジスタ（１０１）、（１
０２）のゲートに‘Ｌ’レベルの電圧が印加されると、
薄膜トランジスタがＯＦＦ状態になり薄膜トランジスタ
（１０１）のソースの電圧が降下し、常時ＯＮ状態の薄
膜トランジスタ（１０３）に蓄えられていた電荷に対し
てＯＦＦ電流が流れ、放電を開始する。しかし、常時Ｏ
Ｎ状態の薄膜トランジスタ（１０３）の容量により、画
素に接続されている薄膜トランジスタのドレイン／ソー
ス間の電圧降下が遅れる。よって補助容量（１０４）お
よび液晶セル（１０５）の放電量が減少し、次の画面で
薄膜トランジスタがＯＮ状態になるまで、液晶セル（１
０５）の放電量が抑制される。以上を示したものが図６
のドレイン電圧（ａ）である。

【００２４】図１（ａ）において、常時ＯＮのＮチャネ
ル形薄膜トランジスタ（１０３）を削除した回路を考え
てみる。２個のＮチャネル形薄膜トランジスタ（１０
１、１０２）はゲートの配線を共有し、液晶セル（１０
５）と補助容量（１０４）は薄膜トランジスタ（１０
２）のドレインに接続する。これは図２（Ｂ）に示し
た、いわゆるマルチゲート型の回路である。

【００２５】まず２個の薄膜トランジスタ（１０１）、
（１０２）のゲート電極に‘Ｈ’レベルの電圧が印加さ
れ、薄膜トランジスタがＯＮ状態になる。そして、薄膜
トランジスタのソースに電流が流れ、補助容量（１０
４）および液晶セル（１０５）を充電する。

【００２６】次に、薄膜トランジスタ（１０１）、（１
０２）のゲートに‘Ｌ’レベルの電圧が印加され、薄膜
トランジスタがＯＦＦ状態になり薄膜トランジスタ（１
０１）のソースの電圧が降下し、このことにより薄膜ト
ランジスタ（１０２）のドレインの電圧も降下する。よ
って補助容量（１０４）と液晶セル（１０５）は放電を
開始する。以上を示したものが図６のドレイン電圧
（ｂ）である。（ａ）の場合と比較して放電量が多く、
電圧降下も大きいことが分かる。

【００２７】このように、本実施例によって本発明の効
果が立証された。なお、図２（Ｄ）と同様に、薄膜トラ
ンジスタ（１０２）、（１０３）と同様な薄膜トランジ
スタが、薄膜トランジスタ（１９２）と（１０４）の間
に挿入されればさらに大きな効果が得られることは明ら
かであろう。

【００２８】〔実施例２〕 図１（ｂ）には、１個の画
素電極に薄膜トランジスタを２個接続したアクティブマ
トリクス回路の画素の例を示す。薄膜トランジスタはす
べてＮチャネル形とするが、Ｐチャネル型であっても同
様な効果が得られる。２個の薄膜トランジスタ（１１
１）、（１１２）はゲートの配線を共有し、ゲート信号
線に接続する。前記薄膜トランジスタのソース／ドレイ
ン間に、ＭＯＳ容量（１１３）を接続する。

【００２９】ＭＯＳ容量（１１３）は通常の薄膜トラン
ジスタのソースとドレインを短絡して形成すればよい。
このＭＯＳ容量はＮチャネル型の薄膜トランジスタを用
いたので、ゲートが適当な正の電位に保たれていれば、
容量として機能する。安定な容量として機能するために
は、実施例１の薄膜トランジスタ（１０３）のゲートと
同様に、十分に高い正の電位に保たれることが望まし
い。

【００３０】また、本発明を実施するには、少なくと
も、当該画素が選択されていない時間の大部分は、ＭＯ
Ｓ容量（１１３）のゲートは上記のような電位に保持さ
れていることが必要である。また、当該画素が選択され
ている時間（当該画素が画像信号線の信号によって書き
込みされている時間）においても、ＭＯＳ容量（１０
３）のゲートは上記の電位に保たれていることが望まし
い。容量（１１４）およびＭＯＳ容量（１１３）のゲー
ト電極はゲート信号線と平行に配置された容量線に接続
され、上記の目的のための電位に保持される。

【００３１】液晶セル（１１５）と補助容量（１１４）
は薄膜トランジスタ（１１２）のドレインに接続し、薄
膜トランジスタ（１１１）のソースは画像信号線に接続
する。なお、補助容量（１１４）は液晶セル（１１５）
の容量が十分であれば必要ではない。

【００３２】図１（ｂ）の動作について説明する。簡単
のため、ＭＯＳ容量（１１３）のゲートは常時、十分に
高い正の電位に保たれているものとする。まず２個の薄
膜トランジスタ（１１１）、（１１２）のゲートに
‘Ｈ’レベルの電圧が印加され、薄膜トランジスタがＯ
Ｎ状態になる。その結果、薄膜トランジスタ（１１１）
のソースに電流が流れ薄膜トランジスタ（１１１）のド
レインに接続しているＭＯＳ容量（１１３）を充電し始
める。また薄膜トランジスタ（１１２）のソース電極か
らドレイン電極に電流が流れ、補助容量（１１４）およ
び液晶セル（１１５）を充電する。

【００３３】次に、薄膜トランジスタ（１１１）、（１
１２）のゲート電極に‘Ｌ’レベルの電圧が印加され、
薄膜トランジスタがＯＦＦ状態になり薄膜トランジスタ
（１１１）のソース電極の電圧が降下し、ＭＯＳ容量
（１１３）は薄膜トランジスタのＯＦＦ電流により、放
電を開始する。しかし、ＭＯＳ容量（１１３）により、
画素に接続されている薄膜トランジスタのドレイン／ソ
ース間の電圧降下が遅れる。よって、補助容量および液
晶セル（１１５）の放電量が減少し、次の画面で薄膜ト
ランジスタがＯＮ状態になるまで、液晶セル（１１５）
の放電量が抑制される。その動作波形は実施例１と同様
である。

【００３４】〔実施例３〕 図１（ｃ）には、１個の画
素電極に薄膜トランジスタを２個接続したアクティブマ
トリクス回路の画素の例を示す。薄膜トランジスタはす
べてＮチャネル形とするが、Ｐチャネル型であっても同
様な効果が得られる。２個の薄膜トランジスタ（１２
１）、（１２２）はゲートの配線を共有し、ゲート信号
線に接続する。前記薄膜トランジスタのソース／ドレイ
ン間に容量（１２３）を接続する。

【００３５】補助容量（１２４）はＭＯＳ容量を用いて
形成する。これは、実施例２のＭＯＳ容量（１１３）と
同様に、通常の薄膜トランジスタのソースとドレインを
短絡して形成すればよい。このＭＯＳ容量はＮチャネル
型の薄膜トランジスタを用いたので、ゲートが適当な正
の電位に保たれていれば、容量として機能する。安定な
容量として機能するためには、実施例２のＭＯＳ容量
（１１３）のゲートと同様に、十分に高い正の電位に保
たれることが望ましい。

【００３６】また、本発明を実施するには、少なくと
も、当該画素が選択されていない時間の大部分は、補助
容量（１２４）のゲートは上記のような電位に保持され
ていることが必要である。また、当該画素が選択されて
いる時間（当該画素が画像信号線の信号によって書き込
みされている時間）においても、補助容量（１２４）の
ゲートは上記の電位に保たれていることが望ましい。容
量（１２３）およびＭＯＳ容量（１２４）のゲート電極
はゲート信号線と平行に配置された容量線に接続され、
上記の目的のための電位に保持される。

【００３７】液晶セル（１２５）と補助容量（１２４）
は薄膜トランジスタ（１２２）のドレインに接続し、薄
膜トランジスタ（１２１）のソースは画像信号線に接続
する。このような回路素子の動作については実施例１、
２と同様である。

【００３８】〔実施例４〕 図１（ｄ）には、１個の画
素電極に薄膜トランジスタを２個接続したアクティブマ
トリクス回路の画素の例を示す。薄膜トランジスタはす
べてＮチャネル形とするが、Ｐチャネル型であっても同
様な効果が得られる。２個の薄膜トランジスタ（１３
１）、（１３２）はゲートの配線を共有し、ゲート信号
線に接続する。前記薄膜トランジスタのソース／ドレイ
ン間にＭＯＳ容量（１３３）を接続する。これは、実施
例２のＭＯＳ容量（１１３）と同様に、通常の薄膜トラ
ンジスタのソースとドレインを短絡して形成すればよ
い。

【００３９】本実施例では補助容量（１３４）もＭＯＳ
容量を用いて形成する。これらのＭＯＳ容量はＮチャネ
ル型の薄膜トランジスタを用いたので、ゲートが適当な
正の電位に保たれていれば、容量として機能する。安定
な容量として機能するためには、実施例２の薄膜トラン
ジスタ（１１３）のゲートと同様に、十分に高い正の電
位に保たれることが望ましい。また、本発明を実施する
には、少なくとも、当該画素が選択されていない時間の
大部分は、これらＭＯＳ容量のゲートは上記のような電
位に保持されていることが必要である。

【００４０】また、当該画素が選択されている時間（当
該画素が画像信号線の信号によって書き込みされている
時間）においても、ＭＯＳ容量のゲートは上記の電位に
保たれていることが望ましい。両ＭＯＳ容量（１３
３）、（１３４）のゲート電極はゲート信号線と平行に
配置された容量線に接続され、上記の目的のための電位
に保持される。液晶セル（１３５）と補助容量（１３
４）は薄膜トランジスタ（１３２）のドレインに接続
し、薄膜トランジスタ（１３１）のソースは画像信号線
に接続する。このような回路素子の動作については実施
例１〜３と同様である。

【００４１】〔実施例５〕 図１（ｅ）には、１個の画
素電極に薄膜トランジスタを２個接続したアクティブマ
トリクス回路の画素の例を示す。薄膜トランジスタはす
べてＮチャネル形とするが、Ｐチャネル型であっても同
様な効果が得られる。２個の薄膜トランジスタ（１４
１）、（１４２）はゲートの配線を共有し、ゲート信号
線に接続する。前記薄膜トランジスタのソース／ドレイ
ン間に容量（１４３）を接続する。また、よりＯＦＦ電
流を低減するために、薄膜トランジスタ（１４１）、
（１４２）の間に直接に抵抗（１４６）を挿入する。こ
のような抵抗としては、薄膜トランジスタ（１４１）、
（１４２）を構成する半導体被膜の一部に、低濃度の不
純物領域を形成したものを用いればよい。

【００４２】補助容量（１４４）は、実施例３と同様に
ＭＯＳ容量を用いて形成する。実施例３と同様にＭＯＳ
容量はＮチャネル型の薄膜トランジスタを用いたので、
ゲートが適当な正の電位に保たれていれば、容量として
機能する。安定な容量として機能するためには、実施例
３のＭＯＳ容量（１２３）のゲートと同様に、十分に高
い正の電位に保たれることが望ましい。また、本発明を
実施するには、少なくとも、当該画素が選択されていな
い時間の大部分は、補助容量（１４４）のゲートは上記
のような電位に保持されていることが必要である。

【００４３】また、当該画素が選択されている時間（当
該画素が画像信号線の信号によって書き込みされている
時間）においても、補助容量（１４４）のゲートは上記
の電位に保たれていることが望ましい。容量（１４３）
およびＭＯＳ容量（１４４）のゲート電極はゲート信号
線と平行に配置された容量線に接続され、上記の目的の
ための電位に保持される。液晶セル（１４５）と補助容
量（１４４）は薄膜トランジスタ（１４２）のドレイン
に接続し、薄膜トランジスタ（１４１）のソースは画像
信号線に接続する。このような回路素子の動作について
は実施例１〜４と同様である。

【００４４】〔実施例６〕本実施例は実施例１〜４で示
した回路の作製工程に関するものである。本実施例で
は、ゲート電極を陽極酸化することにより、オフセット
ゲートを構成し、ＯＦＦ電流を低減することを特色とす
る。なお、ゲート電極を陽極酸化する技術は特開平５−
２６７６６７に開示されている。図４の（Ａ）〜（Ｄ）
に本実施例の工程を示す。まず、基板（４０１）（コー
ニング７０５９、１００ｍｍ×１００ｍｍ）上に、下地
膜として酸化珪素膜（４０２）を１０００〜５０００
、例えば、３０００ に成膜した。この酸化珪素膜の
成膜には、ＴＥＯＳをプラズマＣＶＤ法によって分解・
堆積して成膜した。この工程はスパッタ法によっておこ
なってもよい。

【００４５】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファスシリコン膜を３００〜１５００
、例えば、５００ 堆積し、これを５５０〜６００℃
の雰囲気に８〜２４時間放置して、結晶化せしめた。そ
の際には、ニッケルを微量添加して結晶化を促進せしめ
てもよい。ニッケル等を添加することによって結晶化を
促進せしめ、結晶化温度・結晶化時間を低下・短縮する
技術は特開平６−２４４１０４に示されている。

【００４６】この工程は、レーザー照射等の光アニール
によっておこなってもよい。また、熱アニールと光アニ
ールを組み合わせてもよい。そして、このように結晶化
させたシリコン膜をエッチングして、島状領域（４０
３）を形成した。さらに、この上にゲート絶縁膜（４０
４）を形成した。ここでは、プラズマＣＶＤ法によって
厚さ７００〜１５００ 、例えば、１２００の酸化珪素
膜を形成した。この工程はスパッタ法によっておこなっ
てもよい。

【００４７】その後、厚さ１０００ 〜３μｍ、例え
ば、５０００ のアルミニウム（１ｗｔ％のＳｉ、もし
くは０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ
法によって形成して、これをエッチングしてゲート電極
（４０５）、（４０６）、（４０７）を形成した。（図
４（Ａ））

【００４８】そして、ゲート電極に電解溶液中で電流を
通じて陽極酸化し、厚さ５００〜２５００ 、例えば、
２０００ の陽極酸化物を形成した。用いた電解溶液
は、Ｌ−酒石酸をエチレングリコールに５％の濃度に希
釈し、アンモニアを用いてｐＨを７．０±０．２に調整
したものである。その溶液中に基板を浸し、定電流源の
＋側を基板上のゲイト電極に接続し、−側には白金の電
極を接続して２０ｍＡの定電流状態で電圧を印加し、１
５０Ｖに達するまで酸化を継続した。さらに、１５０Ｖ
の定電圧状態で、電流が０．１ｍＡ以下になるまで酸化
を継続した。この結果、厚さ２０００ の酸化アルミニ
ウム被膜（４０８）、（４０９）、（４１０）が得られ
た。

【００４９】その後、イオンドーピング法によって、島
状領域（４０３）に、ゲート電極部（すなわち、ゲート
電極とその周囲の陽極酸化物被膜）をマスクとして自己
整合的に不純物（ここでは燐）を注入し、Ｎ型不純物領
域を形成した。ここで、ドーピングガスとしてはフォス
フィン（ＰＨ₃ ）を用いた。この場合のドーズ量は１×
１０¹⁴〜５×１０¹⁵原子／ｃｍ² 、加速電圧は６０〜９
０ｋＶ、例えば、ドーズ量を１×１０¹⁵原子／ｃｍ² 、
加速電圧は８０ｋＶとした。この結果、Ｎ型不純物領域
（４１１）〜（４１４）が形成された。（図４（Ｂ））

【００５０】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物領域（４１１）〜（４１４）の活性
化をおこなった。レーザーのエネルギー密度は２００〜
４００ｍＪ／ｃｍ² 、好ましくは２５０〜３００ｍＪ／
ｃｍ² が適当であった。この工程は熱アニールによって
おこなってもよい。特に触媒元素（ニッケル）を含有し
ており、通常の場合に比較して低温の熱アニールで活性
化できる（特開平６−２６７９８９）。このようにして
Ｎ型不純物領域が形成されたのであるが、本実施例で
は、陽極酸化物の厚さ分だけ不純物領域がゲート電極か
ら遠い、いわゆるオフセットゲートとなっていることが
わかる。

【００５１】次に、層間絶縁膜として、プラズマＣＶＤ
法によって酸化珪素膜（４１５）を厚さ５０００ に成
膜した。このとき、原料ガスにＴＥＯＳと酸素を用い
た。そして、層間絶縁膜（４１５）、ゲート絶縁膜（４
０４）のエッチングをおこない、Ｎ型不純物領域（４１
１）にコンタクトホールを形成した。その後、アルミニ
ウム膜をスパッタ法によって形成し、エッチングしてソ
ース電極・配線（４１６）を形成した。これは画像信号
線の延長である。（図４（Ｃ））

【００５２】その後、パッシベーション膜（４１７）を
形成した。ここでは、ＮＨ₃ ／ＳｉＨ₄ ／Ｈ₂ 混合ガス
を用いたプラズマＣＶＤ法によって窒化珪素膜を２００
０〜８０００ 、例えば、４０００ の膜厚に成膜し
て、パッシベーション膜とした。そして、パッシベーシ
ョン膜（４１７）、層間絶縁膜（４１５）、ゲート絶縁
膜（４０４）のエッチングをおこない、陽極酸化物被膜
（４０９）上に開孔部を、また、Ｎ型不純物領域（４１
４）に画素電極のコンタクトホールを形成した。そし
て、インディウム錫酸化物（ＩＴＯ）被膜をスパッタ法
によって成膜し、これをエッチングして画素電極（４１
８）を形成した。

【００５３】画素電極（４１８）は陽極酸化物被膜（４
０９）を挟んで、ゲート電極（４０６）と対向し、容量
（４１９）を形成した。また、Ｎ型不純物領域（４１
２）と（４１３）を同電位に保てば、ゲート電極（４０
６）とその下のシリコン半導体との間にゲート絶縁膜
（４０４）を誘電体としたＭＯＳ容量が形成される。
（図４（Ｄ）） 以上のような工程により、Ｎチャネル型薄膜トランジス
タ（４２１）、（４２２）と容量（４１９）、（４２
０）を有するアクティブマトリクス回路素子が形成され
た。本実施例では、画素電極はＭＯＳ容量のゲートと容
量を形成するので、図１（ａ）もしくは（ｂ）に示され
る回路と同じである。

【００５４】図４は断面図であるが、これを上面より見
た例は図３に示される。本実施例において、ゲート電極
が図３（Ａ）のように島状領域（４０３）を横断した場
合には、ゲート（４０６）によって薄膜トランジスタが
形成される。一方、図３（Ｂ）〜（Ｄ）のように、ゲー
ト（４０６）が島状領域（４０３）を横断しない場合
は、ＭＯＳ容量となる。いずれの場合も、ゲート電極
（４０６）を適切な電位とすることにより、ゲート電極
の下の実質真性の半導体領域にチャネルを誘起せしめる
ことができ、容量が形成される。また、図３（Ａ）の場
合には、チャネル部分の抵抗成分が、左右の２つのＴＦ
Ｔの間に直列に挿入された回路となる。

【００５５】なお、より積極的に抵抗を導入するには、
不純物ドーピングを高濃度（本実施例図４（Ｂ）の工
程）と低濃度の２段階おこない、特に、ゲート電極（４
０６）の近傍にのみ低濃度不純物領域（４８０）を形成
せしめるとよい。低濃度不純物領域は他の不純物領域
（４１１）〜（４１４）に比較して、シート抵抗が高い
ため、２つの薄膜トランジスタ間に直列にもう１つの薄
膜トランジスタの挿入された図３（Ａ）に相当する回路
の場合（図７（Ａ））では、図７（Ｂ）に示すような回
路が得られる。（図７（Ａ）、（Ｂ））

【００５６】２つの薄膜トランジスタ間にＭＯＳ容量が
接続された図３（Ｂ）に相当する回路の場合（図７
（Ｃ））でも、同様に、図７（Ｄ）に示すような回路が
得られる。（図７（Ｃ）、（Ｄ）） いずれの場合にも抵抗（４８０）はＯＦＦ電流を低減す
る効果を有する。本実施例では、ゲートが３本も存在す
るが、コンタクトは２か所で済み、かつ、容量は多層配
線を利用して構成されているので専有面積は小さい。

【００５７】図３（Ａ）は標準的な薄膜トランジスタ、
同図（Ｂ）は標準的なＭＯＳ容量であるが、アクティブ
マトリクス回路素子に用いられる薄膜トランジスタのチ
ャネル幅は一般に小さいものであるから、ゲート（４０
６）の幅を十分に大きくしなければ、十分な容量を確保
することが難しい。そのような場合には、図３（Ｃ）の
ように、ＭＯＳ容量の部分だけ島状領域（４０３）の幅
を広くするとよい。また、図３（Ｄ）のようにゲート
（４０６）を変形してもよい。

【００５８】しかしながら、いずれの方法も十分な容量
を確保するには不十分である場合には、図８（Ａ）〜
（Ｃ）のように島状領域を変形して、概略コの字型（も
しくはＵ字型、もしくは馬蹄型）とすればよい。そし
て、これにゲート信号線と容量線を重ねる。すなわち、
半導体被膜はゲート信号線（すなわち、ゲート電極（４
０５）と（４０７））と２か所の重なる部分と、容量線
（すなわち、ゲート電極（４０６））と１か所の重なる
部分を有する。そして、ゲート信号線は容量線と平行に
形成される。この場合は、ゲート（４０５）と（４０
７）を同一直線上に形成できるため、レイアウトの面で
有利である。

【００５９】図８（Ａ）においては、ゲート電極（４０
６）が半導体領域を分断するため図３（Ａ）と同様な回
路となる。図８（Ａ）の構造の特徴を述べれば、半導体
領域には、画像信号線とコンタクトを有する領域（４１
１）と、画素電極とコンタクトを有する領域（４１４）
と、容量線とゲート信号線とによって分離された２つの
Ｎ型（もしくはＰ型）導電型を示す領域（４１２）、
（４１３）とが形成される。

【００６０】なお、図８（Ｂ）に示すように容量線と半
導体被膜とが完全に重ならず、一部半導体被膜のはみだ
した領域（４８１）が形成されても何ら問題はない。必
要なことは領域（４１２）と（４１３）がゲート信号
線、すなわち、ゲート電極（４０５）と（４０７）と容
量線、すなわち、ゲート電極（４０６）によって完全に
分離されていることである。

【００６１】一方、図８（Ｃ）においては、ゲート電極
（４０６）によって半導体領域（４１２）と（４１３）
を分断されないので、図３（Ｂ）と同様な回路となる。
以上のように主として半導体被膜（活性層）の形状を工
夫することにより、回路の集積度を向上させることがで
きる。もし、図２（Ｄ）に示すような５つのＴＦＴを有
するスイッチング素子を形成するならば、半導体被膜を
概略Ｎ字型もしくはＳ字型として、これに行選択信号線
やゲート信号線を重ねればよい。

【００６２】〔実施例７〕図４（Ｅ）に本実施例の断面
を示す。本実施例では、Ｎチャネル型薄膜トランジスタ
（４５２）、（４５３）とその間にゲート（４５４）を
形成し、その下のシリコン半導体との間にゲート絶縁膜
を誘電体としてＭＯＳ容量（４５０）が形成される。ま
た、薄膜トランジスタ（４５３）と画素電極（４５７）
のコンタクトの間にもゲート（４５５）‘を形成し、同
様にＭＯＳ容量（４５１）が形成される。一方、金属配
線（４５６）は画像信号線の延長である。

【００６３】本実施例では薄膜トランジスタ（４５
２）、（４５３）の間に第１のＭＯＳ容量（４５０）が
形成され、画素電極（４５７）と薄膜トランジスタ（４
５３）の間に第２のＭＯＳ容量（４５１）が形成されて
いるので、図１（ｄ）に相当する。本実施例ではゲート
が４本も存在するが、コンタクトは２つで済むので専有
面積は比較的小さい。

【００６４】〔実施例８〕図４（Ｆ）に本実施例の断面
を示す。本実施例では、Ｎチャネル型薄膜トランジスタ
（４７２）、（４７３）とその間から金属配線（４７
４）を引き出し、これを薄膜トランジスタ（４７３）と
画素電極（４７６）との間に設けたゲート（４７７）の
上面に延長し、陽極酸化物を誘電体として容量（４７
０）を構成している。一方、ゲート（４７７）において
はその下のシリコン半導体との間にゲート絶縁膜を誘電
体としてＭＯＳ容量（４７１）が形成される。一方、金
属配線（４７５）は画像信号線の延長である。

【００６５】本実施例ではＭＯＳ容量のゲート（４７
１）と薄膜トランジスタ（４７２）、（４７３）から延
在した配線（４７４）の間に容量が形成され、ＭＯＳ容
量は画素電極（４７６）と並列に存在するので、図１
（ｃ）に相当する。

【００６６】〔実施例９〕図５に本実施例の工程を示
す。まず、基板（５０１）上に、下地酸化珪素膜（５０
２）（厚さ２０００ ）を堆積し、結晶性シリコン膜に
よって島状領域（５０３）を形成した。さらに、この上
にゲート絶縁膜（５０４）を形成した。その後、厚さ、
５０００ のアルミニウム膜をスパッタ法によって形成
した。後の多孔質陽極酸化物被膜形成工程におけるフォ
トレジストとの密着性の改善のために、アルミニウム膜
表面に厚さ１００〜４００ の薄い陽極酸化膜を形成し
てもよい。

【００６７】その後、スピンコーティング法によって厚
さ１μｍ程度のフォトレジストを形成した。そして、公
知のフォトリソグラフィー法によって、ゲート電極（５
０５）、（５０６）、（５０７）をエッチングにより形
成した。ゲート電極上には、フォトレジストのマスク
（５０８）、（５０９）、（５１０）を残存させた。
（図５（Ａ））

【００６８】次に、基板を１０％シュウ酸水溶液に浸
し、定電流源の＋側を基板上のゲイト電極（５０５）、
（５０７）に接続し、−側には白金の電極を接続して陽
極酸化をおこなった。この技術は特開平６−３３８６１
２に開示されている。このとき、５〜５０Ｖ、例えば、
８Ｖの定電圧で、１０〜５００分、例えば、２００分陽
極酸化をおこなうことによって、厚さ５０００ の多孔
質の陽極酸化物（５１１）、（５１２）をゲート電極
（５０５）、（５０７）の側面に形成した。得られた陽
極酸化物は多孔質であった。ゲート電極の上面には、マ
スク材（５０８）、（５１０）が存在するために陽極酸
化はほとんど進行しなかった。また、ゲート電極（５０
６）には電流を通じなかったので、陽極酸化物は形成さ
れなかった。（図５（Ｂ））

【００６９】その後、マスク材を除去してゲイト電極上
面を露出させた。そして、実施例６と同様にＬ−酒石酸
をエチレングリコールに５％の濃度に希釈し、アンモニ
アを用いてｐＨを７．０±０．２に調整した電解溶液中
でゲート電極（５０５）、（５０６）、（５０７）に電
流を通じて陽極酸化し、厚さ５００〜２５００ 、例え
ば、２０００ の陽極酸化物を形成した。この結果、厚
さ２０００ の緻密な酸化アルミニウム被膜（５１
３）、（５１４）、（５１５）が得られた。

【００７０】その後、イオンドーピング法によって、島
状シリコン領域（５０３）に、ゲイト電極部をマスクと
して自己整合的に不純物（ここでは硼素）を注入し、Ｐ
型不純物領域を形成した。ここで、ドーピングガスとし
てはジボラン（Ｂ₂ Ｈ₆ ）を用いた。この場合のドーズ
量は１×１０¹⁴〜５×１０¹⁵原子／ｃｍ² 、加速電圧は
４０〜９０ｋＶ、例えば、ドーズ量を１×１０¹⁵ｃ
ｍ^-2、加速電圧は６５ｋＶとした。この結果、Ｐ型不純
物領域（５１６）〜（５１９）が形成された。（図５
（Ｃ））

【００７１】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物領域（５１６）〜（５１９）の活性
化をおこなった。次に、層間絶縁膜として、プラズマＣ
ＶＤ法によって酸化珪素膜（５２０）を厚さ３０００
に成膜した。さらに、層間絶縁膜（５２０）、ゲイト絶
縁膜（５０４）のエッチングをおこない、Ｐ型不純物領
域（５１６）にコンタクトホールを形成した。その後、
アルミニウム膜をスパッタ法によって形成し、エッチン
グして画像信号線（５２１）を形成した。（図５
（Ｄ））

【００７２】その後、パッシベーション膜（５２２）を
形成し、パッシベーション膜（５２２）、層間絶縁膜
（５２０）、ゲイト絶縁膜（５０４）のエッチングをお
こない、陽極酸化物被膜（５１４）上に開孔部を、ま
た、Ｐ型不純物領域（５１９）に画素電極のコンタクト
ホールを形成した。そして、ＩＴＯを成膜、エッチング
して画素電極（５２３）を形成した。画素電極（５２
３）は陽極酸化物被膜（５１４）を誘電体としてゲート
電極（５０６）と対向し、容量を形成している。また、
Ｐ型不純物領域（５１７）と（５１８）を同電位に保て
ば、ゲート電極（５０６）とその下のシリコン半導体と
の間にゲート絶縁膜（５０４）を誘電体としたＭＯＳ容
量が形成される。（図５（Ｅ））

【００７３】以上のような工程により、Ｐチャネル型薄
膜トランジスタ（５２６）、（５２７）と容量（５２
４）、ＭＯＳ容量（５２５）を有するアクティブマトリ
クス回路素子が形成された。本実施例では、画素電極は
ＭＯＳ容量のゲートと容量を形成するので、トランジス
タの導電型は逆であるが、図１（ａ）もしくは（ｂ）に
示される回路と同じである。本実施例ではＯＦＦ電流を
抑制する必要のある薄膜トランジスタ（５２６）、（５
２７）に関しては、実施例６の場合によりもオフセット
幅を広くした。一方、ＭＯＳ容量ではオフセットの存在
は不要であるので、オフセットを小さくした。

【００７４】〔実施例１０〕 図９には、本発明を用い
て回路を形成する様子を示した。具体的なプロセスにつ
いては、公知技術（もしくは実施例６、９に示される技
術）を用いればよいので、ここでは詳述しない。まず、
概略Ｕ字型（もしくはコの字型あるいは馬蹄型）の半導
体領域（活性層）（６０１）〜（６０４）を形成した。
ここで、活性層（６０１）を基準とした場合、活性層
（６０２）は当列次行、活性層（６０３）は次列当行、
活性層（６０４）は次列次行を意味する。（図９
（Ａ））

【００７５】その後、ゲート絶縁膜（図示せず）を形成
し、さらに、同一被膜により、ゲート信号線（６０
５）、（６０６）および、容量線（６０７）、（６０
８）を形成した。ここで、ゲート信号線および容量線と
活性層の位置関係については図８と同様とした。（図９
（Ｂ）） そして、活性層にドーピングをおこなった後、各活性層
の左端にコンタクトホール（例えば、（６１１）に示さ
れる）を形成し、さらに、画像信号線（６０９）、（６
１０）を形成した。（図９（Ｃ））

【００７６】その後、ゲート信号線と画像択信号線によ
って囲まれた領域に画素電極（６１２）、（６１３）を
形成した。このようにして、容量線（６０７）と活性層
（６０１）において薄膜トランジスタ（６１４）が形成
されたのであるが、このとき、容量線（６０７）は当該
行の画素電極（６１３）とは重ならず、１行上の画素電
極（６１２）と重なるように配置した。すなわち、画素
電極（６１３）にしてみれば、１行下の容量線（６０
８）が画素電極（６１３）と重なって、容量（６１５）
を形成した。容量線（６０７）、（６０８）には、他の
実施例を同様に、薄膜トランジスタ（６１４）他がＭＯ
Ｓ容量として機能するに十分な一定電圧が供給される。
（図９（Ｄ））

【００７７】このように、ゲート信号線を当該行の１行
上（もしくは下）の画素電極と重ねる配置を取ることに
よって、図９（Ｅ）に示すような回路が構成されたが、
容量（６１５）は図１（Ａ）の容量（１０４）に相当す
るものであり、実質的に開口率を低下させずに、容量を
付加することができ、回路の集積度を向上させる上で有
効であった。

【００７８】参考のために、図９（Ｆ）には、同じ間隔
で行選択信号線、画像信号線で囲まれた領域に形成され
た従来の単位画素（図２（Ａ）参照）を示したが、補助
容量（２０２）によって遮られる領域は本実施例（図９
（Ｄ））と同じであり、本実施例では、半導体領域（６
０１）が、ほとんどゲート信号線（６０５）、（６０
７）で覆われた構造となっているため、開口率を減少さ
せることはない。逆に従来のもの（図９（Ｆ））では、
行選択信号線から分かれたゲート電極によって、開口率
の低下が認められる。

【００７９】本実施例に示した回路配置のその他の特徴
をまとめると、以下のようになる。 ゲート信号線（６０５）に対して、半導体領域（６０
１）の画像信号線と接続する部分と画素電極の接続する
部分が同じ側にあること。 一方、ゲート信号線（６０５）に対して、容量線（６
０７）は、その逆側にあること。 隣接する画素電極（６１２）は当該行の容量線（６０
７）とは重なるが、画像信号線（６０９）、（６１０）
とは重ならない。

【００８０】アクティブマトリクス回路のスイッチング
素子と画素電極との関係においては、画素電極はいかな
る画像信号の入っている領域とは重ならないようにしな
ければならない。本実施例では、上記の特徴を有するこ
とにより、この条件が満たされ、かつ、開口率を向上さ
せることができる。

【００８１】〔実施例１１〕図１０に本実施例の工程を
示す。まず、基板（７０１）上に、下地酸化珪素膜（７
０２）（厚さ２０００ ）を堆積し、結晶性シリコン膜
によって島状領域（７０３）を形成した。さらに、この
上にゲート絶縁膜（７０４）を形成した。その後、実施
例９と同様な技術を用いて、バリヤ型陽極酸化物で被覆
されたアルミニウムを主成分とするゲート電極（７０
５）〜（７０７）を形成した。本実施例では中央のゲー
ト電極のみが側面に多孔質の陽極酸化物（７０８）を有
する構成とした。（図１０（Ａ））

【００８２】次に、ドライエッチング法によって、ゲー
ト絶縁膜（７０４）をエッチングした。この結果、ゲー
ト電極（７０５）〜（７０７）およびその陽極酸化物の
下の部分にのみ、ゲート絶縁膜（７０９）〜（７１１）
が残存した。（図１０（Ｂ）） その後、多孔質陽極酸化物（７０８）を選択的に除去し
た。この工程に関しては、特開平６−３３８６１２に開
示されている。（図１０（Ｃ））

【００８３】その後、イオンドーピング法によって、島
状シリコン領域（７０３）に、ゲイト電極部およびゲー
ト絶縁膜（７１０）をマスクとして自己整合的に不純物
（ここでは燐）を注入し、Ｎ型不純物領域を形成した。
本実施例では、ドーピングを実質的に２段階おこなっ
た。すなわち、高加速電圧・低ドーズと低加速電圧・高
ドーズである。前者の例としては、例えば、加速電圧８
０ｋＶ、ドーズ量１×１０¹³原子／ｃｍ² 、後者の例と
しては加速電圧２０ｋＶ、ドーズ量を５×１０¹⁴原子／
ｃｍ²とした。

【００８４】前者のドーピングでは、イオンに高い加速
エネルギーを付与することができるのでゲート絶縁膜
（７１０）を通してドーピングをおこなうことができる
が、そのときに形成される不純物領域の不純物濃度は低
い。一方、後者のドーピングでは高濃度の不純物領域を
形成できるが、ゲート絶縁膜（７１０）を通してドーピ
ングをおこなうことができない。その結果、高濃度Ｎ型
領域（７１２）〜（７１５）と低濃度Ｎ型領域（７１
６）、（７１７）を作りわけることができた。（図１０
（Ｄ））

【００８５】以上のようにして形成した不純物領域（７
１２）〜（７１７）の活性化をおこなった後、層間絶縁
膜として、プラズマＣＶＤ法によって酸化珪素膜（７１
８）を厚さ３０００ に成膜した。さらに、層間絶縁膜
（７１８）のエッチングをおこない、高濃度Ｎ型領域
（７１２）にコンタクトホールを形成した。その後、ア
ルミニウム膜をスパッタ法によって形成し、エッチング
して画像信号線（７１９）を形成した。

【００８６】さらに、パッシベーション膜（７２０）を
形成し、パッシベーション膜（７２０）、層間絶縁膜
（７１８）をエッチングして、高濃度Ｎ型領域（７１
５）に画素電極のコンタクトホールを形成した。そし
て、ＩＴＯを成膜、エッチングして画素電極（７２１）
を形成した。（図１０（Ｅ））

【００８７】以上のような工程により、図１０（Ｆ）に
示すような回路を得ることができた。ここで、ゲート電
極（７０６）を適切な電位に保つことにより、これを容
量として用いることができる。また、低濃度Ｎ型領域
（７１６）、（７１７）は、薄膜トランジスタ間に直列
に挿入された抵抗として機能し、ＯＦＦ電流を低減する
うえで効果がある。（図１０（Ｅ））

【００８８】〔実施例１２〕 図１１には、本発明を用
いて回路を形成する様子を示した。具体的なプロセスに
ついては、公知技術（もしくは実施例６、９に示される
技術）を用いればよいので、ここでは詳述しない。本実
施例の回路配置の基本的な思想は実施例１０（図９）と
同じである。ただし、本実施例では、容量線および画像
信号線の遮光性を積極的に用いることにより、ＴＦＴを
外光から保護する遮光膜、および、画素間の色の分離を
明確におこなうためのブラックマトリクスとして構成さ
せた。

【００８９】プロセスの順序については実施例１０と同
様である。まず、概略コの字型の活性層（８０１）の形
成後、ゲート絶縁膜（図示せず）を堆積し、ゲート信号
線（８０２）と容量線（８０３）を形成した。ここで、
容量線は図に示すように、画素電極の形成される部分の
周囲を取り囲むように配置した。（図１１（Ａ）） そして、活性層にドーピングをおこなった後、活性層の
左端にコンタクトホールを形成し、さらに、画像信号線
（８０４）を形成した。画像信号線も図に示すように、
画素電極の周囲（特にＴＦＴ周辺）を覆うように配置し
た。（図１１（Ｂ））

【００９０】図から明らかなように、この段階で、透明
な部分は画素電極が形成される中央部と、ゲート信号線
と容量線の隙間を画像信号線で埋められなかった点状の
２か所（各画素の右上端にある）だけである。その他の
部分はゲート信号線や容量線、画像信号線によって遮光
される構造となる。特に、本実施例ではＴＦＴの上にも
画像信号線を配置したが、これは外光がＴＦＴに進入す
ることを防止し、ＴＦＴの特性を安定化する上で効果的
であった。

【００９１】その後、上記の中央部に画素電極（８０
５）を形成した。このとき、画素電極以外の部分で透明
な領域は、画素電極（８０５）と画像信号線（８０４）
の隙間の部分（８０７）とゲート信号線（８０２）、容
量線（８０３）、画像信号線（８０４）の隙間の部分
（８０６）のみである。前者は画像信号線と画素電極が
重なることを避けねばならないため、また、後者は隣接
する画像信号線を分離する必要があるため、それぞれ必
然的に生じたものであるが、その面積は十分に小さい。

【００９２】このように、特にブラックマトリクスを形
成することなく、既存の配線を用いてブラックマトリク
スと同等な構造を得ることができた。（図１１（Ｃ）） 本実施例のＴＦＴ部分の断面の概念図を図１２に示す。
図に示すように、画像信号線（８０４）側のＴＦＴの全
部、および中央のＴＦＴの一部が画像信号線（８０４）
によって覆われる。このように、本実施例においては、
画素電極と容量線、あるいは画像信号線と容量線が重な
る部分が多いため、配線間の絶縁には十分な注意が必要
である。この目的には、容量線の少なくとも上面に陽極
酸化物被膜を形成し、絶縁性を高めておくと有効であ
る。（図１２）

【００９３】

【発明の効果】以上、本発明に示したように、複数の薄
膜トランジスタおよび／または適当な容量を接続するこ
とにより、液晶セルの電圧降下を抑制することができ
た。本発明においては、特に図２（Ｃ）の薄膜トランジ
スタ（２２２）のソース／ドレイン間の電圧は全ての駆
動過程において低く保たれる。一般に薄膜トランジスタ
の劣化はソース／ドレイン間の電圧に依存するので、本
発明を利用することにより、劣化を防止することもでき
る。

【００９４】本発明は、より高度な画像表示が要求され
る用途において効果的である。すなわち、２５６階調以
上の極めて微妙な濃淡を表現する場合には液晶セルの放
電は１フレームの間に１％以下に抑えられることが必要
である。従来の方式は図２（Ａ）、（Ｂ）のいずれもこ
の目的には適したものではなかった。

【００９５】また、本発明は特に行数の多いマトリクス
の表示等の目的に適した結晶性シリコン半導体の薄膜ト
ランジスタを用いたアクティブマトリクス表示装置にも
適している。一般に、行数の多いマトリクスでは、１行
あたりの選択時間が短いのでアモルファスシリコン半導
体の薄膜トランジスタは用いるのに適当でない。しかし
ながら、結晶性シリコン半導体を用いた薄膜トランジス
タはＯＦＦ電流が多いことが問題となっている。このた
め、ＯＦＦ電流を低減できる本発明はこの分野でも大き
な貢献が可能である。もちろん、アモルファスシリコン
半導体を用いた薄膜トランジスタにおいても効果を有す
ることは言うまでもない。

【００９６】実施例においては、薄膜トランジスタ、Ｍ
ＯＳ容量の構造としてはトップゲート型のものを中心に
説明したが、ボトムゲート型その他の構造のものであっ
ても本発明の効果が不変であることは言うまでもない。
また、同じスイッチング素子にトップゲート型とボトム
ゲート型を組み合わせてもよい。このように本発明は工
業上、有益な発明である。

【図面の簡単な説明】

【図１】 本発明によるアクティブマトリクス回路素子
例を示す。

【図２】 従来および本発明のアクティブマトリクス回
路の概略を示す。

【図３】 本発明による半導体領域およびゲートの配置
例を示す。

【図４】 実施例におけるアクティブマトリクス回路素
子の製造工程を示す。

【図５】 実施例におけるアクティブマトリクス回路素
子の製造工程を示す。

【図６】 本発明によるアクティブマトリクス回路素子
の駆動概要を示す。

【図７】 本発明による半導体領域およびゲートの配置
例・回路図を示す。

【図８】 本発明による半導体領域およびゲートの配置
例を示す。

【図９】 実施例における画素電極等の配置例を示す。

【図１０】実施例におけるアクティブマトリクス回路素
子の製造工程を示す。

【図１１】実施例における画素電極等の配置例を示す。

【図１２】実施例におけるアクティブマトリクス回路素
子の断面を示す。

【符号の説明】

１０１、１０２・・・・薄膜トランジスタ １０３ ・・・・薄膜トランジスタ（常時ＯＮ） １０４ ・・・・補助容量 １０５ ・・・・画素セル １１１、１１２・・・・薄膜トランジスタ １１３ ・・・・ＭＯＳ容量 １１４ ・・・・補助容量 １１５ ・・・・画素セル １２１、１２２・・・・薄膜トランジスタ １２３ ・・・・容量 １２４ ・・・・補助容量（ＭＯＳ容量） １２５ ・・・・画素セル １３１、１３２・・・・薄膜トランジスタ １３３ ・・・・ＭＯＳ容量 １３４ ・・・・補助容量（ＭＯＳ容量） １３５ ・・・・画素セル

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−142572（ＪＰ，Ａ) 特開 昭63−151083（ＪＰ，Ａ) 特開 平６−317812（ＪＰ，Ａ) 特開 平１−277217（ＪＰ，Ａ) 特開 平４−264529（ＪＰ，Ａ) 特開 平４−331924（ＪＰ，Ａ) 特開 平５−34679（ＪＰ，Ａ) 特開 平５−181159（ＪＰ，Ａ) 特開 平５−297412（ＪＰ，Ａ) 特開 平８−201852（ＪＰ，Ａ) 特開 平４−251818（ＪＰ，Ａ) 特公 平５−34836（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/13 - 1/141

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ゲート信号線と画像信号線からの信号に
   よって表示される画素が複数集まってマトリクス状に配
   置されたアクティブマトリクス表示装置において、 コの字型の相対する２辺において、前記 ゲート信号線と
   ２箇所で重なることで前記画素の２つの薄膜トランジス
   タを構成する前記画素のコの字型の活性層と、コの字型の相対する２辺において、前記画素と隣接する
   一行下の画素のゲート信号線と２箇所で重なることで前
   記一行下の画素の２つの薄膜トランジスタを構成する前
   記一行下の画素のコの字型の活性層と、 ゲート絶縁膜上の前記ゲート信号線及び前記一行下の画
   素の前記ゲート信号線と同一被膜より形成され、前記画
   素の前記コの字型の活性層の相対する２辺の間の１辺と
   重なることで前記ゲート絶縁膜を介して容量を形成する
   前記画素の導電膜と、前記ゲート絶縁膜上の前記ゲート信号線及び前記一行下
   の画素の前記ゲート信号線と同一被膜より形成され、前
   記一行下の画素の前記コの字型の活性層の相対する２辺
   の間の１辺と重なることで前記ゲート絶縁膜を介して容
   量を形成する前記一行下の画素の導電膜とを有し、 前記画素の２つの前記薄膜トランジスタは前記画像信号
   線と前記画素の画素電極との間で直列に接続し、 前記一行下の画素の２つの前記薄膜トランジスタは前記
   画像信号線と前記一行下の画素の画素電極との間で直列
   に接続し、 前記画像信号線は、前記ゲート信号線に沿った方向に延
   びている第１の 部分と前記ゲート信号線と交差する方向
   に延びている第２の部分とからなり、前記一行下の画素の 前記導電膜は、前記画素の前記画素
   電極の周囲を囲むように配置され、前記画像信号線の前
   記第２の部分と絶縁膜を介して互いに重なると同時に前
   記画素と隣接する一列左隣の画素の画素電極と前記画素
   の前記画素電極の間隙を覆い、前記画素と隣接する一列
   右隣の画素の画像信号線の前記第２の部分と前記絶縁膜
   を介して互いに重なると同時に前記一列右隣の画素の画
   素電極と前記画素の前記画素電極の間隙を覆い、且つ前
   記一行下の画素の２つの前記薄膜トランジスタの上に配
   置される前記画像信号線の前記第１の部分と前記画素の
   前記画素電極の間隙を覆い、 前記画素の２つの前記薄膜トランジスタの上に配置され
   る前記画像信号線の前記第１の部分は、前記画素の前記
   導電膜と前記ゲート信号線の間隙及び前記ゲート信号線
   と前記一行下の画素の前記導電膜の間隙を覆い、 前記画像信号線の前記第１の部分は前記一列右隣の画素
   の前記画像信号線の前記第１の部分との間隙が十分に小
   さくなるように配置されている ことを特徴とするアクテ
   ィブマトリクス表示装置。
2. 【請求項２】 ゲート信号線と画像信号線からの信号に
   よって表示される画素が複数集まってマトリクス状に配
   置されたアクティブマトリクス表示装置において、 Ｕ字型の相対する２辺において、前記 ゲート信号線と２
   箇所で重なることで前記画素の２つの薄膜トランジスタ
   を構成する前記画素のＵ字型の活性層と、Ｕ字型の相対する２辺において、前記画素と隣接する一
   行下の画素のゲート信号線と２箇所で重なることで前記
   一行下の画素の２つの薄膜トランジスタを構成する前記
   一行下の画素のＵ字型の活性層と、 ゲート絶縁膜上の前記ゲート信号線及び前記一行下の画
   素の前記ゲート信号線と同一被膜より形成され、前記画
   素の前記Ｕ字型の活性層の相対する２辺の間の１辺と重
   なることで前記ゲート絶縁膜を介して容量を形成する前
   記画素の導電膜と、前記ゲート絶縁膜上の前記ゲート信号線及び前記一行下
   の画素の前記ゲート信号線と同一被膜より形成され、前
   記一行下の画素の前記Ｕ字型の活性層の相対する２辺の
   間の１辺と重なることで前記ゲート絶縁膜を介して容量
   を形成する前記一行下の画素の導電膜とを有し、 前記画素の２つの前記薄膜トランジスタは前記画像信号
   線と前記画素の画素電極との間で直列に接続し、 前記一行下の画素の２つの前記薄膜トランジスタは前記
   画像信号線と前記一行下の画素の画素電極との間で直列
   に接続し、 前記画像信号線は、前記ゲート信号線に沿った方向に延
   びている第１の 部分と前記ゲート信号線と交差する方向
   に延びている第２の部分とからなり、前記一行下の画素の 前記導電膜は、前記画素の前記画素
   電極の周囲を囲むように配置され、前記画像信号線の前
   記第２の部分と絶縁膜を介して互いに重なると同時に前
   記画素と隣接する一列左隣の画素の画素電極と前記画素
   の前記画素電極の間隙を覆い、前記画素と隣接する一列
   右隣の画素の画像信号線の前記第２の部分と前記絶縁膜
   を介して互いに重なると同時に前記一列右隣の画素の画
   素電極と前記画素の前記画素電極の間隙を覆い、且つ前
   記一行下の画素の２つの前記薄膜トランジスタの上に配
   置される前記画像信号線の前記第１の部分と前記画素の
   前記画素電極の間隙を覆い、 前記画素の２つの前記薄膜トランジスタの上に配置され
   る前記画像信号線の前記第１の部分は、前記画素の前記
   導電膜と前記ゲート信号線の間隙及び前記ゲート信号線
   と前記一行下の画素の前記導電膜の間隙を覆い、 前記画像信号線の前記第１の部分は前記一列右隣の画素
   の前記画像信号線の前記第１の部分との間隙が十分に小
   さくなるように配置されている ことを特徴とするアクテ
   ィブマトリクス表示装置。
3. 【請求項３】 ゲート信号線と画像信号線からの信号に
   よって表示される画素が複数集まってマトリクス状に配
   置されたアクティブマトリクス表示装置において、 馬蹄型の相対する２辺において、前記 ゲート信号線と２
   箇所で重なることで前記画素の２つの薄膜トランジスタ
   を構成する前記画素の馬蹄型の活性層と、馬蹄型の相対する２辺において、前記画素と隣接する一
   行下の画素のゲート信号線と２箇所で重なることで前記
   一行下の画素の２つの薄膜トランジスタを構成する前記
   一行下の画素の馬蹄型の活性層と、 ゲート絶縁膜上の前記ゲート信号線及び前記一行下の画
   素の前記ゲート信号線と同一被膜より形成され、前記画
   素の前記馬蹄型の活性層の相対する２辺の間の１辺と重
   なることで前記ゲート絶縁膜を介して容量を形成する前
   記画素の導電膜と、前記ゲート絶縁膜上の前記ゲート信号線及び前記一行下
   の画素の前記ゲート信号線と同一被膜より形成され、前
   記一行下の画素の前記馬蹄型の活性層の相対する２辺の
   間の１辺と重なることで前記ゲート絶縁膜を介して容量
   を形成する前記一行下の画素の導電膜とを有し、 前記画素の２つの前記薄膜トランジスタは前記画像信号
   線と前記画素の画素電極との間で直列に接続し、 前記一行下の画素の２つの前記薄膜トランジスタは前記
   画像信号線と前記一行下の画素の画素電極との間で直列
   に接続し、 前記画像信号線は、前記ゲート信号線に沿った方向に延
   びている第１の 部分と前記ゲート信号線と交差する方向
   に延びている第２の部分とからなり、前記一行下の画素の 前記導電膜は、前記画素の前記画素
   電極の周囲を囲むように配置され、前記画像信号線の前
   記第２の部分と絶縁膜を介して互いに重なると同時に前
   記画素と隣接する一列左隣の画素の画素電極と前記画素
   の前記画素電極の間隙を覆い、前記画素と隣接する一列
   右隣の画素の画像信号線の前記第２の部分と前記絶縁膜
   を介して互いに重なると同時に前記一列右隣の画素の画
   素電極と前記画素の前記画素電極の間隙を覆い、且つ前
   記一行下の画素の２つの前記薄膜トランジスタの上に配
   置される前記画像信号線の前記第１の部分と前記画素の
   前記画素電極の間隙を覆い、 前記画素の２つの前記薄膜トランジスタの上に配置され
   る前記画像信号線の前記第１の部分は、前記画素の前記
   導電膜と前記ゲート信号線の間隙及び前記ゲート信号線
   と前記一行下の画素の前記導電膜の間隙を覆い、 前記画像信号線の前記第１の部分は前記一列右隣の画素
   の前記画像信号線の前記第１の部分との間隙が十分に小
   さくなるように配置されている ことを特徴とするアクテ
   ィブマトリクス表示装置。
4. 【請求項４】 前記画素の２つの前記薄膜トランジスタ
   及び前記一行下の画素の２つの前記薄膜トランジスタの
   それぞれのチャネル形成領域は、前記画像信号線の前記
   第１の部分の下に設けられることを特徴とする請求項１
   ないし３のいずれか１項に記載のアクティブマトリクス
   表示装置。
5. 【請求項５】 前記画素の前記導電膜及び前記一行下の
   画素の前記導電膜は、容量線であることを特徴とする請
   求項１ないし４のいずれか１項に記載のアクティブマト
   リクス表示装置。
6. 【請求項６】 前記画像信号線、前記一列右隣の画素の
   前記画像信号線、前記画素の前記導電膜及び前記一行下
   の画素の前記導電膜は、ブラックマトリクスとして設け
   られていることを特徴とする請求項１ないし５のいずれ
   か１項に記載のアクティブマトリクス表示装置。