JP3556307B2 - アクティブマトリクス表示装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、アクティブマトリクス表示装置の表示画面の画質向上をはかる回路および素子に関する。本発明の対象とするアクティブマトリクス表示装置とは、液晶を用いるもの以外にも、プラズマ発光を用いるもの（プラズマ・ディスプレー＝ＰＤＰ）やエレクトロ・ルミネッセンス（＝ＥＬ）を用いるものも含む。
【０００２】
【従来の技術】
アクティブマトリクス表示装置とは、マトリクス状に配置された画素の各々にスイッチング素子を設けたものであり、大容量の表示をおこなえ、表示特性（コントラスト）等も良いという特徴を有する。図１（Ａ）には、スイッチング素子として１つの薄膜トランジスタを用いたアクティブマトリクス表示装置の概略図を示す。図中の破線で囲まれた領域（１０４）が表示領域であり、その中に薄膜トランジスタ（１０１）がマトリクス状に配置されている。前記薄膜トランジスタ（１０１）のソース電極に接続している配線が画像（データ）信号線（１０６）であり、前記薄膜トランジスタ（１０１）のゲート電極に接続している配線がゲート（選択）信号線（１０５）である。
【０００３】
ここで、スイッチング素子について着目すると、前記薄膜トランジスタ（１０１）はデータのスイッチングをおこない、このときに画像信号線（１０６）に供給された電圧が液晶等の画素セル（１０３）に供給される。補助容量（１０２）は、画素セルの容量を補強するためのコンデンサで画像データの保持用として用いられる。薄膜トランジスタのソースを固定し、ゲートに逆バイアス（すなわち、Ｎチャネル型では負、Ｐチャネル型では正の電圧）を印加すると、トランジスタのチャネルが形成されないので、ソース／ドレイン間には電流が流れないはずなのだが、実際には逆バイアスの電圧が大きくなるにしたがって、大きな電流が流れるようになる。これをＯＦＦ電流という。
【０００４】
Ｎチャネル形薄膜トランジスタの場合、ゲートを負にバイアスした時のＯＦＦ電流は、半導体薄膜の表面に誘起されるＰ型層と、ソース領域及びドレイン領域のＮ型層との間に形成されるＰＮ接合を流れる電流により規定される。そして、半導体薄膜中には多くのトラップが存在するため、このＰＮ接合は不完全であり接合リーク電流が流れやすい。ゲート電極を負にバイアスするほどＯＦＦ電流が増加するのは半導体薄膜の表面に形成されるＰ型層のキャリア濃度が増加してＰＮ接合のエネルギー障壁の幅が狭くなるため、電界の集中が起こり、接合リーク電流が増加することによるものである。
【０００５】
このようにして生じるＯＦＦ電流は、ソース／ドレイン電圧に大きく依存する。例えば、薄膜トランジスタのソース／ドレイン間に印加される電圧が大きくなるにしたがって、ＯＦＦ電流が飛躍的に増大することが知られている。すなわち、ソース／ドレイン間に５Ｖの電圧を加えた場合と１０Ｖの電圧を加えた場合とでは、後者のＯＦＦ電流は前者の２倍ではなく、１０倍にも１００倍にもなる場合がある。また、このような非線型性はゲート電圧にも依存する。一般にゲート電極の逆バイアスの値が大きい場合（Ｎチャネル型では、大きなマイナス電圧）には、両者の差が著しい。ＯＦＦ電流は、薄膜トランジスタのチャネルに低濃度不純物領域（ＬＤＤ）もしくはオフセット領域を形成することによってある程度低減できる。
【０００６】
ＯＦＦ電流は画素セルの電圧が当初のものから変動することを意味している。この変動は画素セルおよびそれと並列に接続された容量素子の容量が大きいほど小さくなる。補助四量（１０２）はそのような目的のために設けられる。
また、ＯＦＦ電流自体を少なくすることも考えられる。例えば、特公平５−４４１９５と特公平５−４４１９６に記述されているように、薄膜トランジスタを直列に接続する方法（マルチゲート法）が提案されている。これは、個々の薄膜トランジスタのソース／ドレインに印加される電圧を減少させることによって、個々の薄膜トランジスタのＯＦＦ電流を低減せしめることを意図している。
【０００７】
例えば、図１（Ｂ）のように２個の薄膜トランジスタを直列に接続した場合、薄膜トランジスタ（１１１）および（１１２）のソース／ドレインに印加される電圧は半分になる。ソース／ドレインに印加される電圧が半分になれば、前述の議論からＯＦＦ電流は１／１０にも１／１００にもなる。
この場合にも補助容量（１１３）を設けることにより、さらに画素セルの電圧の変動を小さくできる。
【０００８】
また、Ｏｋｕｍｕｒａ他の開示するように（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ Ｏｎ Ａｃｔｉｖｅ−Ｍａｔｒｉｘ Ｌｉｑｕｉｄ−Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ Ｎｏｖ． ３０−Ｄｅｃ． １， １９９４， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ２４−２７）、直列接続された２つの薄膜トランジスタの間に容量素子を設けてもＯＦＦ電流を低減することができ、画素セルの電圧変動を小さくすることができる。（図１（Ｃ））
【０００９】
この場合の具体的な動作について述べると、ゲート信号線（１２６）に選択信号が送られたときに、薄膜トランジスタ（１２１）、（１２２）がどちらもＯＮとなり、画像信号線（１２６）の信号に応じて、容量（１２３）画素セル（１２４）が充電される。十分に充電がなされた（平衡）段階では、薄膜トランジスタ（１２２）のソース／ドレイン間の電圧はほぼ等しい状態となる。
【００１０】
この状態で選択信号が切られると、薄膜トランジスタ（１２１）、（１２２）はいずれもＯＦＦとなる。その後、画像信号線（１２６）には他の画素の信号が印加されており、薄膜トランジスタ（１２１）は有限のＯＦＦ電流があるので、容量（１２３）に充電された電荷が放出され、電圧が低下することとなる。しかし、この速度は、図１（Ａ）で示した通常のアクティブマトリクス回路の容量（１０２）の電圧降下と同じ程度の速度で進行する。
【００１１】
一方、薄膜トランジスタ（１２２）に関しては、当初、ソース／ドレイン間の電圧がほぼ０であったために、ＯＦＦ電流は極めて僅かであったが、その後、容量（１２３）の電圧が降下するため、徐々にソース／ドレイン間の電圧が増加し、したがって、ＯＦＦ電流も増加することとなる。しかしながら、このＯＦＦ電流の増加による画素セル（１２４）の電圧降下は、図１（Ａ）に示す通常のアクティブマトリクス回路におけるものよりも十分に緩やかである。
【００１２】
図１（Ａ）および（Ｂ）の場合には補助容量は大きければ大きいほど電位変動を小さくできたが、図１（Ｃ）においては、電位変動を最も小さくするには、補助容量（１２３）の大きさを画素セル（１２４）の容量との比率において最適なものを決定しなければならない。
図１（Ｄ）のように、さらに、画素セルに並列に容量（１３４）を付加すればより効果的である。（図１（Ｄ））
【００１３】
【発明が解決しようとする課題】
図１の各々に示したように、補助容量を用いることにより、画素セルの電圧の変動を低減することができる。しかしながら、従来は、このような容量素子を作製するために画素セルのうち、表示に使用できる面積の比率（開口率）が低下したり、プロセスが複雑化することがあった。本発明はこのような問題点に鑑みてなされたものであり、実質真性の半導体表面に誘起させたチャネルをもちいて静電容量（ＭＯＳ容量ともいう）を形成するものである。
【００１４】
【課題を解決するための手段】
本発明では、図１の補助容量（１０２）、（１１３）、（１２３）、（１３３）、（１３４）を薄膜トランジスタを用いて構成することにより、上記の課題を解決する。すなわち、一般的に容量素子は、図２に示すように、薄膜トランジスタを用いた回路によって置き換えることができる。すなわち、図２（Ａ）に示すように、薄膜トランジスタのソース／ドレインを短絡し、ゲートを適切な正の電位（薄膜トランジスタがＮチャネル型の場合）に保持すれば、点ａ、ｂの電位の変動をそれほど受けずに安定して容量素子を形成できる。また、図２（Ａ）に示すように、薄膜トランジスタのソース／ドレインを短絡しなくても、同様な容量素子を形成できる。
【００１５】
このような容量素子は、特にＭＩＳ（金属−絶縁体−半導体）容量と呼ばれる。なお、図２（Ｂ）で示す回路においては、チャネルが誘起されている状態であっても、チャネルの抵抗成分は無視できないので、厳密には、点ａ−ｂ間には抵抗が挿入された回路として表される。
【００１６】
例えば、図１（Ａ）の補助容量（１０２）を図２（Ａ）もしくは（Ｂ）の薄膜トランジスタのＭＩＳ容量置き換えたとする。画像信号が−１０Ｖ〜＋１０Ｖで変動する場合には、薄膜トランジスタのゲートは＋１５Ｖ以上、好ましくは＋２０Ｖ以上の電位に常に保たれることが望ましい。例えば、薄膜トランジスタのゲートの電位が＋１１Ｖであれば、ゲート／ソース間の電位差はしきい値電圧の近辺の＋１〜＋１１Ｖの間で変動し、薄膜トランジスタにおいて得られる容量も大きく変動する。これに対して、薄膜トランジスタのゲートの電位が＋２０Ｖであれば、ゲート／ソース間の電位差は＋１０〜＋３０Ｖの間で変動するものの、しきい値電圧からは十分に離れているので、薄膜トランジスタにおいて得られる容量の変動はほとんどない。
【００１７】
この場合の、補助容量の薄膜トランジスタのゲートには常に上記の電位が印加されている必要はない。すなわち、表示装置において補助容量が機能する期間のみ上記の電位が保持されていればよいことは自明であろう。また、当該行が選択されている間は、画素セルとの電荷の移動があるので、薄膜トランジスタはＯＮ状態となるべく、上記の電位が与えられなければならない。
一方、補助容量とすべき薄膜トランジスタのゲートに逆バイアスを与えれば、薄膜トランジスタはＯＦＦ状態のトランジスタとなり、等価的には、２つのトランジスタが直列された回路と同等となる。したがって、補助容量とすべき薄膜トランジスタもゲートの電位を適切に制御することにより、より多彩な機能を利用できる。
【００１８】
図２（Ａ）、（Ｂ）においては、薄膜トランジスタとしてＮチャネル型のものを例示したが、Ｐチャネル型のものでもよい。その場合には、ゲートに印加される電位は負となる。容量用の薄膜トランジスタの形成は、他の薄膜トランジスタの形成と同様におこなえるため、集積化の点で有効である。
また、薄膜トランジスタを容量素子とした場合には、ゲート酸化膜が誘電体となり、膜厚、膜質の点で好ましいものであった。
【００１９】
同様なことは以前にもなされていたが、容量素子作製のために、新たな工程が必要であった。従来の一般的な方法は図１３に示すようなもので、基板（１５１）および下地膜（１５２）上に形成された実質的に真性な半導体被膜（１５３）の容量素子を形成する部分にＮ型もしくはＰ型の領域（１５４）を形成する必要があった。（図１３（Ａ））
そして、ゲート絶縁膜（１５５）、ゲート電極（１５６）、（１５７）と容量電極（１５８）を形成した後、ゲート電極・容量電極をマスクとして領域（１５４）と同じ導電型の不純物のドーピングをおこない、不純物領域（１５９）、（１６０）、（１６１）を形成する。（図１３（Ａ））
【００２０】
ここで、容量電極（１５８）は容量素子を形成するためのもので、その下の半導体領域は不純物がドーピングされて導電性が良好であるため、容量電極（１５８）に特に電圧が印加されなくとも容量素子として機能する。しかしながら、不純物領域（１５４）のドーピングのために余計な工程が必要であった。これに対し、本発明では、容量素子を薄膜トランジスタを用いて構成するため、このように工程が増えることはない。
なお、図２の薄膜トランジスタのチャネルにＬＤＤ領域またはオフセット領域を入れると、それらの領域はドレイン抵抗・ソース抵抗となるため、ドレイン接合の電界強度を緩和させ、さらにＯＦＦ電流を減少させることができる。
【００２１】
図１に示した補助容量を図２（Ａ）、（Ｂ）で示した回路で置き換えただけのもの以外にも、図３に示すような各回路も、本発明に含まれる。図３（Ａ）は図１（Ａ）の補助容量（１０２）を薄膜トランジスタ（３０２）と通常の容量素子（３０３）によって構成したもので、薄膜トランジスタ（３０２）のゲート電極と通常の容量素子（３０３）の電極は、容量線に接続され、、薄膜トランジスタ（３０２）は適切な容量を示すように容量線は適切な電位に保持される。なお、薄膜トランジスタ（３０１）は図１（Ａ）の薄膜トランジスタ（１０１）に相当する。（図３（Ａ））
【００２２】
このように、薄膜トランジスタと通常の容量素子を並列に接続し、かつ、薄膜トランジスタのゲート電極と通常の容量素子の電極を容量線に接続するという回路で、図１の各補助容量を置き換えてもよい。
図３（Ｂ）は図１（Ｄ）の補助容量（１３３）を薄膜トランジスタを用いて構成したものであり、また、図３（Ｃ）は図１（Ｄ）の補助容量（１３４）を薄膜トランジスタを用いて構成したものである。いずれも、通常の容量素子（３１４）、（３２４）の電極は、薄膜トランジスタ（３１２）、（３２２）のゲート電極と同じ容量線と接続すると配線の配置の上で効果的である。
【００２３】
図３（Ｄ）は図１（Ｄ）の補助容量（１３３）、（１３４）の双方を薄膜トランジスタを用いて構成したものであり、薄膜トランジスタ（３３２）、（３３４）のゲート電極は容量線に接続される。図３においては、いずれも図２（Ｂ）の構造の素子を用いた例を示したが、図２（Ａ）に示される素子を用いても全く同様な効果が得られることはいうまでもない。
【００２４】
【実施例】
〔実施例１〕
本実施例は薄膜トランジスタを中心としたアクティブマトリクス回路のスイッチング素子等の作製工程に関するものである。本実施例では、ゲート電極を陽極酸化することにより、オフセットゲートを構成し、ＯＦＦ電流を低減することを特色とする。なお、ゲート電極を陽極酸化する技術は特開平５−２６７６６７に開示されている。
【００２５】
図６の（Ａ）〜（Ｄ）に本実施例の工程を示す。まず、基板（４０１）（コーニング７０５９、１００ｍｍ×１００ｍｍ）上に、下地膜として酸化珪素膜（４０２）を１０００〜５０００Å、例えば、３０００Åに成膜した。この酸化珪素膜の成膜には、ＴＥＯＳをプラズマＣＶＤ法によって分解・堆積して成膜した。この工程はスパッタ法によっておこなってもよい。
【００２６】
その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスシリコン膜を３００〜１５００Å、例えば、５００Å堆積し、これを５５０〜６００℃の雰囲気に８〜２４時間放置して、結晶化せしめた。その際には、ニッケルを微量添加して結晶化を促進せしめてもよい。ニッケル・コバルト等を添加することによって結晶化を促進せしめ、結晶化温度・結晶化時間を低下・短縮する技術は特開平６−２４４１０４に示されている。
【００２７】
この工程は、レーザー照射等の光アニールによっておこなってもよい。また、熱アニールと光アニールを組み合わせてもよい。
そして、このように結晶化させたシリコン膜をエッチングして、島状領域（４０３）を形成した。さらに、この上にゲート絶縁膜（４０４）を形成した。ここでは、プラズマＣＶＤ法によって厚さ７００〜１５００Å、例えば、１２００Åの酸化珪素膜を形成した。この工程はスパッタ法によっておこなってもよい。
【００２８】
その後、厚さ１０００Å〜３μｍ、例えば、５０００Åのアルミニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ法によって形成して、これをエッチングしてゲート電極（４０５）、（４０６）、（４０７）を形成した。（図６（Ａ））
【００２９】
そして、ゲート電極に電解溶液中で電流を通じて陽極酸化し、厚さ５００〜２５００Å、例えば、２０００Åの陽極酸化物を形成した。用いた電解溶液は、Ｌ−酒石酸をエチレングリコールに５％の濃度に希釈し、アンモニアを用いてｐＨを７．０±０．２に調整したものである。その溶液中に基板を浸し、定電流源の＋側を基板上のゲイト電極に接続し、−側には白金の電極を接続して２０ｍＡの定電流状態で電圧を印加し、１５０Ｖに達するまで酸化を継続した。さらに、１５０Ｖの定電圧状態で、電流が０．１ｍＡ以下になるまで酸化を継続した。この結果、厚さ２０００Åの酸化アルミニウム被膜（４０８）、（４０９）、（４１０）が得られた。
【００３０】
その後、イオンドーピング法によって、島状領域（４０３）に、ゲート電極部（すなわち、ゲート電極とその周囲の陽極酸化物被膜）をマスクとして自己整合的に不純物（ここでは燐）を注入し、Ｎ型不純物領域を形成した。ここで、ドーピングガスとしてはフォスフィン（ＰＨ３ ）を用いた。この場合のドーズ量は１×１０１４〜５×１０１５原子／ｃｍ２ 、加速電圧は６０〜９０ｋＶ、例えば、ドーズ量を１×１０１５原子／ｃｍ２ 、加速電圧は８０ｋＶとした。この結果、Ｎ型不純物領域（４１１）〜（４１４）が形成された。（図６（Ｂ））
【００３１】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物領域（４１１）〜（４１４）の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ２ 、好ましくは２５０〜３００ｍＪ／ｃｍ２ が適当であった。この工程は熱アニールによっておこなってもよい。特に触媒元素（ニッケル等）を含有しておれば、通常の場合に比較して低温の熱アニールで活性化できる（特開平６−２６７９８９）。
【００３２】
このようにしてＮ型不純物領域が形成されたのであるが、本実施例では、陽極酸化物の厚さ分だけ不純物領域がゲート電極から遠い、いわゆるオフセットゲートとなっていることがわかる。
次に、層間絶縁膜として、プラズマＣＶＤ法によって酸化珪素膜（４１５）を厚さ５０００Åに成膜した。このとき、原料ガスにＴＥＯＳと酸素を用いた。そして、層間絶縁膜（４１５）、ゲート絶縁膜（４０４）のエッチングをおこない、Ｎ型不純物領域（４１１）にコンタクトホールを形成した。その後、アルミニウム膜をスパッタ法によって形成し、エッチングしてソース電極・配線（４１６）を形成した。これは画像信号線の延長である。（図６（Ｃ））
【００３３】
その後、パッシベーション膜（４１７）を形成した。ここでは、ＮＨ３ ／ＳｉＨ４ ／Ｈ２ 混合ガスを用いたプラズマＣＶＤ法によって窒化珪素膜を２０００〜８０００Å、例えば、４０００Åの膜厚に成膜して、パッシベーション膜とした。そして、パッシベーション膜（４１７）、層間絶縁膜（４１５）、ゲート絶縁膜（４０４）のエッチングをおこない、陽極酸化物被膜（４０９）上に開孔部を、また、Ｎ型不純物領域（４１４）に画素電極のコンタクトホールを形成した。そして、インディウム錫酸化物（ＩＴＯ）被膜をスパッタ法によって成膜し、これをエッチングして画素電極（４１８）を形成した。
【００３４】
画素電極（４１８）は陽極酸化物被膜（４０９）を挟んで、ゲート電極（４０６）と対向し、容量（４１９）を形成した。また、Ｎ型不純物領域（４１２）と（４１３）を同電位に保てば、ゲート電極（４０６）とその下のシリコン半導体との間にゲート絶縁膜（４０４）を誘電体としたＭＩＳ容量が形成される。（図６（Ｄ））
【００３５】
以上のような工程により、Ｎチャネル型薄膜トランジスタ（４２１）、（４２２）と容量（４１９）、（４２０）を有するアクティブマトリクス回路素子が形成された。ゲート電極（４０５）、（４０７）はゲート信号線に、また、ゲート電極（４０６）が容量線に接続され、それぞれに信号が与えられる。すなわち、ゲート電極（４０６）を適切な電位とすることにより、ゲート電極の下の実質真性の半導体領域にチャネルを誘起せしめることができ、容量が形成される。
【００３６】
なお、本実施例では、画素電極はＭＩＳ容量のゲート（容量線）と容量を形成するので、図３（Ｂ）に示される回路と同じである。また、本実施例では、ゲートが３本も存在するが、コンタクトは２か所で済み、かつ、容量は多層配線を利用して構成されているので専有面積は小さい。
【００３７】
なお、ＭＩＳ容量と直列に抵抗を挿入すると、ＯＦＦ電流低減の上で効果が大きい。そのためには、不純物ドーピングを高濃度（本実施例図６（Ｂ）の工程）と低濃度の２段階おこない、図４に示すように、特に、ゲート電極（４０６）の近傍にのみ低濃度不純物領域（４８０）を形成せしめるとよい。低濃度不純物領域は他の不純物領域（４１１）〜（４１４）に比較して、シート抵抗が高いため、図２（Ｂ）に相当する素子を用いた場合（上面図を図４（Ａ）に示す）では、図４（Ｂ）に示すような回路が得られる。（図４（Ａ）、（Ｂ））
図２（Ａ）に相当する素子を用いた場合（上面図を図４（Ｃ）に示す）でも、同様に、図４（Ｄ）に示すような回路が得られる。（図４（Ｃ）、（Ｄ））
いずれの場合にも抵抗（４８０）はＯＦＦ電流を低減する効果を有する。
【００３８】
ＭＩＳ容量として標準的な薄膜トランジスタを使用する場合には、チャネル幅は一般に小さいものであるから、ゲート（４０６）の幅を十分に大きくしなければ、十分な容量を確保することが難しい。そのような場合には、図５（Ａ）〜（Ｃ）のように島状領域を変形して、概略コの字型（もしくはＵ字型、もしくは馬蹄型）とし、これにゲート信号線と容量線を重ねればよい。すなわち、半導体被膜はゲート信号線（すなわち、ゲート電極（４０５）と（４０７））と２か所の重なる部分と、容量線（すなわち、ゲート電極（４０６））と１か所の重なる部分を有する。そして、ゲート信号線は容量線と平行に形成される。この場合は、ゲート（４０５）と（４０７）を同一直線上に形成できるため、レイアウトの面で有利である。
【００３９】
図５（Ａ）においては、ゲート電極（４０６）が半導体領域を分断するため図２（Ｂ）と同様な回路となる。図５（Ａ）の構造の特徴を述べれば、半導体領域には、画像信号線とコンタクトを有する領域（４１１）と、画素電極とコンタクトを有する領域（４１４）と、容量線とゲート信号線とによって分離された２つのＮ型（もしくはＰ型）導電型を示す領域（４１２）、（４１３）とが形成される。
なお、図５（Ｂ）に示すように容量線と半導体被膜とが完全に重ならず、一部半導体被膜のはみだした領域（４８１）が形成されても何ら問題はない。必要なことは領域（４１２）と（４１３）がゲート信号線、すなわち、ゲート電極（４０５）と（４０７）と容量線、すなわち、ゲート電極（４０６）によって完全に分離されていることである。
【００４０】
一方、図５（Ｃ）においては、ゲート電極（４０６）によって半導体領域（４１２）と（４１３）を分断されないので、図２（Ａ）と同様な回路となる。
以上のように主として半導体被膜（活性層）の形状を工夫することにより、回路の集積度を向上させることができる。同様に、半導体被膜を概略Ｎ字型もしくはＳ字型として、これに行選択信号線やゲート信号線を重ねれば、より多くの薄膜トランジスタやＭＩＳ容量を形成できる。
【００４１】
〔実施例２〕
図６（Ｅ）に本実施例の断面を示す。本実施例では、Ｎチャネル型薄膜トランジスタ（４５２）、（４５３）とその間にゲート（４５４）を形成し、その下のシリコン半導体との間にゲート絶縁膜を誘電体としてＭＩＳ容量（４５０）が形成される。また、薄膜トランジスタ（４５３）と画素電極（４５７）のコンタクトの間にもゲート（４５５）を形成し、同様にＭＩＳ容量（４５１）が形成される。一方、金属配線（４５６）は画像信号線の延長である。
【００４２】
本実施例では、ゲート（４５４）、（４５５）は容量線に接続され、その他のゲートはゲート信号線に接続される。薄膜トランジスタ（４５２）、（４５３）の間に第１のＭＩＳ容量（４５０）が形成され、画素電極（４５７）と薄膜トランジスタ（４５３）の間に第２のＭＩＳ容量（４５１）が形成されているので、図３（Ｄ）に相当する。本実施例ではゲートが４本も存在するが、コンタクトは２つで済むので専有面積は比較的小さい。
【００４３】
〔実施例３〕
図６（Ｆ）に本実施例の断面を示す。本実施例では、Ｎチャネル型薄膜トランジスタ（４７２）、（４７３）とその間から金属配線（４７４）を引き出し、これを薄膜トランジスタ（４７３）と画素電極（４７６）との間に設けたゲート（４７７）の上面に延長し、陽極酸化物を誘電体として容量（４７０）を構成している。一方、ゲート（４７７）においてはその下のシリコン半導体との間にゲート絶縁膜を誘電体としてＭ１Ｓ容量（４７１）が形成される。
【００４４】
また、金属配線（４７５）は画像信号線の延長である。ゲート（４７０）は容量線に接続され、その他のゲートはゲート信号線に接続される。
本実施例ではＭＩＳ容量のゲート（４７１）と薄膜トランジスタ（４７２）、（４７３）から延在した配線（４７４）の間に容量が形成され、ＭＩＳ容量は画素電極（４７６）と並列に存在するので、図３（Ｃ）に相当する。
【００４５】
〔実施例４〕
図７に本実施例の工程を示す。まず、基板（５０１）上に、下地酸化珪素膜（５０２）（厚さ２０００Å）を堆積し、結晶性シリコン膜によって島状領域（５０３）を形成した。さらに、この上にゲート絶縁膜（５０４）を形成した。
その後、厚さ、５０００Åのアルミニウム膜をスパッタ法によって形成した。後の多孔質陽極酸化物被膜形成工程におけるフォトレジストとの密着性の改善のために、アルミニウム膜表面に厚さ１００〜４００Åの薄い陽極酸化膜を形成してもよい。
【００４６】
その後、スピンコーティング法によって厚さ１μｍ程度のフォトレジストを形成した。そして、公知のフォトリソグラフィー法によって、ゲート電極（５０５）、（５０６）、（５０７）をエッチングにより形成した。ゲート電極上には、フォトレジストのマスク（５０８）、（５０９）、（５１０）を残存させた。（図７（Ａ））
【００４７】
次に、基板を１０％シュウ酸水溶液に浸し、定電流源の＋側を基板上のゲイト電極（５０５）、（５０７）に接続し、−側には白金の電極を接続して陽極酸化をおこなった。この技術は特開平６−３３８６１２に開示されている。このとき、５〜５０Ｖ、例えば、８Ｖの定電圧で、１０〜５００分、例えば、２００分陽極酸化をおこなうことによって、厚さ５０００Åの多孔質の陽極酸化物（５１１）、（５１２）をゲート電極（５０５）、（５０７）の側面に形成した。得られた陽極酸化物は多孔質であった。ゲート電極の上面には、マスク材（５０８）、（５１０）が存在するために陽極酸化はほとんど進行しなかった。また、ゲート電極（５０６）には電流を通じなかったので、陽極酸化物は形成されなかった。（図７（Ｂ））
【００４８】
その後、マスク材を除去してゲイト電極上面を露出させた。そして、実施例１と同様にＬ−酒石酸をエチレングリコールに５％の濃度に希釈し、アンモニアを用いてｐＨを７．０±０．２に調整した電解溶液中でゲート電極（５０５）、（５０６）、（５０７）に電流を通じて陽極酸化し、厚さ５００〜２５００Å、例えば、２０００Åの陽極酸化物を形成した。この結果、厚さ２０００Åの緻密な酸化アルミニウム被膜（５１３）、（５１４）、（５１５）が得られた。
【００４９】
その後、イオンドーピング法によって、島状シリコン領域（５０３）に、ゲイト電極部をマスクとして自己整合的に不純物（ここでは硼素）を注入し、Ｐ型不純物領域を形成した。ここで、ドーピングガスとしてはジボラン（Ｂ２ Ｈ６ ）を用いた。この場合のドーズ量は１×１０１４〜５×１０１５原子／ｃｍ２ 、加速電圧は４０〜９０ｋＶ、例えば、ドーズ量を１×１０１５ｃｍ−２、加速電圧は６５ｋＶとした。この結果、Ｐ型不純物領域（５１６）〜（５１９）が形成された。（図７（Ｃ））
【００５０】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物領域（５１６）〜（５１９）の活性化をおこなった。
次に、層間絶縁膜として、プラズマＣＶＤ法によって酸化珪素膜（５２０）を厚さ３０００Åに成膜した。さらに、層間絶縁膜（５２０）、ゲイト絶縁膜（５０４）のエッチングをおこない、Ｐ型不純物領域（５１６）にコンタクトホールを形成した。その後、アルミニウム膜をスパッタ法によって形成し、エッチングして画像信号線（５２１）を形成した。（図７（Ｄ））
【００５１】
その後、パッシベーション膜（５２２）を形成し、パッシベーション膜（５２２）、層間絶縁膜（５２０）、ゲイト絶縁膜（５０４）のエッチングをおこない、陽極酸化物被膜（５１４）上に開孔部を、また、Ｐ型不純物領域（５１９）に画素電極のコンタクトホールを形成した。そして、ＩＴＯを成膜、エッチングして画素電極（５２３）を形成した。画素電極（５２３）は陽極酸化物被膜（５１４）を誘電体としてゲート電極（５０６）と対向し、容量を形成している。また、Ｐ型不純物領域（５１７）と（５１８）を同電位に保てば、ゲート電極（５０６）とその下のシリコン半導体との間にゲート絶縁膜（５０４）を誘電体としたＭＩＳ容量が形成される。（図７（Ｅ））
【００５２】
以上のような工程により、Ｐチャネル型薄膜トランジスタ（５２６）、（５２７）と容量（５２４）、ＭＯＳ容量（５２５）を有するアクティブマトリクス回路素子が形成された。ゲート（５０５）、（５０７）はゲート信号線に、ゲート（５０６）は容量線に接続される。本実施例では、画素電極はＭＩＳ容量のゲートと容量を形成するので、図３（Ｂ）に示される回路と同じである。
【００５３】
〔実施例５〕
図８に本実施例の工程を示す。まず、基板（６０１）上に、下地酸化珪素膜（６０２）（厚さ２０００Å）を堆積し、結晶性シリコン膜によって島状領域（６０３）を形成した。さらに、この上にゲート絶縁膜（６０４）を形成した。
その後、実施例４と同様な技術を用いて、バリヤ型陽極酸化物で被覆されたアルミニウムを主成分とするゲート電極（６０５）〜（６０７）を形成した。本実施例では中央のゲート電極のみが側面に多孔質の陽極酸化物（６０８）を有する構成とした。（図８（Ａ））
【００５４】
次に、ドライエッチング法によって、ゲート絶縁膜（６０４）をエッチングした。この結果、ゲート電極（６０５）〜（６０７）およびその陽極酸化物の下の部分にのみ、ゲート絶縁膜（６０９）〜（６１１）が残存した。（図８（Ｂ））
その後、多孔質陽極酸化物（６０８）を選択的に除去した。この工程に関しては、特開平６−３３８６１２に開示されている。（図８（Ｃ））
【００５５】
その後、イオンドーピング法によって、島状シリコン領域（６０３）に、ゲイト電極部およびゲート絶縁膜（６１０）をマスクとして自己整合的に不純物（ここでは燐）を注入し、Ｎ型不純物領域を形成した。本実施例では、ドーピングを実質的に２段階おこなった。すなわち、高加速電圧・低ドーズと低加速電圧・高ドーズである。
前者の例としては、例えば、加速電圧８０ｋＶ、ドーズ量１×１０１３原子／ｃｍ２ 、後者の例としては加速電圧２０ｋＶ、ドーズ量を５×１０１４原子／ｃｍ２ とした。
【００５６】
前者のドーピングでは、イオンに高い加速エネルギーを付与することができるのでゲート絶縁膜（６１０）を通してドーピングをおこなうことができるが、そのときに形成される不純物領域の不純物濃度は低い。一方、後者のドーピングでは高濃度の不純物領域を形成できるが、ゲート絶縁膜（６１０）を通してドーピングをおこなうことができない。その結果、高濃度Ｎ型領域（６１２）〜（６１５）と低濃度Ｎ型領域（６１６）、（６１７）を作りわけることができた。（図８（Ｄ））
【００５７】
以上のようにして形成した不純物領域（６１２）〜（６１７）の活性化をおこなった後、層間絶縁膜として、プラズマＣＶＤ法によって酸化珪素膜（６１８）を厚さ３０００Åに成膜した。さらに、層間絶縁膜（６１８）のエッチングをおこない、高濃度Ｎ型領域（６１２）にコンタクトホールを形成した。その後、アルミニウム膜をスパッタ法によって形成し、エッチングして画像信号線（６１９）を形成した。
【００５８】
さらに、パッシベーション膜（６２０）を形成し、パッシベーション膜（６２０）、層間絶縁膜（６１８）をエッチングして、高濃度Ｎ型領域（６１５）に画素電極のコンタクトホールを形成した。そして、ＩＴＯを成膜、エッチングして画素電極（６２１）を形成した。（図８（Ｅ））
以上のような工程により、図８（Ｆ）に示すような回路を得ることができた。ここで、ゲート電極（６０６）を適切な電位に保つことにより、これを容量として用いることができる。また、低濃度Ｎ型領域（６１６）、（６１７）は、薄膜トランジスタ間に直列に挿入された抵抗として機能し、ＯＦＦ電流を低減するうえで効果がある。（図８（Ｅ））
【００５９】
〔実施例６〕
図９には、本発明を用いて回路を形成する様子を示した。具体的なプロセスについては、公知技術（もしくは実施例１、４、５に示される技術）を用いればよいので、ここでは詳述しない。
まず、概略Ｕ字型（もしくはコの字型あるいは馬蹄型）の半導体領域（活性層）（７０１）〜（７０４）を形成した。ここで、活性層（７０１）を基準とした場合、活性層（７０２）は当列次行、活性層（７０３）は次列当行、活性層（７０４）は次列次行を意味する。（図９（Ａ））
【００６０】
その後、ゲート絶縁膜（図示せず）を形成し、さらに、同一被膜により、ゲート信号線（７０５）、（７０６）および、容量線（７０７）、（７０８）を形成した。ここで、ゲート信号線および容量線と活性層の位置関係については図８と同様とした。（図９（Ｂ））
そして、活性層にドーピングをおこなった後、各活性層の左端にコンタクトホール（例えば、（７１１）に示される）を形成し、さらに、画像信号線（７０９）、（７１０）を形成した。（図９（Ｃ））
【００６１】
その後、ゲート信号線と画像択信号線によって囲まれた領域に画素電極（７１２）、（７１３）を形成した。このようにして、容量線（７０７）と活性層（７０１）において薄膜トランジスタ（７１４）が形成されたのであるが、このとき、容量線（７０７）は当該行の画素電極（７１３）とは重ならず、１行上の画素電極（７１２）と重なるように配置した。すなわち、画素電極（７１３）にしてみれば、１行下の容量線（７０８）が画素電極（７１３）と重なって、容量（７１５）を形成した。容量線（７０７）、（７０８）には、他の実施例を同様に、薄膜トランジスタ（７１４）他がＭＩＳ容量として機能するに十分な一定電圧が供給される。（図９（Ｄ））
【００６２】
このように、ゲート信号線を当該行の１行上（もしくは下）の画素電極と重ねる配置を取ることによって、図９（Ｅ）に示すような回路が構成されたが、容量（７１５）は図３（Ｂ）の容量（３１４）に相当するものであり、実質的に開口率を低下させずに、容量を付加することができ、回路の集積度を向上させる上で有効であった。
【００６３】
参考のために、図９（Ｆ）には、同じ間隔で行選択信号線、画像信号線で囲まれた領域に形成された従来の単位画素（図１（Ａ）参照）を示したが、補助容量（１０２）によって光の遮られる領域は本実施例（図９（Ｄ））と同じであり、本実施例では、半導体領域（７０１）が、ほとんどゲート信号線（７０５）、（７０７）で覆われた構造となっているため、開口率を減少させることはない。逆に従来のもの（図９（Ｆ））では、行選択信号線から分かれたゲート電極によって、開口率の低下が認められる。
【００６４】
〔実施例７〕
図１０には、本発明を用いて回路を形成する様子を示した。本実施例は、本発明のスイッチング素子に加えて、容量線および画像信号線の遮光性を積極的に用いることにより、ＴＦＴを外光から保護する遮光膜、および、画素間の色の分離を明確におこなうためのブラックマトリクスとして構成させることを主眼に置いて、設計された回路である。
【００６５】
まず、長方形の活性層（８０１）を形成後、ゲート絶縁膜（図示せず）を堆積し、ゲート信号線（８０２）と容量線（８０３）を形成した。ここで、容量線は図に示すように、画素電極の形成される部分の周囲を取り囲むように配置した。（図１０（Ａ））
そして、活性層にドーピングをおこなった後、活性層の左端にコンタクトホールを形成し、さらに、画像信号線（８０４）を形成した。（図１０（Ｂ））
【００６６】
図から明らかなように、この段階で、透明な部分は画素電極が形成される中央部と、ゲート信号線と容量線の隙間である。その他の部分はゲート信号線や容量線、画像信号線によって遮光される構造となる。なお、画像信号線を延長して、薄膜トランジスタ（ゲート信号線、容量線と活性層の交差する部分）の上にも配置するようにすれば、外光が薄膜トランジスタに進入することを防止し、薄膜トランジスタの特性を安定化する上で効果的であった。
【００６７】
その後、上記の中央部に画素電極（８０５）を形成した。このとき、画素電極以外の部分で透明な領域は、画素電極（８０５）と画像信号線（８０４）の隙間の部分（８０６）とゲート信号線（８０２）、容量線（８０３）、画像信号線（８０４）の隙間の部分（８０７）のみである。前者は画像信号線と画素電極が重なることを避けねばならないため、また、後者は隣接する画像信号線を分離する必要があるため、それぞれ必然的に生じたものであるが、その面積は十分に小さい。これは、本実施例が、容量線を境界として上下の画素電極を分ける構造となっているためである。
【００６８】
図１２（Ａ）には、本実施例の画素のうち、画素電極や各配線と重ならない部分を分かりやすく示したものである。すなわち、画素で黒を表示したときに漏れる光の分布である。このように、全体に占める面積は微小であり、特に問題とはならないが、好ましいことに、画像信号線にそって直線上に存在するため、この部分のみに別途ブラックマトリクスを設けて遮光してもよい。
【００６９】
このように、特にブラックマトリクスを形成することなく、既存の配線を用いてブラックマトリクスと同等な構造を得ることができた。本実施例の回路では、容量線によるＭＩＳ容量以外に、
▲１▼当該行およびと画素電極の重なりによる容量（８０８）
▲２▼次行の容量線と画素電極の重なりによる容量（８０９）
▲３▼次行のゲート信号線と画素電極の重なりによる容量（８１０）
の２つの容量が存在する。
【００７０】
本実施例の回路配置は図３（Ａ）を基本としたものであるが、図３（Ａ）の補助容量（３０３）に相当する容量素子（８０８）に加えて、新たに画素セルと並列に接続された容量素子（８０９）、（８１０）を加えたものであり、その分、電荷保持の上で効果的である。しかも、これらの容量は多層配線を用いて構成されているため、開口率を低下させる要因とはならない。（図１０（Ｃ））
【００７１】
〔実施例８〕 図１１には、本発明を用いて回路を形成する様子を示した。本実施例の回路配置の基本的な思想は実施例６（図９）と同じである。ただし、本実施例では、容量線および画像信号線の遮光性を積極的に用いることにより、ＴＦＴを外光から保護する遮光膜、および、画素間の色の分離を明確におこなうためのブラックマトリクスとして構成させた。
【００７２】
プロセスの順序については実施例６と同様である。まず、概略コの字型の活性層（９０１）の形成後、ゲート絶縁膜（図示せず）を堆積し、ゲート信号線（９０２）と容量線（９０３）を形成した。ここで、容量線は図に示すように、画素電極の形成される部分の周囲を取り囲むように配置した。（図１１（Ａ））
そして、活性層にドーピングをおこなった後、活性層の左端にコンタクトホールを形成し、さらに、画像信号線（９０４）を形成した。画像信号線も図に示すように、画素電極の周囲（特に薄膜トランジスタ周辺）を覆うように配置した。（図１１（Ｂ））
【００７３】
図から明らかなように、この段階で、透明な部分は画素電極が形成される中央部と、ゲート信号線と容量線の隙間を画像信号線で埋められなかった点状の２か所（各画素の右上端にある）だけである。その他の部分はゲート信号線や容量線、画像信号線によって遮光される構造となる。特に、本実施例では薄膜トランジスタの上にも画像信号線を配置したが、これは外光が薄膜トランジスタの特にチャネルに進入することを防止し、薄膜トランジスタの特性を安定化する上で効果的であった。
【００７４】
その後、上記の中央部に画素電極（９０５）を形成した。このとき、画素電極以外の部分で透明な領域は、画素電極（９０５）と画像信号線（９０４）の隙間の部分（９０７）とゲート信号線（９０２）、容量線（９０３）、画像信号線（９０４）の隙間の部分（９０６）のみである。前者は画像信号線と画素電極が重なることを避けねばならないため、また、後者は隣接する画像信号線を分離する必要があるため、それぞれ必然的に生じたものであるが、その面積は十分に小さい。
【００７５】
図１２（Ｂ）には、本実施例の画素のうち、画素電極や各配線と重ならない部分を分かりやすく示したものである。すなわち、画素で黒を表示したときに漏れる光の分布である。このように、全体に占める面積は微小であり、特に問題とはならない。
このように、特にブラックマトリクスを形成することなく、既存の配線を用いてブラックマトリクスと同等な構造を得ることができた。（図１１（Ｃ））
【００７６】
【発明の効果】
以上、本発明に示したように、薄膜トランジスタをＭＩＳ容量として使用することにより、画素セルの電圧降下を抑制することができた。本発明は、より高度な画像表示が要求される用途において効果的である。すなわち、２５６階調以上の極めて微妙な濃淡を表現する場合には画素セルの電圧変動は１フレームの間に１％以下に抑えられることが必要である。
【００７７】
また、本発明は特に行数の多いマトリクスの表示等の目的に適した結晶性シリコン半導体の薄膜トランジスタを用いたアクティブマトリクス表示装置にも適している。一般に、行数の多いマトリクスでは、１行あたりの選択時間が短いのでアモルファスシリコン半導体の薄膜トランジスタは用いるのに適当でない。しかしながら、結晶性シリコン半導体を用いた薄膜トランジスタはＯＦＦ電流が多いことが問題となっている。このため、ＯＦＦ電流を低減できる本発明はこの分野でも大きな貢献が可能である。もちろん、アモルファスシリコン半導体を用いた薄膜トランジスタにおいても効果を有することは言うまでもない。
【００７８】
実施例においては、薄膜トランジスタ、ＭＩＳ容量の構造としてはトップゲート型のものを中心に説明したが、ボトムゲート型その他の構造のものであっても本発明の効果が不変であることは言うまでもない。また、同じスイッチング素子にトップゲート型とボトムゲート型を組み合わせてもよい。このように本発明は工業上、有益な発明である。
【図面の簡単な説明】
【図１】アクティブマトリクス回路のスイッチング素子の例を示す。
【図２】ＭＩＳ容量の例を示す。
【図３】本発明によるスイッチング回路の例を示す。
【図４】実施例１におけるスイッチング素子の上面図と回路図を示す。
【図５】実施例１におけるスイッチング素子の上面図を示す。
【図６】実施例１〜３におけるスイッチング素子の製造工程を示す。
【図７】実施例４におけるスイッチング素子の製造工程を示す。
【図８】実施例５におけるスイッチング素子の製造工程等を示す。
【図９】実施例６における画素電極等の配置例を示す。
【図１０】実施例７における画素電極等の配置例を示す。
【図１１】実施例８における画素電極等の配置例を示す。
【図１２】実施例７、８における画素の漏光を示す。
【図１３】従来の補助容量の作製工程例を示す。
【符号の説明】
１０１ ・・・・薄膜トランジスタ
１０２ ・・・・補助容量
１０３ ・・・・画素セル
１０５ ・・・・ゲート信号線
１０６ ・・・・画像信号線
１１１、１１２・・・・薄膜トランジスタ
１１３ ・・・・補助容量
１１４ ・・・・画素セル
１１５ ・・・・ゲート信号線
１１６ ・・・・画像信号線
１２１、１２２・・・・薄膜トランジスタ
１２３ ・・・・補助容量
１２４ ・・・・画素セル
１２５ ・・・・ゲート信号線
１２６ ・・・・画像信号線
１３１、１３２・・・・薄膜トランジスタ
１３３、１３４・・・・補助容量
１３５ ・・・・画素セル
１３６ ・・・・ゲート信号線
１３７ ・・・・画像信号線
３０１ ・・・・薄膜トランジスタ
３０２ ・・・・ＭＩＳ容量
３０３ ・・・・通常の容量素子
３０４ ・・・・画素セル
３１１、３１３・・・・薄膜トランジスタ
３１２ ・・・・ＭＩＳ容量
３１４ ・・・・通常の容量素子
３１５ ・・・・画素セル
３２１、３２３・・・・薄膜トランジスタ
３２４ ・・・・ＭＩＳ容量
３２２ ・・・・通常の容量素子
３２５ ・・・・画素セル
３３１、３３３・・・・薄膜トランジスタ
３３２、３３４・・・・ＭＩＳ容量
３３５ ・・・・画素セル
【産業上の利用分野】
本発明は、アクティブマトリクス表示装置の表示画面の画質向上をはかる回路および素子に関する。本発明の対象とするアクティブマトリクス表示装置とは、液晶を用いるもの以外にも、プラズマ発光を用いるもの（プラズマ・ディスプレー＝ＰＤＰ）やエレクトロ・ルミネッセンス（＝ＥＬ）を用いるものも含む。
【０００２】
【従来の技術】
アクティブマトリクス表示装置とは、マトリクス状に配置された画素の各々にスイッチング素子を設けたものであり、大容量の表示をおこなえ、表示特性（コントラスト）等も良いという特徴を有する。図１（Ａ）には、スイッチング素子として１つの薄膜トランジスタを用いたアクティブマトリクス表示装置の概略図を示す。図中の破線で囲まれた領域（１０４）が表示領域であり、その中に薄膜トランジスタ（１０１）がマトリクス状に配置されている。前記薄膜トランジスタ（１０１）のソース電極に接続している配線が画像（データ）信号線（１０６）であり、前記薄膜トランジスタ（１０１）のゲート電極に接続している配線がゲート（選択）信号線（１０５）である。
【０００３】
ここで、スイッチング素子について着目すると、前記薄膜トランジスタ（１０１）はデータのスイッチングをおこない、このときに画像信号線（１０６）に供給された電圧が液晶等の画素セル（１０３）に供給される。補助容量（１０２）は、画素セルの容量を補強するためのコンデンサで画像データの保持用として用いられる。薄膜トランジスタのソースを固定し、ゲートに逆バイアス（すなわち、Ｎチャネル型では負、Ｐチャネル型では正の電圧）を印加すると、トランジスタのチャネルが形成されないので、ソース／ドレイン間には電流が流れないはずなのだが、実際には逆バイアスの電圧が大きくなるにしたがって、大きな電流が流れるようになる。これをＯＦＦ電流という。
【０００４】
Ｎチャネル形薄膜トランジスタの場合、ゲートを負にバイアスした時のＯＦＦ電流は、半導体薄膜の表面に誘起されるＰ型層と、ソース領域及びドレイン領域のＮ型層との間に形成されるＰＮ接合を流れる電流により規定される。そして、半導体薄膜中には多くのトラップが存在するため、このＰＮ接合は不完全であり接合リーク電流が流れやすい。ゲート電極を負にバイアスするほどＯＦＦ電流が増加するのは半導体薄膜の表面に形成されるＰ型層のキャリア濃度が増加してＰＮ接合のエネルギー障壁の幅が狭くなるため、電界の集中が起こり、接合リーク電流が増加することによるものである。
【０００５】
このようにして生じるＯＦＦ電流は、ソース／ドレイン電圧に大きく依存する。例えば、薄膜トランジスタのソース／ドレイン間に印加される電圧が大きくなるにしたがって、ＯＦＦ電流が飛躍的に増大することが知られている。すなわち、ソース／ドレイン間に５Ｖの電圧を加えた場合と１０Ｖの電圧を加えた場合とでは、後者のＯＦＦ電流は前者の２倍ではなく、１０倍にも１００倍にもなる場合がある。また、このような非線型性はゲート電圧にも依存する。一般にゲート電極の逆バイアスの値が大きい場合（Ｎチャネル型では、大きなマイナス電圧）には、両者の差が著しい。ＯＦＦ電流は、薄膜トランジスタのチャネルに低濃度不純物領域（ＬＤＤ）もしくはオフセット領域を形成することによってある程度低減できる。
【０００６】
ＯＦＦ電流は画素セルの電圧が当初のものから変動することを意味している。この変動は画素セルおよびそれと並列に接続された容量素子の容量が大きいほど小さくなる。補助四量（１０２）はそのような目的のために設けられる。
また、ＯＦＦ電流自体を少なくすることも考えられる。例えば、特公平５−４４１９５と特公平５−４４１９６に記述されているように、薄膜トランジスタを直列に接続する方法（マルチゲート法）が提案されている。これは、個々の薄膜トランジスタのソース／ドレインに印加される電圧を減少させることによって、個々の薄膜トランジスタのＯＦＦ電流を低減せしめることを意図している。
【０００７】
例えば、図１（Ｂ）のように２個の薄膜トランジスタを直列に接続した場合、薄膜トランジスタ（１１１）および（１１２）のソース／ドレインに印加される電圧は半分になる。ソース／ドレインに印加される電圧が半分になれば、前述の議論からＯＦＦ電流は１／１０にも１／１００にもなる。
この場合にも補助容量（１１３）を設けることにより、さらに画素セルの電圧の変動を小さくできる。
【０００８】
また、Ｏｋｕｍｕｒａ他の開示するように（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ Ｏｎ Ａｃｔｉｖｅ−Ｍａｔｒｉｘ Ｌｉｑｕｉｄ−Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ Ｎｏｖ． ３０−Ｄｅｃ． １， １９９４， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ２４−２７）、直列接続された２つの薄膜トランジスタの間に容量素子を設けてもＯＦＦ電流を低減することができ、画素セルの電圧変動を小さくすることができる。（図１（Ｃ））
【０００９】
この場合の具体的な動作について述べると、ゲート信号線（１２６）に選択信号が送られたときに、薄膜トランジスタ（１２１）、（１２２）がどちらもＯＮとなり、画像信号線（１２６）の信号に応じて、容量（１２３）画素セル（１２４）が充電される。十分に充電がなされた（平衡）段階では、薄膜トランジスタ（１２２）のソース／ドレイン間の電圧はほぼ等しい状態となる。
【００１０】
この状態で選択信号が切られると、薄膜トランジスタ（１２１）、（１２２）はいずれもＯＦＦとなる。その後、画像信号線（１２６）には他の画素の信号が印加されており、薄膜トランジスタ（１２１）は有限のＯＦＦ電流があるので、容量（１２３）に充電された電荷が放出され、電圧が低下することとなる。しかし、この速度は、図１（Ａ）で示した通常のアクティブマトリクス回路の容量（１０２）の電圧降下と同じ程度の速度で進行する。
【００１１】
一方、薄膜トランジスタ（１２２）に関しては、当初、ソース／ドレイン間の電圧がほぼ０であったために、ＯＦＦ電流は極めて僅かであったが、その後、容量（１２３）の電圧が降下するため、徐々にソース／ドレイン間の電圧が増加し、したがって、ＯＦＦ電流も増加することとなる。しかしながら、このＯＦＦ電流の増加による画素セル（１２４）の電圧降下は、図１（Ａ）に示す通常のアクティブマトリクス回路におけるものよりも十分に緩やかである。
【００１２】
図１（Ａ）および（Ｂ）の場合には補助容量は大きければ大きいほど電位変動を小さくできたが、図１（Ｃ）においては、電位変動を最も小さくするには、補助容量（１２３）の大きさを画素セル（１２４）の容量との比率において最適なものを決定しなければならない。
図１（Ｄ）のように、さらに、画素セルに並列に容量（１３４）を付加すればより効果的である。（図１（Ｄ））
【００１３】
【発明が解決しようとする課題】
図１の各々に示したように、補助容量を用いることにより、画素セルの電圧の変動を低減することができる。しかしながら、従来は、このような容量素子を作製するために画素セルのうち、表示に使用できる面積の比率（開口率）が低下したり、プロセスが複雑化することがあった。本発明はこのような問題点に鑑みてなされたものであり、実質真性の半導体表面に誘起させたチャネルをもちいて静電容量（ＭＯＳ容量ともいう）を形成するものである。
【００１４】
【課題を解決するための手段】
本発明では、図１の補助容量（１０２）、（１１３）、（１２３）、（１３３）、（１３４）を薄膜トランジスタを用いて構成することにより、上記の課題を解決する。すなわち、一般的に容量素子は、図２に示すように、薄膜トランジスタを用いた回路によって置き換えることができる。すなわち、図２（Ａ）に示すように、薄膜トランジスタのソース／ドレインを短絡し、ゲートを適切な正の電位（薄膜トランジスタがＮチャネル型の場合）に保持すれば、点ａ、ｂの電位の変動をそれほど受けずに安定して容量素子を形成できる。また、図２（Ａ）に示すように、薄膜トランジスタのソース／ドレインを短絡しなくても、同様な容量素子を形成できる。
【００１５】
このような容量素子は、特にＭＩＳ（金属−絶縁体−半導体）容量と呼ばれる。なお、図２（Ｂ）で示す回路においては、チャネルが誘起されている状態であっても、チャネルの抵抗成分は無視できないので、厳密には、点ａ−ｂ間には抵抗が挿入された回路として表される。
【００１６】
例えば、図１（Ａ）の補助容量（１０２）を図２（Ａ）もしくは（Ｂ）の薄膜トランジスタのＭＩＳ容量置き換えたとする。画像信号が−１０Ｖ〜＋１０Ｖで変動する場合には、薄膜トランジスタのゲートは＋１５Ｖ以上、好ましくは＋２０Ｖ以上の電位に常に保たれることが望ましい。例えば、薄膜トランジスタのゲートの電位が＋１１Ｖであれば、ゲート／ソース間の電位差はしきい値電圧の近辺の＋１〜＋１１Ｖの間で変動し、薄膜トランジスタにおいて得られる容量も大きく変動する。これに対して、薄膜トランジスタのゲートの電位が＋２０Ｖであれば、ゲート／ソース間の電位差は＋１０〜＋３０Ｖの間で変動するものの、しきい値電圧からは十分に離れているので、薄膜トランジスタにおいて得られる容量の変動はほとんどない。
【００１７】
この場合の、補助容量の薄膜トランジスタのゲートには常に上記の電位が印加されている必要はない。すなわち、表示装置において補助容量が機能する期間のみ上記の電位が保持されていればよいことは自明であろう。また、当該行が選択されている間は、画素セルとの電荷の移動があるので、薄膜トランジスタはＯＮ状態となるべく、上記の電位が与えられなければならない。
一方、補助容量とすべき薄膜トランジスタのゲートに逆バイアスを与えれば、薄膜トランジスタはＯＦＦ状態のトランジスタとなり、等価的には、２つのトランジスタが直列された回路と同等となる。したがって、補助容量とすべき薄膜トランジスタもゲートの電位を適切に制御することにより、より多彩な機能を利用できる。
【００１８】
図２（Ａ）、（Ｂ）においては、薄膜トランジスタとしてＮチャネル型のものを例示したが、Ｐチャネル型のものでもよい。その場合には、ゲートに印加される電位は負となる。容量用の薄膜トランジスタの形成は、他の薄膜トランジスタの形成と同様におこなえるため、集積化の点で有効である。
また、薄膜トランジスタを容量素子とした場合には、ゲート酸化膜が誘電体となり、膜厚、膜質の点で好ましいものであった。
【００１９】
同様なことは以前にもなされていたが、容量素子作製のために、新たな工程が必要であった。従来の一般的な方法は図１３に示すようなもので、基板（１５１）および下地膜（１５２）上に形成された実質的に真性な半導体被膜（１５３）の容量素子を形成する部分にＮ型もしくはＰ型の領域（１５４）を形成する必要があった。（図１３（Ａ））
そして、ゲート絶縁膜（１５５）、ゲート電極（１５６）、（１５７）と容量電極（１５８）を形成した後、ゲート電極・容量電極をマスクとして領域（１５４）と同じ導電型の不純物のドーピングをおこない、不純物領域（１５９）、（１６０）、（１６１）を形成する。（図１３（Ａ））
【００２０】
ここで、容量電極（１５８）は容量素子を形成するためのもので、その下の半導体領域は不純物がドーピングされて導電性が良好であるため、容量電極（１５８）に特に電圧が印加されなくとも容量素子として機能する。しかしながら、不純物領域（１５４）のドーピングのために余計な工程が必要であった。これに対し、本発明では、容量素子を薄膜トランジスタを用いて構成するため、このように工程が増えることはない。
なお、図２の薄膜トランジスタのチャネルにＬＤＤ領域またはオフセット領域を入れると、それらの領域はドレイン抵抗・ソース抵抗となるため、ドレイン接合の電界強度を緩和させ、さらにＯＦＦ電流を減少させることができる。
【００２１】
図１に示した補助容量を図２（Ａ）、（Ｂ）で示した回路で置き換えただけのもの以外にも、図３に示すような各回路も、本発明に含まれる。図３（Ａ）は図１（Ａ）の補助容量（１０２）を薄膜トランジスタ（３０２）と通常の容量素子（３０３）によって構成したもので、薄膜トランジスタ（３０２）のゲート電極と通常の容量素子（３０３）の電極は、容量線に接続され、、薄膜トランジスタ（３０２）は適切な容量を示すように容量線は適切な電位に保持される。なお、薄膜トランジスタ（３０１）は図１（Ａ）の薄膜トランジスタ（１０１）に相当する。（図３（Ａ））
【００２２】
このように、薄膜トランジスタと通常の容量素子を並列に接続し、かつ、薄膜トランジスタのゲート電極と通常の容量素子の電極を容量線に接続するという回路で、図１の各補助容量を置き換えてもよい。
図３（Ｂ）は図１（Ｄ）の補助容量（１３３）を薄膜トランジスタを用いて構成したものであり、また、図３（Ｃ）は図１（Ｄ）の補助容量（１３４）を薄膜トランジスタを用いて構成したものである。いずれも、通常の容量素子（３１４）、（３２４）の電極は、薄膜トランジスタ（３１２）、（３２２）のゲート電極と同じ容量線と接続すると配線の配置の上で効果的である。
【００２３】
図３（Ｄ）は図１（Ｄ）の補助容量（１３３）、（１３４）の双方を薄膜トランジスタを用いて構成したものであり、薄膜トランジスタ（３３２）、（３３４）のゲート電極は容量線に接続される。図３においては、いずれも図２（Ｂ）の構造の素子を用いた例を示したが、図２（Ａ）に示される素子を用いても全く同様な効果が得られることはいうまでもない。
【００２４】
【実施例】
〔実施例１〕
本実施例は薄膜トランジスタを中心としたアクティブマトリクス回路のスイッチング素子等の作製工程に関するものである。本実施例では、ゲート電極を陽極酸化することにより、オフセットゲートを構成し、ＯＦＦ電流を低減することを特色とする。なお、ゲート電極を陽極酸化する技術は特開平５−２６７６６７に開示されている。
【００２５】
図６の（Ａ）〜（Ｄ）に本実施例の工程を示す。まず、基板（４０１）（コーニング７０５９、１００ｍｍ×１００ｍｍ）上に、下地膜として酸化珪素膜（４０２）を１０００〜５０００Å、例えば、３０００Åに成膜した。この酸化珪素膜の成膜には、ＴＥＯＳをプラズマＣＶＤ法によって分解・堆積して成膜した。この工程はスパッタ法によっておこなってもよい。
【００２６】
その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスシリコン膜を３００〜１５００Å、例えば、５００Å堆積し、これを５５０〜６００℃の雰囲気に８〜２４時間放置して、結晶化せしめた。その際には、ニッケルを微量添加して結晶化を促進せしめてもよい。ニッケル・コバルト等を添加することによって結晶化を促進せしめ、結晶化温度・結晶化時間を低下・短縮する技術は特開平６−２４４１０４に示されている。
【００２７】
この工程は、レーザー照射等の光アニールによっておこなってもよい。また、熱アニールと光アニールを組み合わせてもよい。
そして、このように結晶化させたシリコン膜をエッチングして、島状領域（４０３）を形成した。さらに、この上にゲート絶縁膜（４０４）を形成した。ここでは、プラズマＣＶＤ法によって厚さ７００〜１５００Å、例えば、１２００Åの酸化珪素膜を形成した。この工程はスパッタ法によっておこなってもよい。
【００２８】
その後、厚さ１０００Å〜３μｍ、例えば、５０００Åのアルミニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ法によって形成して、これをエッチングしてゲート電極（４０５）、（４０６）、（４０７）を形成した。（図６（Ａ））
【００２９】
そして、ゲート電極に電解溶液中で電流を通じて陽極酸化し、厚さ５００〜２５００Å、例えば、２０００Åの陽極酸化物を形成した。用いた電解溶液は、Ｌ−酒石酸をエチレングリコールに５％の濃度に希釈し、アンモニアを用いてｐＨを７．０±０．２に調整したものである。その溶液中に基板を浸し、定電流源の＋側を基板上のゲイト電極に接続し、−側には白金の電極を接続して２０ｍＡの定電流状態で電圧を印加し、１５０Ｖに達するまで酸化を継続した。さらに、１５０Ｖの定電圧状態で、電流が０．１ｍＡ以下になるまで酸化を継続した。この結果、厚さ２０００Åの酸化アルミニウム被膜（４０８）、（４０９）、（４１０）が得られた。
【００３０】
その後、イオンドーピング法によって、島状領域（４０３）に、ゲート電極部（すなわち、ゲート電極とその周囲の陽極酸化物被膜）をマスクとして自己整合的に不純物（ここでは燐）を注入し、Ｎ型不純物領域を形成した。ここで、ドーピングガスとしてはフォスフィン（ＰＨ３ ）を用いた。この場合のドーズ量は１×１０１４〜５×１０１５原子／ｃｍ２ 、加速電圧は６０〜９０ｋＶ、例えば、ドーズ量を１×１０１５原子／ｃｍ２ 、加速電圧は８０ｋＶとした。この結果、Ｎ型不純物領域（４１１）〜（４１４）が形成された。（図６（Ｂ））
【００３１】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物領域（４１１）〜（４１４）の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ２ 、好ましくは２５０〜３００ｍＪ／ｃｍ２ が適当であった。この工程は熱アニールによっておこなってもよい。特に触媒元素（ニッケル等）を含有しておれば、通常の場合に比較して低温の熱アニールで活性化できる（特開平６−２６７９８９）。
【００３２】
このようにしてＮ型不純物領域が形成されたのであるが、本実施例では、陽極酸化物の厚さ分だけ不純物領域がゲート電極から遠い、いわゆるオフセットゲートとなっていることがわかる。
次に、層間絶縁膜として、プラズマＣＶＤ法によって酸化珪素膜（４１５）を厚さ５０００Åに成膜した。このとき、原料ガスにＴＥＯＳと酸素を用いた。そして、層間絶縁膜（４１５）、ゲート絶縁膜（４０４）のエッチングをおこない、Ｎ型不純物領域（４１１）にコンタクトホールを形成した。その後、アルミニウム膜をスパッタ法によって形成し、エッチングしてソース電極・配線（４１６）を形成した。これは画像信号線の延長である。（図６（Ｃ））
【００３３】
その後、パッシベーション膜（４１７）を形成した。ここでは、ＮＨ３ ／ＳｉＨ４ ／Ｈ２ 混合ガスを用いたプラズマＣＶＤ法によって窒化珪素膜を２０００〜８０００Å、例えば、４０００Åの膜厚に成膜して、パッシベーション膜とした。そして、パッシベーション膜（４１７）、層間絶縁膜（４１５）、ゲート絶縁膜（４０４）のエッチングをおこない、陽極酸化物被膜（４０９）上に開孔部を、また、Ｎ型不純物領域（４１４）に画素電極のコンタクトホールを形成した。そして、インディウム錫酸化物（ＩＴＯ）被膜をスパッタ法によって成膜し、これをエッチングして画素電極（４１８）を形成した。
【００３４】
画素電極（４１８）は陽極酸化物被膜（４０９）を挟んで、ゲート電極（４０６）と対向し、容量（４１９）を形成した。また、Ｎ型不純物領域（４１２）と（４１３）を同電位に保てば、ゲート電極（４０６）とその下のシリコン半導体との間にゲート絶縁膜（４０４）を誘電体としたＭＩＳ容量が形成される。（図６（Ｄ））
【００３５】
以上のような工程により、Ｎチャネル型薄膜トランジスタ（４２１）、（４２２）と容量（４１９）、（４２０）を有するアクティブマトリクス回路素子が形成された。ゲート電極（４０５）、（４０７）はゲート信号線に、また、ゲート電極（４０６）が容量線に接続され、それぞれに信号が与えられる。すなわち、ゲート電極（４０６）を適切な電位とすることにより、ゲート電極の下の実質真性の半導体領域にチャネルを誘起せしめることができ、容量が形成される。
【００３６】
なお、本実施例では、画素電極はＭＩＳ容量のゲート（容量線）と容量を形成するので、図３（Ｂ）に示される回路と同じである。また、本実施例では、ゲートが３本も存在するが、コンタクトは２か所で済み、かつ、容量は多層配線を利用して構成されているので専有面積は小さい。
【００３７】
なお、ＭＩＳ容量と直列に抵抗を挿入すると、ＯＦＦ電流低減の上で効果が大きい。そのためには、不純物ドーピングを高濃度（本実施例図６（Ｂ）の工程）と低濃度の２段階おこない、図４に示すように、特に、ゲート電極（４０６）の近傍にのみ低濃度不純物領域（４８０）を形成せしめるとよい。低濃度不純物領域は他の不純物領域（４１１）〜（４１４）に比較して、シート抵抗が高いため、図２（Ｂ）に相当する素子を用いた場合（上面図を図４（Ａ）に示す）では、図４（Ｂ）に示すような回路が得られる。（図４（Ａ）、（Ｂ））
図２（Ａ）に相当する素子を用いた場合（上面図を図４（Ｃ）に示す）でも、同様に、図４（Ｄ）に示すような回路が得られる。（図４（Ｃ）、（Ｄ））
いずれの場合にも抵抗（４８０）はＯＦＦ電流を低減する効果を有する。
【００３８】
ＭＩＳ容量として標準的な薄膜トランジスタを使用する場合には、チャネル幅は一般に小さいものであるから、ゲート（４０６）の幅を十分に大きくしなければ、十分な容量を確保することが難しい。そのような場合には、図５（Ａ）〜（Ｃ）のように島状領域を変形して、概略コの字型（もしくはＵ字型、もしくは馬蹄型）とし、これにゲート信号線と容量線を重ねればよい。すなわち、半導体被膜はゲート信号線（すなわち、ゲート電極（４０５）と（４０７））と２か所の重なる部分と、容量線（すなわち、ゲート電極（４０６））と１か所の重なる部分を有する。そして、ゲート信号線は容量線と平行に形成される。この場合は、ゲート（４０５）と（４０７）を同一直線上に形成できるため、レイアウトの面で有利である。
【００３９】
図５（Ａ）においては、ゲート電極（４０６）が半導体領域を分断するため図２（Ｂ）と同様な回路となる。図５（Ａ）の構造の特徴を述べれば、半導体領域には、画像信号線とコンタクトを有する領域（４１１）と、画素電極とコンタクトを有する領域（４１４）と、容量線とゲート信号線とによって分離された２つのＮ型（もしくはＰ型）導電型を示す領域（４１２）、（４１３）とが形成される。
なお、図５（Ｂ）に示すように容量線と半導体被膜とが完全に重ならず、一部半導体被膜のはみだした領域（４８１）が形成されても何ら問題はない。必要なことは領域（４１２）と（４１３）がゲート信号線、すなわち、ゲート電極（４０５）と（４０７）と容量線、すなわち、ゲート電極（４０６）によって完全に分離されていることである。
【００４０】
一方、図５（Ｃ）においては、ゲート電極（４０６）によって半導体領域（４１２）と（４１３）を分断されないので、図２（Ａ）と同様な回路となる。
以上のように主として半導体被膜（活性層）の形状を工夫することにより、回路の集積度を向上させることができる。同様に、半導体被膜を概略Ｎ字型もしくはＳ字型として、これに行選択信号線やゲート信号線を重ねれば、より多くの薄膜トランジスタやＭＩＳ容量を形成できる。
【００４１】
〔実施例２〕
図６（Ｅ）に本実施例の断面を示す。本実施例では、Ｎチャネル型薄膜トランジスタ（４５２）、（４５３）とその間にゲート（４５４）を形成し、その下のシリコン半導体との間にゲート絶縁膜を誘電体としてＭＩＳ容量（４５０）が形成される。また、薄膜トランジスタ（４５３）と画素電極（４５７）のコンタクトの間にもゲート（４５５）を形成し、同様にＭＩＳ容量（４５１）が形成される。一方、金属配線（４５６）は画像信号線の延長である。
【００４２】
本実施例では、ゲート（４５４）、（４５５）は容量線に接続され、その他のゲートはゲート信号線に接続される。薄膜トランジスタ（４５２）、（４５３）の間に第１のＭＩＳ容量（４５０）が形成され、画素電極（４５７）と薄膜トランジスタ（４５３）の間に第２のＭＩＳ容量（４５１）が形成されているので、図３（Ｄ）に相当する。本実施例ではゲートが４本も存在するが、コンタクトは２つで済むので専有面積は比較的小さい。
【００４３】
〔実施例３〕
図６（Ｆ）に本実施例の断面を示す。本実施例では、Ｎチャネル型薄膜トランジスタ（４７２）、（４７３）とその間から金属配線（４７４）を引き出し、これを薄膜トランジスタ（４７３）と画素電極（４７６）との間に設けたゲート（４７７）の上面に延長し、陽極酸化物を誘電体として容量（４７０）を構成している。一方、ゲート（４７７）においてはその下のシリコン半導体との間にゲート絶縁膜を誘電体としてＭ１Ｓ容量（４７１）が形成される。
【００４４】
また、金属配線（４７５）は画像信号線の延長である。ゲート（４７０）は容量線に接続され、その他のゲートはゲート信号線に接続される。
本実施例ではＭＩＳ容量のゲート（４７１）と薄膜トランジスタ（４７２）、（４７３）から延在した配線（４７４）の間に容量が形成され、ＭＩＳ容量は画素電極（４７６）と並列に存在するので、図３（Ｃ）に相当する。
【００４５】
〔実施例４〕
図７に本実施例の工程を示す。まず、基板（５０１）上に、下地酸化珪素膜（５０２）（厚さ２０００Å）を堆積し、結晶性シリコン膜によって島状領域（５０３）を形成した。さらに、この上にゲート絶縁膜（５０４）を形成した。
その後、厚さ、５０００Åのアルミニウム膜をスパッタ法によって形成した。後の多孔質陽極酸化物被膜形成工程におけるフォトレジストとの密着性の改善のために、アルミニウム膜表面に厚さ１００〜４００Åの薄い陽極酸化膜を形成してもよい。
【００４６】
その後、スピンコーティング法によって厚さ１μｍ程度のフォトレジストを形成した。そして、公知のフォトリソグラフィー法によって、ゲート電極（５０５）、（５０６）、（５０７）をエッチングにより形成した。ゲート電極上には、フォトレジストのマスク（５０８）、（５０９）、（５１０）を残存させた。（図７（Ａ））
【００４７】
次に、基板を１０％シュウ酸水溶液に浸し、定電流源の＋側を基板上のゲイト電極（５０５）、（５０７）に接続し、−側には白金の電極を接続して陽極酸化をおこなった。この技術は特開平６−３３８６１２に開示されている。このとき、５〜５０Ｖ、例えば、８Ｖの定電圧で、１０〜５００分、例えば、２００分陽極酸化をおこなうことによって、厚さ５０００Åの多孔質の陽極酸化物（５１１）、（５１２）をゲート電極（５０５）、（５０７）の側面に形成した。得られた陽極酸化物は多孔質であった。ゲート電極の上面には、マスク材（５０８）、（５１０）が存在するために陽極酸化はほとんど進行しなかった。また、ゲート電極（５０６）には電流を通じなかったので、陽極酸化物は形成されなかった。（図７（Ｂ））
【００４８】
その後、マスク材を除去してゲイト電極上面を露出させた。そして、実施例１と同様にＬ−酒石酸をエチレングリコールに５％の濃度に希釈し、アンモニアを用いてｐＨを７．０±０．２に調整した電解溶液中でゲート電極（５０５）、（５０６）、（５０７）に電流を通じて陽極酸化し、厚さ５００〜２５００Å、例えば、２０００Åの陽極酸化物を形成した。この結果、厚さ２０００Åの緻密な酸化アルミニウム被膜（５１３）、（５１４）、（５１５）が得られた。
【００４９】
その後、イオンドーピング法によって、島状シリコン領域（５０３）に、ゲイト電極部をマスクとして自己整合的に不純物（ここでは硼素）を注入し、Ｐ型不純物領域を形成した。ここで、ドーピングガスとしてはジボラン（Ｂ２ Ｈ６ ）を用いた。この場合のドーズ量は１×１０１４〜５×１０１５原子／ｃｍ２ 、加速電圧は４０〜９０ｋＶ、例えば、ドーズ量を１×１０１５ｃｍ−２、加速電圧は６５ｋＶとした。この結果、Ｐ型不純物領域（５１６）〜（５１９）が形成された。（図７（Ｃ））
【００５０】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物領域（５１６）〜（５１９）の活性化をおこなった。
次に、層間絶縁膜として、プラズマＣＶＤ法によって酸化珪素膜（５２０）を厚さ３０００Åに成膜した。さらに、層間絶縁膜（５２０）、ゲイト絶縁膜（５０４）のエッチングをおこない、Ｐ型不純物領域（５１６）にコンタクトホールを形成した。その後、アルミニウム膜をスパッタ法によって形成し、エッチングして画像信号線（５２１）を形成した。（図７（Ｄ））
【００５１】
その後、パッシベーション膜（５２２）を形成し、パッシベーション膜（５２２）、層間絶縁膜（５２０）、ゲイト絶縁膜（５０４）のエッチングをおこない、陽極酸化物被膜（５１４）上に開孔部を、また、Ｐ型不純物領域（５１９）に画素電極のコンタクトホールを形成した。そして、ＩＴＯを成膜、エッチングして画素電極（５２３）を形成した。画素電極（５２３）は陽極酸化物被膜（５１４）を誘電体としてゲート電極（５０６）と対向し、容量を形成している。また、Ｐ型不純物領域（５１７）と（５１８）を同電位に保てば、ゲート電極（５０６）とその下のシリコン半導体との間にゲート絶縁膜（５０４）を誘電体としたＭＩＳ容量が形成される。（図７（Ｅ））
【００５２】
以上のような工程により、Ｐチャネル型薄膜トランジスタ（５２６）、（５２７）と容量（５２４）、ＭＯＳ容量（５２５）を有するアクティブマトリクス回路素子が形成された。ゲート（５０５）、（５０７）はゲート信号線に、ゲート（５０６）は容量線に接続される。本実施例では、画素電極はＭＩＳ容量のゲートと容量を形成するので、図３（Ｂ）に示される回路と同じである。
【００５３】
〔実施例５〕
図８に本実施例の工程を示す。まず、基板（６０１）上に、下地酸化珪素膜（６０２）（厚さ２０００Å）を堆積し、結晶性シリコン膜によって島状領域（６０３）を形成した。さらに、この上にゲート絶縁膜（６０４）を形成した。
その後、実施例４と同様な技術を用いて、バリヤ型陽極酸化物で被覆されたアルミニウムを主成分とするゲート電極（６０５）〜（６０７）を形成した。本実施例では中央のゲート電極のみが側面に多孔質の陽極酸化物（６０８）を有する構成とした。（図８（Ａ））
【００５４】
次に、ドライエッチング法によって、ゲート絶縁膜（６０４）をエッチングした。この結果、ゲート電極（６０５）〜（６０７）およびその陽極酸化物の下の部分にのみ、ゲート絶縁膜（６０９）〜（６１１）が残存した。（図８（Ｂ））
その後、多孔質陽極酸化物（６０８）を選択的に除去した。この工程に関しては、特開平６−３３８６１２に開示されている。（図８（Ｃ））
【００５５】
その後、イオンドーピング法によって、島状シリコン領域（６０３）に、ゲイト電極部およびゲート絶縁膜（６１０）をマスクとして自己整合的に不純物（ここでは燐）を注入し、Ｎ型不純物領域を形成した。本実施例では、ドーピングを実質的に２段階おこなった。すなわち、高加速電圧・低ドーズと低加速電圧・高ドーズである。
前者の例としては、例えば、加速電圧８０ｋＶ、ドーズ量１×１０１３原子／ｃｍ２ 、後者の例としては加速電圧２０ｋＶ、ドーズ量を５×１０１４原子／ｃｍ２ とした。
【００５６】
前者のドーピングでは、イオンに高い加速エネルギーを付与することができるのでゲート絶縁膜（６１０）を通してドーピングをおこなうことができるが、そのときに形成される不純物領域の不純物濃度は低い。一方、後者のドーピングでは高濃度の不純物領域を形成できるが、ゲート絶縁膜（６１０）を通してドーピングをおこなうことができない。その結果、高濃度Ｎ型領域（６１２）〜（６１５）と低濃度Ｎ型領域（６１６）、（６１７）を作りわけることができた。（図８（Ｄ））
【００５７】
以上のようにして形成した不純物領域（６１２）〜（６１７）の活性化をおこなった後、層間絶縁膜として、プラズマＣＶＤ法によって酸化珪素膜（６１８）を厚さ３０００Åに成膜した。さらに、層間絶縁膜（６１８）のエッチングをおこない、高濃度Ｎ型領域（６１２）にコンタクトホールを形成した。その後、アルミニウム膜をスパッタ法によって形成し、エッチングして画像信号線（６１９）を形成した。
【００５８】
さらに、パッシベーション膜（６２０）を形成し、パッシベーション膜（６２０）、層間絶縁膜（６１８）をエッチングして、高濃度Ｎ型領域（６１５）に画素電極のコンタクトホールを形成した。そして、ＩＴＯを成膜、エッチングして画素電極（６２１）を形成した。（図８（Ｅ））
以上のような工程により、図８（Ｆ）に示すような回路を得ることができた。ここで、ゲート電極（６０６）を適切な電位に保つことにより、これを容量として用いることができる。また、低濃度Ｎ型領域（６１６）、（６１７）は、薄膜トランジスタ間に直列に挿入された抵抗として機能し、ＯＦＦ電流を低減するうえで効果がある。（図８（Ｅ））
【００５９】
〔実施例６〕
図９には、本発明を用いて回路を形成する様子を示した。具体的なプロセスについては、公知技術（もしくは実施例１、４、５に示される技術）を用いればよいので、ここでは詳述しない。
まず、概略Ｕ字型（もしくはコの字型あるいは馬蹄型）の半導体領域（活性層）（７０１）〜（７０４）を形成した。ここで、活性層（７０１）を基準とした場合、活性層（７０２）は当列次行、活性層（７０３）は次列当行、活性層（７０４）は次列次行を意味する。（図９（Ａ））
【００６０】
その後、ゲート絶縁膜（図示せず）を形成し、さらに、同一被膜により、ゲート信号線（７０５）、（７０６）および、容量線（７０７）、（７０８）を形成した。ここで、ゲート信号線および容量線と活性層の位置関係については図８と同様とした。（図９（Ｂ））
そして、活性層にドーピングをおこなった後、各活性層の左端にコンタクトホール（例えば、（７１１）に示される）を形成し、さらに、画像信号線（７０９）、（７１０）を形成した。（図９（Ｃ））
【００６１】
その後、ゲート信号線と画像択信号線によって囲まれた領域に画素電極（７１２）、（７１３）を形成した。このようにして、容量線（７０７）と活性層（７０１）において薄膜トランジスタ（７１４）が形成されたのであるが、このとき、容量線（７０７）は当該行の画素電極（７１３）とは重ならず、１行上の画素電極（７１２）と重なるように配置した。すなわち、画素電極（７１３）にしてみれば、１行下の容量線（７０８）が画素電極（７１３）と重なって、容量（７１５）を形成した。容量線（７０７）、（７０８）には、他の実施例を同様に、薄膜トランジスタ（７１４）他がＭＩＳ容量として機能するに十分な一定電圧が供給される。（図９（Ｄ））
【００６２】
このように、ゲート信号線を当該行の１行上（もしくは下）の画素電極と重ねる配置を取ることによって、図９（Ｅ）に示すような回路が構成されたが、容量（７１５）は図３（Ｂ）の容量（３１４）に相当するものであり、実質的に開口率を低下させずに、容量を付加することができ、回路の集積度を向上させる上で有効であった。
【００６３】
参考のために、図９（Ｆ）には、同じ間隔で行選択信号線、画像信号線で囲まれた領域に形成された従来の単位画素（図１（Ａ）参照）を示したが、補助容量（１０２）によって光の遮られる領域は本実施例（図９（Ｄ））と同じであり、本実施例では、半導体領域（７０１）が、ほとんどゲート信号線（７０５）、（７０７）で覆われた構造となっているため、開口率を減少させることはない。逆に従来のもの（図９（Ｆ））では、行選択信号線から分かれたゲート電極によって、開口率の低下が認められる。
【００６４】
〔実施例７〕
図１０には、本発明を用いて回路を形成する様子を示した。本実施例は、本発明のスイッチング素子に加えて、容量線および画像信号線の遮光性を積極的に用いることにより、ＴＦＴを外光から保護する遮光膜、および、画素間の色の分離を明確におこなうためのブラックマトリクスとして構成させることを主眼に置いて、設計された回路である。
【００６５】
まず、長方形の活性層（８０１）を形成後、ゲート絶縁膜（図示せず）を堆積し、ゲート信号線（８０２）と容量線（８０３）を形成した。ここで、容量線は図に示すように、画素電極の形成される部分の周囲を取り囲むように配置した。（図１０（Ａ））
そして、活性層にドーピングをおこなった後、活性層の左端にコンタクトホールを形成し、さらに、画像信号線（８０４）を形成した。（図１０（Ｂ））
【００６６】
図から明らかなように、この段階で、透明な部分は画素電極が形成される中央部と、ゲート信号線と容量線の隙間である。その他の部分はゲート信号線や容量線、画像信号線によって遮光される構造となる。なお、画像信号線を延長して、薄膜トランジスタ（ゲート信号線、容量線と活性層の交差する部分）の上にも配置するようにすれば、外光が薄膜トランジスタに進入することを防止し、薄膜トランジスタの特性を安定化する上で効果的であった。
【００６７】
その後、上記の中央部に画素電極（８０５）を形成した。このとき、画素電極以外の部分で透明な領域は、画素電極（８０５）と画像信号線（８０４）の隙間の部分（８０６）とゲート信号線（８０２）、容量線（８０３）、画像信号線（８０４）の隙間の部分（８０７）のみである。前者は画像信号線と画素電極が重なることを避けねばならないため、また、後者は隣接する画像信号線を分離する必要があるため、それぞれ必然的に生じたものであるが、その面積は十分に小さい。これは、本実施例が、容量線を境界として上下の画素電極を分ける構造となっているためである。
【００６８】
図１２（Ａ）には、本実施例の画素のうち、画素電極や各配線と重ならない部分を分かりやすく示したものである。すなわち、画素で黒を表示したときに漏れる光の分布である。このように、全体に占める面積は微小であり、特に問題とはならないが、好ましいことに、画像信号線にそって直線上に存在するため、この部分のみに別途ブラックマトリクスを設けて遮光してもよい。
【００６９】
このように、特にブラックマトリクスを形成することなく、既存の配線を用いてブラックマトリクスと同等な構造を得ることができた。本実施例の回路では、容量線によるＭＩＳ容量以外に、
▲１▼当該行およびと画素電極の重なりによる容量（８０８）
▲２▼次行の容量線と画素電極の重なりによる容量（８０９）
▲３▼次行のゲート信号線と画素電極の重なりによる容量（８１０）
の２つの容量が存在する。
【００７０】
本実施例の回路配置は図３（Ａ）を基本としたものであるが、図３（Ａ）の補助容量（３０３）に相当する容量素子（８０８）に加えて、新たに画素セルと並列に接続された容量素子（８０９）、（８１０）を加えたものであり、その分、電荷保持の上で効果的である。しかも、これらの容量は多層配線を用いて構成されているため、開口率を低下させる要因とはならない。（図１０（Ｃ））
【００７１】
〔実施例８〕 図１１には、本発明を用いて回路を形成する様子を示した。本実施例の回路配置の基本的な思想は実施例６（図９）と同じである。ただし、本実施例では、容量線および画像信号線の遮光性を積極的に用いることにより、ＴＦＴを外光から保護する遮光膜、および、画素間の色の分離を明確におこなうためのブラックマトリクスとして構成させた。
【００７２】
プロセスの順序については実施例６と同様である。まず、概略コの字型の活性層（９０１）の形成後、ゲート絶縁膜（図示せず）を堆積し、ゲート信号線（９０２）と容量線（９０３）を形成した。ここで、容量線は図に示すように、画素電極の形成される部分の周囲を取り囲むように配置した。（図１１（Ａ））
そして、活性層にドーピングをおこなった後、活性層の左端にコンタクトホールを形成し、さらに、画像信号線（９０４）を形成した。画像信号線も図に示すように、画素電極の周囲（特に薄膜トランジスタ周辺）を覆うように配置した。（図１１（Ｂ））
【００７３】
図から明らかなように、この段階で、透明な部分は画素電極が形成される中央部と、ゲート信号線と容量線の隙間を画像信号線で埋められなかった点状の２か所（各画素の右上端にある）だけである。その他の部分はゲート信号線や容量線、画像信号線によって遮光される構造となる。特に、本実施例では薄膜トランジスタの上にも画像信号線を配置したが、これは外光が薄膜トランジスタの特にチャネルに進入することを防止し、薄膜トランジスタの特性を安定化する上で効果的であった。
【００７４】
その後、上記の中央部に画素電極（９０５）を形成した。このとき、画素電極以外の部分で透明な領域は、画素電極（９０５）と画像信号線（９０４）の隙間の部分（９０７）とゲート信号線（９０２）、容量線（９０３）、画像信号線（９０４）の隙間の部分（９０６）のみである。前者は画像信号線と画素電極が重なることを避けねばならないため、また、後者は隣接する画像信号線を分離する必要があるため、それぞれ必然的に生じたものであるが、その面積は十分に小さい。
【００７５】
図１２（Ｂ）には、本実施例の画素のうち、画素電極や各配線と重ならない部分を分かりやすく示したものである。すなわち、画素で黒を表示したときに漏れる光の分布である。このように、全体に占める面積は微小であり、特に問題とはならない。
このように、特にブラックマトリクスを形成することなく、既存の配線を用いてブラックマトリクスと同等な構造を得ることができた。（図１１（Ｃ））
【００７６】
【発明の効果】
以上、本発明に示したように、薄膜トランジスタをＭＩＳ容量として使用することにより、画素セルの電圧降下を抑制することができた。本発明は、より高度な画像表示が要求される用途において効果的である。すなわち、２５６階調以上の極めて微妙な濃淡を表現する場合には画素セルの電圧変動は１フレームの間に１％以下に抑えられることが必要である。
【００７７】
また、本発明は特に行数の多いマトリクスの表示等の目的に適した結晶性シリコン半導体の薄膜トランジスタを用いたアクティブマトリクス表示装置にも適している。一般に、行数の多いマトリクスでは、１行あたりの選択時間が短いのでアモルファスシリコン半導体の薄膜トランジスタは用いるのに適当でない。しかしながら、結晶性シリコン半導体を用いた薄膜トランジスタはＯＦＦ電流が多いことが問題となっている。このため、ＯＦＦ電流を低減できる本発明はこの分野でも大きな貢献が可能である。もちろん、アモルファスシリコン半導体を用いた薄膜トランジスタにおいても効果を有することは言うまでもない。
【００７８】
実施例においては、薄膜トランジスタ、ＭＩＳ容量の構造としてはトップゲート型のものを中心に説明したが、ボトムゲート型その他の構造のものであっても本発明の効果が不変であることは言うまでもない。また、同じスイッチング素子にトップゲート型とボトムゲート型を組み合わせてもよい。このように本発明は工業上、有益な発明である。
【図面の簡単な説明】
【図１】アクティブマトリクス回路のスイッチング素子の例を示す。
【図２】ＭＩＳ容量の例を示す。
【図３】本発明によるスイッチング回路の例を示す。
【図４】実施例１におけるスイッチング素子の上面図と回路図を示す。
【図５】実施例１におけるスイッチング素子の上面図を示す。
【図６】実施例１〜３におけるスイッチング素子の製造工程を示す。
【図７】実施例４におけるスイッチング素子の製造工程を示す。
【図８】実施例５におけるスイッチング素子の製造工程等を示す。
【図９】実施例６における画素電極等の配置例を示す。
【図１０】実施例７における画素電極等の配置例を示す。
【図１１】実施例８における画素電極等の配置例を示す。
【図１２】実施例７、８における画素の漏光を示す。
【図１３】従来の補助容量の作製工程例を示す。
【符号の説明】
１０１ ・・・・薄膜トランジスタ
１０２ ・・・・補助容量
１０３ ・・・・画素セル
１０５ ・・・・ゲート信号線
１０６ ・・・・画像信号線
１１１、１１２・・・・薄膜トランジスタ
１１３ ・・・・補助容量
１１４ ・・・・画素セル
１１５ ・・・・ゲート信号線
１１６ ・・・・画像信号線
１２１、１２２・・・・薄膜トランジスタ
１２３ ・・・・補助容量
１２４ ・・・・画素セル
１２５ ・・・・ゲート信号線
１２６ ・・・・画像信号線
１３１、１３２・・・・薄膜トランジスタ
１３３、１３４・・・・補助容量
１３５ ・・・・画素セル
１３６ ・・・・ゲート信号線
１３７ ・・・・画像信号線
３０１ ・・・・薄膜トランジスタ
３０２ ・・・・ＭＩＳ容量
３０３ ・・・・通常の容量素子
３０４ ・・・・画素セル
３１１、３１３・・・・薄膜トランジスタ
３１２ ・・・・ＭＩＳ容量
３１４ ・・・・通常の容量素子
３１５ ・・・・画素セル
３２１、３２３・・・・薄膜トランジスタ
３２４ ・・・・ＭＩＳ容量
３２２ ・・・・通常の容量素子
３２５ ・・・・画素セル
３３１、３３３・・・・薄膜トランジスタ
３３２、３３４・・・・ＭＩＳ容量
３３５ ・・・・画素セル
Claims (4)
- 複数のゲート信号線と、該複数のゲート信号線と同一工程で形成される複数の容量線と、複数の画像信号線と、マトリクス状に配置される複数の画素とを有するアクティブマトリクス表示装置であって、
前記画素は、画素電極と、前記画素電極と前記画像信号線との間に接続された第１の薄膜トランジスタと第２の薄膜トランジスタとを有し、
前記第１の薄膜トランジスタは、半導体膜と、該半導体膜上に形成される第１の絶縁膜と、該第１の絶縁膜上に形成される前記ゲート信号線とで形成され、
前記第２の薄膜トランジスタは、前記半導体膜と、前記第１の絶縁膜と、前記容量線とで形成され、
チャネルが誘起された前記第２の薄膜トランジスタにおいて、前記半導体膜と、前記第１の絶縁膜と、前記容量線とで第１の容量が形成され、
前記容量線と、該容量線上に形成される第２の絶縁膜と、前記画素電極とで第２の容量が形成されることを特徴とするアクティブマトリクス表示装置。 - 複数のゲート信号線と、該複数のゲート信号線と同一工程で形成される複数の容量線と、複数の画像信号線と、マトリクス状に配置される複数の画素とを有するアクティブマトリクス表示装置であって、
前記画素は、画素電極と、前記画素電極と前記画像信号線との間に接続された第１の薄膜トランジスタと第２の薄膜トランジスタとを有し、
前記第１の薄膜トランジスタは、半導体膜と、該半導体膜上に形成される第１の絶縁膜と、該第１の絶縁膜上に形成される前記ゲート信号線とで形成され、
前記第２の薄膜トランジスタは、前記半導体膜と、前記第１の絶縁膜と、前記容量線とで形成され、
チャネルが誘起された前記第２の薄膜トランジスタにおいて、前記半導体膜と、前記第１の絶縁膜と、前記容量線とで第１の容量が形成され、
前記容量線上に、第２の絶縁膜と、前記第２の絶縁膜上の第３の絶縁膜とを有し、
前記容量線と重なる部分において、前記第２の絶縁膜上の前記第３の絶縁膜は除去され、前記画素電極は、前記第３の絶縁膜が除去された前記第２の絶縁膜上に形成され、前記容量線と、前記第２の絶縁膜と、前記画素電極とで第２の容量が形成されることを特徴とするアクティブマトリクス表示装置。 - 複数のゲート信号線と、該複数のゲート信号線と同一工程で形成される複数の容量線と、複数の画像信号線と、マトリクス状に配置される複数の画素とを有するアクティブマトリクス表示装置であって、
前記画素は、画素電極と、前記画素電極と前記画像信号線との間に接続された第１の薄膜トランジスタと第２の薄膜トランジスタとを有し、
前記第１の薄膜トランジスタは、半導体膜と、該半導体膜上に形成される第１の絶縁膜と、該第１の絶縁膜上に形成される前記ゲート信号線とで形成され、
前記第２の薄膜トランジスタは、前記半導体膜と、前記第１の絶縁膜と、前記容量線とで形成され、
チャネルが誘起された前記第２の薄膜トランジスタにおいて、前記半導体膜と、前記第１の絶縁膜と、前記容量線とで第１の容量が形成され、
前記容量線と、該容量線上に形成される第２の絶縁膜と、前記画素電極とで第２の容量が形成され、
次行の容量線と、該次行の容量線上に形成される第３の絶縁膜と、前記画素電極とで第３の容量が形成され、
次行のゲート信号線と、前記第３の絶縁膜と、前記画素電極とで第４の容量が形成されることを特徴とするアクティブマトリクス表示装置。 - 請求項１または請求項２において、
前記第２の絶縁膜は、前記容量線を陽極酸化することによって得られることを特徴とするアクティブマトリクス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03621095A JP3556307B2 (ja) | 1995-02-01 | 1995-02-01 | アクティブマトリクス表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03621095A JP3556307B2 (ja) | 1995-02-01 | 1995-02-01 | アクティブマトリクス表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213627A JPH08213627A (ja) | 1996-08-20 |
| JP3556307B2 true JP3556307B2 (ja) | 2004-08-18 |
Family
ID=12463398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03621095A Expired - Lifetime JP3556307B2 (ja) | 1995-02-01 | 1995-02-01 | アクティブマトリクス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3556307B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100580388B1 (ko) * | 1998-09-03 | 2007-03-02 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
| JP4229513B2 (ja) * | 1999-03-10 | 2009-02-25 | 三洋電機株式会社 | アクティブ型ｅｌ表示装置 |
| US6559594B2 (en) * | 2000-02-03 | 2003-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| JP4149168B2 (ja) | 2001-11-09 | 2008-09-10 | 株式会社半導体エネルギー研究所 | 発光装置 |
| US6909240B2 (en) | 2002-01-18 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| JP4490403B2 (ja) * | 2002-01-18 | 2010-06-23 | 株式会社半導体エネルギー研究所 | 発光装置 |
| US7825447B2 (en) | 2004-04-28 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | MOS capacitor and semiconductor device |
| JP2005115392A (ja) * | 2004-11-05 | 2005-04-28 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型ｅｌ表示装置 |
| EP1863090A1 (en) | 2006-06-01 | 2007-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| KR100778514B1 (ko) | 2006-08-09 | 2007-11-22 | 삼성에스디아이 주식회사 | 유기 발광 표시 장치 |
| US8035596B2 (en) | 2007-07-09 | 2011-10-11 | Nec Lcd Technologies, Ltd | Liquid crystal display device |
| WO2011083598A1 (ja) * | 2010-01-07 | 2011-07-14 | シャープ株式会社 | 半導体装置、アクティブマトリクス基板、及び表示装置 |
| KR102188067B1 (ko) * | 2014-05-27 | 2020-12-07 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
| CN112513959B (zh) * | 2018-07-30 | 2022-11-01 | 夏普株式会社 | 显示设备 |
-
1995
- 1995-02-01 JP JP03621095A patent/JP3556307B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08213627A (ja) | 1996-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040512 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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|
| EXPY | Cancellation because of completion of term |