JP3614671B2 - アクティブマトリクス表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、液晶表示装置、プラズマ表示装置、EL表示装置等のアクティブマトリクス表示装置に関するものである。
【0002】
【従来の技術】
図2(A)にアクティブマトリクス表示装置の従来例の概略図を示す。図中の破線で囲まれた領域104が表示領域であり、その中に薄膜トランジスタ101がマトリクス状に配置されている。薄膜トランジスタ101のソース電極には、画像(データ)信号線106が接続されて、薄膜トランジスタ101のゲート電極には、ゲート(選択)信号線105が接続されている。ゲート信号線105、画像信号線106は相互に概略垂直となるように複数本配置されている。
【0003】
補助容量102は、画素セル103の容量を補強するためのコンデンサであり、画像データの保持用として用いられる。前記薄膜トランジスタ101は画素セル103に印加する電圧の画像データをスイッチングするのに用いられる。
【0004】
一般に薄膜トランジスタでは、ゲートに逆バイアスを印加すると、ソース/ドレイン間に電流が流れない状態(OFF状態)とはならずに、リーク電流(OFF電流という)が流れるという現象が知られていた。このようなリーク電流により、画素セルの電位が変動するということが問題となった。
【0005】
Nチャネル形薄膜トランジスタの場合、ゲートを負にバイアスした時には半導体薄膜の表面に誘起されるP型層と、ソース領域及びドレイン領域のN型層との間に形成されるPN接合が発生するが、半導体薄膜中には多くのトラップが存在するため、このPN接合は不完全であり接合リーク電流が流れやすい。ゲート電極を負にバイアスするほどOFF電流が増加するのは、半導体薄膜の表面に形成されるP型層のキャリア濃度が増加してPN接合のエネルギー障壁の幅が狭くなるため、電界の集中が起こり、接合リーク電流が増加することによるものである。
【0006】
このようにして生じるOFF電流は、ソース/ドレイン電圧に大きく依存する。例えば、薄膜トランジスタのソース/ドレイン間に印加される電圧が大きくなるにしたがって、OFF電流が飛躍的に増大することが知られている。すなわち、ソース/ドレイン間に5Vの電圧を加えた場合と10Vの電圧を加えた場合とでは、後者のOFF電流は前者の2倍ではなく、10倍にも100倍にもなる場合がある。また、このような非線型性はゲート電圧にも依存する。一般にゲート電極の逆バイアスの値が大きい場合(Nチャネル型では、大きなマイナス電圧)には、両者の差が著しい。
【0007】
この問題を解決するためには、例えば、特公平5−44195と特公平5−44196に記述されているように、薄膜トランジスタを直列に接続する方法(マルチゲート法)が提案されている。これは、個々の薄膜トランジスタのソース/ドレインに印加される電圧を減少させることによって、個々の薄膜トランジスタのOFF電流を低減せしめることを意図している。例えば、図2(B)のように2個の薄膜トランジスタ111と112を直列に接続した場合、個々の薄膜トランジスタのソース/ドレインに印加される電圧は半分になる。ソース/ドレインに印加される電圧が半分になれば、前述の議論からOFF電流は1/10にも1/100にもなる。なお、図2(B)において、113は補助容量、114は画素セル、115はゲート信号線である。
【0008】
【発明が解決しようとする課題】
しかしながら、液晶ディスプレーの画像表示に要求される特性が厳しくなると、上記のマルチゲート法でも必要なだけOFF電流を下げることが難しくなった。すなわち、ゲート電極の数(薄膜トランジスタの数)を3個、4個、5個と増やしたとしても、各薄膜トランジスタのソース/ドレインに印加される電圧は1/3、1/4、1/5というようにわずかづつしか減らないからである。また、そのために回路が複雑かつ専有面積が大きくなるという問題もあった。
【0009】
本発明は、上記のような問題を鑑みてなされたものであり、画素電極に接続する薄膜トランジスタのソース/ドレインに印加される電圧を、通常の場合の1/10以下、好ましくは1/100以下とすることによって、OFF電流を低減させる構造を有する画素回路を提供することである。
【0010】
【課題を解決するための手段】
本明細書で開示する発明の一つは、
基板の上に配置された複数の画像信号線と、
前記画像信号線と交差して配置された複数のゲート信号線と、
前記画像信号線と前記ゲート信号線で囲まれた領域に配置されている画素電極と、
前記画素電極に接続されたn個(nは2以上の整数)の薄膜トランジスタと、を有するアクティブマトリクス表示装置において、
前記n個のうちの(n−m)個(n>m、mは正の整数)の薄膜トランジスタは、チャネル形成領域と、ソース領域及びドレイン領域と、ゲート絶縁膜と、ゲート電極と、少なくとも1つのLDD領域を有し、
n=1番目の前記薄膜トランジスタのソース領域またはドレイン領域は前記画像信号線に接続され、
n番目の前記薄膜トランジスタのソース領域またはドレイン領域は前記画素電極に接続され、
前記n個のうちのm個の薄膜トランジスタのゲート電極は、共通の容量線に接続され、
前記(n−m)個の薄膜トランジスタのゲート電極は、前記ゲート信号線に接続され、
前記m個の薄膜トランジスタは、それぞれ絶縁膜と、前記絶縁膜を間に介してチャネル形成領域及びゲート電極とからなる容量として機能しており、
前記(n−m)個の薄膜トランジスタのソース領域及びドレイン領域の少なくとも一方に、前記m個の薄膜トランジスタのいずれか1個が接続され、
前記n個の薄膜トランジスタは、対応する前記画像信号線と前記画素電極の間に、直列に複数接続されていることを特徴とするアクティブマトリクス表示装置である。
【0011】
上記構成において、n、mはそれぞれ0を除く自然数である。所定の効果を得るためには、n=5以上であることが好ましい。
【0012】
上記構成の具体的な構成例を図2(C)に示す。図2(C)に示す構成においては、121〜125で示されるn=5個の薄膜トランジスタが配置されている。図2(C)に示す場合の構成では、n=5、m=2となる。
【0013】
そして、n=1個目の薄膜トランジスタ121のソース領域が画像信号線129に接続されている。また、n番目(5番目)の薄膜トランジスタ123のドレイン領域が画素セル127の一方の電極(画素電極)と補助容量126に接続されている。
【0014】
また、n−m(n>m)個の薄膜トランジスタ121、122、123のゲート電極が共通のゲート信号線128に接続され、かつ本発明は、LDD構造、更にオフセット構造を有するようにしている。他方、m個の薄膜トランジスタ124、125のゲート電極は共通の容量線130に接続されており、容量線130を適当な電位に保つ構成となっている。
【0015】
本明細書で開示する発明の基本的な思想は、図2(C)に示すように、薄膜トランジスタ121、122、123、124、125を直列に接続し、このうち、薄膜トランジスタ121〜123のゲートをゲート信号線128に接続し、他の薄膜トランジスタ124、125のゲートを容量線130に接続することである。そして、画素の電位を保持する時間においては、容量線を適当な電位に保つことにより、薄膜トランジスタ124、125のチャネルとゲート電極の間に容量を形成する。
【0016】
すると、薄膜トランジスタ122、123のソース/ドレイン間に現れる電圧が低下し、よって、これらの薄膜トランジスタのOFF電流を低減させることができる。図では補助容量126も示したが、これは必ずしも必要ではない。むしろ、書き込みの際の負担を増大させるものであるので、画素セル127の容量と薄膜トランジスタ124、125に生成する容量の比率が最適なものであれば無いほうが好ましい場合もある。
【0017】
【発明の実施の形態】
図2(C)に従って、具体的な動作について述べる。ゲート信号線128に選択信号が送られたときに、薄膜トランジスタ121〜123はいずれもONとなる。また、この際には薄膜トランジスタ124、125もONとなるべく、容量線130に信号が印加される必要がある。この結果、画像信号線129の信号に応じて、画素セル127が充電されるが、同時に、薄膜トランジスタ124、125にも充電される。十分に充電がなされた(平衡)段階では、薄膜トランジスタ122、123のソース/ドレイン間の電圧はほぼ等しい状態となる。
【0018】
この状態で選択信号が切られると、薄膜トランジスタ121〜123はいずれもOFFとなる。しかし、この段階では、薄膜トランジスタ124、125は依然としてON状態である。その後、画像信号線129には他の画素の信号が印加されており、薄膜トランジスタ121は有限のOFF電流があるので、薄膜トランジスタ124に充電された電荷が放出され、電圧が低下することとなる。しかし、この速度は、図2(A)で示した通常のアクティブマトリクス回路の容量102の電圧降下と同じ程度の速度で進行する。
【0019】
一方、薄膜トランジスタ122に関しては、当初、ソース/ドレイン間の電圧がほぼ0であったために、OFF電流は極めて僅かであったが、その後、薄膜トランジスタ124の電圧が降下するため、徐々にソース/ドレイン間の電圧が増加し、したがって、OFF電流も増加することとなる。また、薄膜トランジスタ123に関しても、同様に徐々にOFF電流が増加するが、その速度は薄膜トランジスタ122にも増して小さいことは言うまでもない。以上のことから、これらの薄膜トランジスタのOFF電流の増加による画素セル127の電圧降下が図2(A)に示す通常のアクティブマトリクス回路におけるものよりも十分に緩やかであることは言うまでもない。
【0020】
また、本発明において、薄膜トランジスタ121〜125のチャネルにLDD領域及びオフセット領域を形成したため、それらの領域はドレイン抵抗・ソース抵抗となるため、ドレイン接合の電界強度を緩和させ、さらにOFF電流を減少させることができる。このような回路は図1(A)に示されるような概略M字型の半導体領域100にゲート信号線128と容量線130を重ねたような回路配置を取ることにより、集積度を高めることができる。図1(B)〜(D)はその際の可能な組合せであり、いずれを採用しても同様な効果が得られる。
【0021】
図1(B)は最もオーソドックスな形状であり、半導体領域100とゲート信号線128、容量線130とが交差することにより薄膜トランジスタ121〜125がその交点(ゲート信号線との交点3つ、容量線との交点2つ、全部で5つ)に形成される。半導体領域のうち、ゲート信号線、容量線で分離された(挟まれた)領域(図1(B)においては4つある)、および半導体領域の両端の領域には、N型もしくはP型の不純物が導入され、薄膜トランジスタのソース/ドレインとなる。特に、ゲート信号線をゲート電極とする薄膜トランジスタのソース/ドレインに低濃度不純物領域、所謂LDDを形成することにより、OFF電流をより低下することが可能になる。なお、画像信号線、画素電極は半導体領域の両端のいずれかに接続するように形成されればよい。
【0022】
図1(C)のように、点a、bを容量線130が覆わない場合も可能である。なぜなら、薄膜トランジスタ124、125は容量としてのみ機能すれば十分だからである。また、図1(D)のように半導体領域100に対して、ゲート信号線128と4ヶ所で交差させ、また容量線130と2ヶ所で交差させて、6個の直列接続された薄膜トランジスタ131〜136を構成することも可能である。この場合の等価回路図は図2(D)に示す回路に相当し、図2(C)の薄膜トランジスタ122を2つの直列した薄膜トランジスタ132、133で置き換えたものに相当し、図2(C)の回路と比較するとOFF電流を低減できる。
【0023】
【実施例】
〔実施例1〕 本実施例はゲート電極を陽極酸化することにより、オフセットゲート及びLDDを構成して、OFF電流をより低減することを特色とする。なお、ゲート電極を陽極酸化する技術は特開平5−267667に開示されている。図1に本実施例の回路を上面図を示し、図3に作製工程断面図を示す。図3においては、左側には図1(A)の点鎖線X−Yによる断面図を示し、右側には同図の点鎖線X’−Y’による断面図を示す。但し、点鎖線X−Y、X’−Y’は図3では隣接して描かれているが、実際には、同一直線上に無いことに注意が必要である。
【0024】
まず、基板301(コーニング7059、100mm×100mm)上に、下地膜として酸化珪素膜302を1000〜5000Åの厚さに、例えば、3000Åに成膜した。この酸化珪素膜302はTEOSをプラズマCVD法によって分解・堆積して成膜する。或いは、スパッタ法により成膜してもよい。
【0025】
その後、プラズマCVD法やLPCVD法によってアモルファスシリコン膜を300〜1500Åの厚さに、例えば、500Å堆積して、これを550〜600℃の雰囲気に8〜24時間静置して、結晶化させる。その際には、ニッケルをアモルファスシリコン膜に微量添加すると、結晶化が促進される。特開平6−244104号等に、ニッケル等の触媒金属元素を添加することによって結晶化を促進せしめ、結晶化温度・結晶化時間を低下・短縮する技術が開示されている。なお、結晶化工程は、レーザー照射等の光アニール、熱アニールと光アニールを組み合わせて行うようにしてもよい。
【0026】
そして、結晶化されたシリコン膜をエッチングして、図1(A)に示す概略M字型の島状領域100を形成する。さらに、島状領域100上に、プラズマCVD法又はスパッタ法により、厚さ700〜1500Å、例えば、1200Åの酸化珪素膜303を形成する。(図1(A)、図3(A))
【0027】
その後、1wt%のSi、もしくは0.1〜0.3wt%のScを含有するアルミニウム膜を厚さ1000Å〜3μm、例えば、5000Åのスパッタ法によって形成する。次に、陽極酸化法により、3%の酒石酸を含むエチレングリコール溶液中において、アルミニウム膜を陽極にして、10〜30Vの電圧を印加して、数100Å程度、ここでは200Åの膜厚の緻密な酸化アルミニウムから成る陽極酸化層304を形成する。この陽極酸化層304はフォトレジストを良好に密着させるためのものである。
【0028】
次に、フォトレジストのマスク305を形成して、このマスク304を用いて、アルミニウム膜をエッチングし、ゲート電極306〜309を形成する。図1(B)において、ゲート電極306、307はゲート信号線128に対応し、ゲート電極308、309は容量線130に対応する。(図3(A))
【0029】
この際に、図9に示すように基板806上のアクティブマトリクス領域805の周囲にアルミニウム膜領域802を残存し、ゲート信号線128や容量線13(図9ではアルミニウム配線801に相当する。)がアルミニウム膜領域802に全て接続されるようにエッチングするとよい。ただし、この際には周辺回路、すなわちゲートドライバ803及び、ソースドライバ804のゲート電極等のアルミニウム配線はアルミニウム膜領域802は、アルミニウム膜領域802から絶縁されているように設計すると、周辺回路のアルミニウム配線を陽極酸化しないで済むため、集積度を向上させることができる。
【0030】
図3(B)に示すように、フォトレジスタストのマスク305を付けたまま、ゲート電極306、307、即ちゲート信号線128のみを陽極酸化して、多孔質陽極酸化物310を形成する。この工程では、3〜20%のクエン酸もしくはシュウ酸、燐酸、クロム酸硫酸等の酸性水溶液中で、ゲート電極306、307のみに、即ち、図1(B)に示すゲート信号線128のみに、10〜30Vの電圧を印加すればよい。本実施例では、シュウ酸溶液(30℃)中で10Vの電圧を20〜40分印加する。また、多孔質陽極酸化物310の厚さは陽極酸化時間により、制御でき、多孔質陽極酸化物310の厚さで、LDD領域の長さが決定される。
【0031】
この際に、陽極酸化層304を予め形成することは、多孔質陽極酸化物をゲート電極306、307の側面のみに形成するのに極めて有効になる。これは陽極酸化層304によってフォトレジスタストのマスク305が密着されるので、フォトレジストのマスク305から電流がリークすることを防止することができるためである。
【0032】
図3(C)に示すように、フォトレジストのマスク305を除去した後に、再び電解溶液中で、ゲート電極306〜309に、即ち図1(B)に示すゲート信号線128、容量線130に電流を通じて陽極酸化して、陽極酸化物311、312を厚さ500〜2500Åに形成する。この際に、電解溶液にはL−酒石酸をエチレングリコールに5%の濃度に希釈し、アンモニアを用いてpHを7.0±0.2に調整したものを使用する。その溶液中に基板を浸し、定電流源の+側を基板上のゲート電極に接続し、−側には白金の電極を接続して20mAの定電流状態で電圧を印加し、150Vに達するまで酸化を継続した。さらに、150Vの定電圧状態で、電流が0.1mA以下になるまで酸化を継続した。
【0033】
この結果、ゲート信号線128(ゲート電極306、307)および容量線130(ゲート電極308、309)の上面及び側面に、厚さ2000Åの緻密な結晶構造を有する陽極酸化物311、312が得られる。陽極酸化物311、312の膜厚はオフセットの長さにより決定すればよく、これらの膜厚は印加電圧に比例する。
【0034】
次に、図3(D)に示すように、ゲート電極306〜309の周囲の陽極酸化物311、312をマスクにして、酸化珪素膜303をエッチングして、ゲート絶縁膜313、314を形成する。この場合、珪素と酸化珪素の選択比の充分大きなエッチングガス又はエッチング溶液を使用することが必要である。
【0035】
図3(E)に示すように、多孔質陽極酸化物310を除去して、イオンドーピング法によって、島状領域100に、ゲート電極部(ゲート電極306〜309とその周囲の陽極酸化物310〜312)、ゲート絶縁膜313をマスクにして自己整合的に不純物(ここでは燐)を注入し、N型不純物領域317〜324を形成する。ここで、ドーピングガスとしてはフォスフィン(PH3 )を用いた。この場合のドーズ量は5×1014〜5×1015原子/cm2 、加速電圧は60〜90kV、例えば、ドーズ量を1×1015原子/cm2 、加速電圧は80kVとした。この結果、ゲート絶縁膜313は半透過なマスクとして機能して、高濃度不純物領域(ソース/ドレイン)317〜320、及び低濃度不純物領域321〜324がそれぞれ形成される。
【0036】
さらに、KrFエキシマーレーザー(波長248)nm、パルス幅20nsec)を照射して、ドーピングされた高濃度不純物領域317〜320、低濃度不純物領域321〜324を活性化する。レーザーのエネルギー密度は200〜400mJ/cm2 、好ましくは250〜300mJ/cm2 が適当であった。この工程は熱アニールによっておこなってもよい。特に触媒元素(ニッケル)を含有しており、通常の場合に比較して低温の熱アニールで活性化できる(特開平6−267989)。
【0037】
次に、図3(E)に示すように、層間絶縁膜325として、プラズマCVD法によって酸化珪素膜を厚さ5000Åに成膜した。このとき、原料ガスにTEOSと酸素を用いた。そして、層間絶縁膜325をエッチングして、高濃度不純物領域317に、即ち図2(C)の薄膜トランジスタ121のソースにコンタクトホールを形成して、アルミニウム膜をスパッタ法によって形成し、エッチングしてソース電極・配線326を形成した。ソース電極・配線326は画像信号線129の延長である。
【0038】
図3(F)に示すように、パッシベーション膜327を形成する。ここでは、NH3 /SiH4 /H2 混合ガスを用いたプラズマCVD法によって窒化珪素膜を2000〜8000Å、例えば、4000Åの膜厚に成膜して、パッシベーション膜327とする。そして、パッシベーション膜327、層間絶縁膜325をエッチングして、高濃度不純物領域320に、即ち、図2(C)の薄膜トランジスタ123のドレインに対するコンタクトホールを形成した。そして、インディウム錫酸化物(ITO)被膜をスパッタ法によって成膜し、これをエッチングして画素電極328を形成した。画素電極328は画素セル127の電極の一方である。
【0039】
以上の工程により、Nチャネル型薄膜トランジスタ121〜125を有するスイッチング回路が形成された。本実施例のスイッチング回路は図2(C)に示されるものから、補助容量126を除いたものに相当する。なお、薄膜トランジスタ122は図3(F)には図示されていない。
【0040】
本実施例において、薄膜トランジスタ121、122、123は多孔質の陽極アルミニウム膜311の厚さだけ低濃度不純物領域がゲート電極306、307から遠い、いわゆるオフセットゲート構造を有し、かつチャネル形成領域とソース/ドレイン間に低濃度不純物領域321〜324を形成して、LDD構造を有するようにしたため、OFF電流を低減することができるので、画素マトリックスに配置される素子として、好適である。なお、薄膜トランジスタ124、125は容量としてのみ機能すれば十分なため、LDD構造としないでもよい。
【0041】
〔実施例2〕 本実施例は、実施例1のLDD構造の作製方法の変形例であり、図1に本実施例の回路を上方より見た図面を、図4に作製工程断面図を示す。図4においては、図3と同様に、左側には図1(A)の点鎖線X−Yによる断面図を示し、他方、右側には図1(A)の点鎖線X’−Y’による断面図を示す。図4では隣接して描かれているが、X−YとX’−Y’は同一直線上に無いことに注意が必要である。
【0042】
まず、図4(A)に示すように、基板401(コーニング7059、100mm×100mm)上に、下地膜402として酸化珪素膜を1000〜5000Åの厚さに、例えば、3000Åに成膜する。この酸化珪素膜はTEOSをプラズマCVD法によって分解・堆積して成膜する。或いは、スパッタ法によって成膜してもよい。
【0043】
その後、プラズマCVD法やLPCVD法によってアモルファスシリコン膜を300〜1500Åの厚さに、例えば、500Å堆積し、これを550〜600℃の雰囲気に8〜24時間静置して、結晶化させる。その際には、ニッケルをアモルファスシリコン膜に微量添加すると、結晶化を促進できる。なお、結晶化工程は、レーザー照射等の光アニール、熱アニールと光アニールを組み合わせて行うようにしてもよい。
【0044】
そして、結晶化されたシリコン膜をエッチングして、図1(A)に示す概略M字型の島状領域100を形成する。さらに、島状領域100上に、プラズマCVD法又はスパッタ法により、厚さ700〜1500Å、例えば、1200Åの酸化珪素膜403を形成する。
【0045】
その後、1wt%のSi、もしくは0.1〜0.3wt%のScを含有するアルミニウム膜を厚さ1000Å〜3μm、例えば、5000Åのスパッタ法によって形成する。次に、陽極酸化法により、3%の酒石酸を含むエチレングリコール溶液中において、アルミニウム膜を陽極にして、10〜30Vの電圧を印加して、数100Å程度、ここでは、200Åの膜厚の緻密な酸化アルミニウムから成る陽極酸化層404を形成する。この陽極酸化層404はフォトレジストを良好に密着させるためのものである。
【0046】
次に、フォトレジストのマスク405を形成して、このマスク405を用いて、アルミニウム膜をエッチングし、ゲート電極406〜409を形成する。図1(B)において、ゲート電極406、407はゲート信号線128に対応し、ゲート電極408、409は容量線130に対応する。(図4(A))
【0047】
図4(B)に示すように、フォトレジスタストのマスク405を付けたまま、ゲート電極406、407を陽極酸化して、多孔質陽極酸化物410を形成する。シュウ酸溶液(30℃)中で、図1(B)に示すゲート信号線128のみに10Vの電圧を20〜40分印加する。多孔質陽極酸化物410の厚さは陽極酸化時間により制御でき、多孔質陽極酸化物410の厚さで、LDD領域の長さが決定される。この際に、陽極酸化層304によりフォトレジスタストのマスク305が密着されているため、フォトレジストのマスク405から電流がリークすることを防止することができるので、多孔質陽極酸化物をゲート電極406、407の側面のみに形成することができる。
【0048】
次に、図4(C)に示すように、フォトレジストのマスク405を使用して、酸化珪素膜403をエッチングして、ゲート絶縁膜411、412を形成する。
【0049】
図4(D)に示すように、フォトレジストのマスク405、多孔質陽極酸化物410、緻密な陽極酸化層404を順次に除去した後に、イオンドーピング法によって、ゲート電極406〜409、ゲート絶縁膜411をマスクにして、島状領域100に不純物(ここでは燐)を注入し、N型の不純物領域413〜320を自己整合的に形成する。ここで、ドーピングガスとしてはフォスフィン(PH3 )を用いた。この場合のドーズ量は5×1014〜5×1015原子/cm2 、加速電圧は60〜90kV、例えば、ドーズ量を1×1015原子/cm2 、加速電圧は80kVとする。この結果、ゲート絶縁膜411は半透過なマスクとして機能して、高濃度不純物領域(ソース/ドレイン)413〜416、及び低濃度不純物領域417〜420がそれぞれ形成される。
【0050】
さらに、KrFエキシマーレーザー(波長248)nm、パルス幅20nsec)を照射して、ドーピングされた高濃度不純物領域413〜416、低濃度不純物領域417〜420を活性化する。レーザーのエネルギー密度は200〜400mJ/cm2 、好ましくは250〜300mJ/cm2 が適当であった。この工程は熱アニールによっておこなってもよい。特に触媒元素(ニッケル)を含有しており、通常の場合に比較して低温の熱アニールで活性化できる(特開平6−267989)。
【0051】
次に、図4(E)に示すように、層間絶縁膜421として、プラズマCVD法によって酸化珪素膜を厚さ5000Åに成膜した。このとき、原料ガスにTEOSと酸素を用いた。そして、層間絶縁膜421をエッチングして、高濃度不純物領域413に、即ち図2(C)に示す薄膜トランジスタ121のソースに対するコンタクトホールを形成して、アルミニウム膜をスパッタ法によって形成し、エッチングしてソース電極・配線422を形成した。ソース電極・配線422は画像信号線129の延長である。
【0052】
図4(F)に示すように、パッシベーション膜423を形成する。ここでは、NH3 /SiH4 /H2 混合ガスを用いたプラズマCVD法によって窒化珪素膜を2000〜8000Å、例えば、4000Åの膜厚に成膜して、パッシベーション膜423とした。そして、パッシベーション膜423、層間絶縁膜421をエッチングして、高濃度不純物領域416に、即ち図2(C)の薄膜トランジスタ123のドレインに対するコンタクトホールを形成する。そして、インディウム錫酸化物(ITO)被膜をスパッタ法によって成膜し、これをエッチングして画素電極424を形成した。画素電極424は画素セル127の電極の一方に相当する。
【0053】
以上の工程を経て、図2(C)に示すNチャネル型薄膜トランジスタ121〜125を有するスイッチング回路が形成される。なお、薄膜トランジスタ122は図4(F)では図示されていない。本実施例のスイッチング回路は図2(C)に示されるものから、補助容量126を除いたものに相当する。
【0054】
本実施例では、薄膜トランジスタ121〜123において、チャネル形成領域とソース/ドレイン間に低濃度不純物領域417〜420を形成して、LDD構造としたため、OFF電流を低減することができるので、薄膜トランジスタ121〜123は画素マトリックスに配置される素子として好適である。なお、薄膜トランジスタ124、125は容量としてのみ機能すれば十分なため、LDD構造としないでもよい。
【0055】
〔実施例3〕 図5には、本発明を用いて回路を形成する工程を示した。具体的なプロセスについては、公知技術、もしくは実施例1、2に示される技術を用いればよいので、ここでは詳述しない。なお、図6は図5(C)における容量線207に沿った断面図であり、図7は図5(C)の回路の等価回路図である。
【0056】
まず、実施例1、2(もしくは図1(A))に記述されるような概略M字型の半導体領域(活性層)201、202を形成した。その後、図6に示すゲート絶縁膜240を形成し、さらに、ゲート信号線203〜205、容量線206〜208を形成した。ここで、ゲート信号線203〜205、容量線206〜208および活性層201、202の位置関係については実施例1と同様とした。また、その周囲に図6に示すように陽極酸化物241を形成する。(図5(A))
【0057】
そして、活性層201、202にドーピングをおこなった後、図6に示す層間絶縁物242を形成し、さらに、各活性層201、202の一端にコンタクトホール210、211を形成し、画像信号線209を形成した。(図5(B))
【0058】
図6に示すようにパッシベーション膜243を形成した後に、図5(C)に示すように、ゲート信号線203〜205と画像信号線209によって囲まれた領域に画素電極212、213、214を形成した。このようにして、アクティブマトリクス回路の薄膜トランジスタから成るスイッチング素子が形成される。なお、図7において、画素電極213、214に直列接続された薄膜トランジスタ221〜225、226〜230はそれぞれ、活性層201、201に形成される薄膜トランジスタに相当する。
【0059】
本実施例では、図5(C)に示されるように、容量線206は当該行の画素電極213とは重ならず、1行上の画素電極212と重なるように配置した。このため、容量線207と画素電極212との間にも図2(C)の補助容量126に相当する容量215が形成できた。他の行についても同様である。
【0060】
このように、ゲート信号線を当該行の1行上(もしくは下)の画素電極と重ねる配置を取ることによって、図7に示すような回路が構成されたが、容量215は容量線上に形成されるものであり、実質的に開口率を低下させずに、容量を付加することができ、回路の集積度を向上させる上で有効であった。
【0061】
容量215をより大きくするには、この重なり部分の層間絶縁物242をエッチングすればよい。かくすることにより、電極207と213間距離が縮まり容量215を増大できる。その目的のためには、容量線207の表面が陽極酸化物241で被覆されていると、陽極酸化物241を誘電体して機能させることができる。従って図6に示すように、陽極酸化物241の表面の層間絶縁膜242を全て除去することができるので、容量215をより大きくする点で好ましい。
【0062】
このように容量215のために当該部分にエッチングを施すことは工程を増加させることとはならない。すなわち、層間絶縁物241をエッチングして、コンタクトホール210、211もしくは画素電極213のコンタクトホールを形成する際に、同時に容量線207の上にも孔を形成すればよい。図6に示されたものは後者の例である。適切なエッチング条件においては、アルミニウムの陽極酸化物241等は全くエッチングされない(例えば、酸化珪素をエッチングするドライエッチング条件)ので、コンタクトホールの開孔が終了するまで、エッチングを継続できる。
【0063】
なお、図5(D)〜(F)に示すように、半導体領域216に、上記の実施例と同様に容量線217、ゲート信号線218を配して、更に半導体領域216の一辺を全て覆うように画像信号線219を形成することで、開口率をより向上させることもできる。図5(F)の状態では、図7に示す薄膜トランジスタ221、224の一部と画素信号線219が重なることになる。
【0064】
また図8(A)に示すように、島状の半導体領域701の屈曲をより多く、複雑にさせて、図8(B)に示すように、島状の半導体領域701上にゲート信号線702、容量線703を重ねることによりより多くのトランジスタを形成することができる。その結果、よりOFF電流を低減させることが可能となる。
【0065】
〔実施例4〕 本実施例は、図5(A)〜(C)にその作製工程を示す実施例3の変形例である。図10に本実施例の概要を示す。図11に図10に示す構成の等価回路を示し、図11において、図10と同一の符号は同一の部材を示す。図10に示す構成は、ゲート信号線方向に隣合う2つの画素に配置される薄膜トランジスタ群において、容量線を共通にしたことを特徴とするものである。
【0066】
図10に示すように、隣合う画素電極905と906の間にゲート信号線902と904とが配置され、更に、ゲート信号線902と904との間に容量線903が配置されている。M字型の島状の半導体領域907と908の一端はそれぞれ画素電極905と906に接続されている。
【0067】
M字型の島状の半導体領域907と908は結晶性珪素膜で構成され、薄膜トランジスタの活性層を構成する。半導体領域907と908において、ゲート信号線902と904が横断している3ヶ所の領域には、図11に示す薄膜トランジスタ911〜913、916〜918が形成され、これらの薄膜トランジスタを実施例1、2に示すようにオフセット領域、LDD領域を形成すればよい。他方、容量線903が横断している2ヶ所の領域には,図11に示す薄膜トランジスタ914、915、919、920がそれぞれ形成され、これらの薄膜トランジスタは容量として機能する。
【0068】
本実施例において、一対の画素電極905、906に対して1本の容量線903を共通に利用しているため、容量線903の数を半分にすることができるので、画素の開口率を高めることができる。なお、図10には、最小限の構成しか示されていないが、実際の液晶ディスプレイにおいては、図10に示すような構成が数百×数百という数で繰り返し組み合わされた構成が採用される。
【0069】
〔実施例5〕 本実施例は、図10に示す構成をさらに変形した構成に関する。図12に本実施例の概略の構成を示す平面図を示し、図12において図10と同一の符号は同一の部材を示す。また、図12の構成の等価回路は図11に相当する。図12に示す構成が特徴とするのは、2つの画素における共通の容量線903の利用仕方であり、このことは図10に示す構成と比較すれば明らかである。
【0070】
本実施例の構成の等価回路を図11に示す。即ち、図12に示す構成の等価回路は図10に示すものと同じである。本実施例に示すような構成を採用することによって、開口率を高くすることができる。
【0071】
〔実施例6〕 本実施例は図10に示す構成をさらに変形した構成に関する。図13に本実施例の概略の構成を示し、図13において図10と同一の符号は同一の部材を示し、本実施例の等価回路は図11に示される。本実施例の構成を採用した場合は、高い開口率を得ることができる。
【0072】
【発明の効果】
以上、本発明に示したように、複数の薄膜トランジスタのゲートをゲート信号線や容量線に接続することにより、液晶セルの電圧降下を抑制することができる。一般に薄膜トランジスタの劣化はソース/ドレイン間の電圧に依存するが、本発明においては、特に図2(C)の薄膜トランジスタ122、123のソース/ドレイン間の電圧は全ての駆動過程において低く保たれ、また、これらの薄膜トランジスタ122、123、124にLDDを形成しているたため、本発明を利用することにより、劣化を防止することもできる。
【0073】
本発明は、より高度な画像表示が要求される用途において効果的である。すなわち、256階調以上の極めて微妙な濃淡を表現する場合には液晶セルの放電は1フレームの間に1%以下に抑えられることが必要である。従来の方式は図2(A)、(B)のいずれもこの目的には適したものではなかった。
【0074】
また、本発明は特に行数の多いマトリクスの表示等の目的に適した結晶性シリコン半導体の薄膜トランジスタを用いたアクティブマトリクス表示装置にも適している。一般に、行数の多いマトリクスでは、1行あたりの選択時間が短いのでアモルファスシリコン半導体の薄膜トランジスタは用いるのに適当でない。
【0075】
しかしながら、結晶性シリコン半導体を用いた薄膜トランジスタはOFF電流が多いことが問題となっている。このため、OFF電流を低減できる本発明はこの分野でも大きな貢献が可能である。もちろん、アモルファスシリコン半導体を用いた薄膜トランジスタにおいても効果を有することは言うまでもない。
【0076】
実施例においては、薄膜トランジスタの構造としてはトップゲート型のものを中心に説明したが、ボトムゲート型その他の構造のものであっても本発明の効果が不変であることは言うまでもない。本発明は最小の変更で最大の効果を得ることができる。特にトップゲート型の薄膜トランジスタにおいては、薄い半導体領域(活性層)を複雑な形状とする一方、ゲート電極等は極めて単純な形状とし、よって、上層配線の断線を防止することができる。逆にゲート電極を複雑な形状とした場合には、開口率を低下させる一因となる。
このように本発明は工業上、有益な発明である。
【図面の簡単な説明】
【図1】本発明の半導体領域、ゲート信号線、容量線の配置例を示す。
【図2】従来および本発明のアクティブマトリクス回路の概略を示す。
【図3】実施例1におけるスイッチング素子の製造工程(断面)を示す。
【図4】実施例2におけるスイッチング素子の製造工程(断面)を示す。
【図5】実施例3におけるスイッチング素子の製造工程(上面)を示す。
【図6】実施例3におけるスイッチング素子の断面図を示す。
【図7】実施例3におけるスイッチング素子の回路図を示す。
【図8】実施例3の半導体領域、ゲート信号線、容量線の配置例を示す。
【図9】実施例3のゲート信号線、容量線等と周辺回路の配置例を示す。
【図10】実施例4の画素領域を上面から見た概略の状態を示す。
【図11】図10に示した構成の等価回路を示す。
【図12】実施例5の画素領域を上面から見た概略の状態を示す。
【図13】実施例6の画素領域を上面から見た概略の状態を示す。
【符号の説明】
100・・・・・・・半導体領域
121〜125・・・薄膜トランジスタ
126・・・・・・・補助容量
127・・・・・・・画素セル
128・・・・・・・ゲート信号線
129・・・・・・・画像信号線
130・・・・・・・容量線
201、202・・・活性層
203〜205・・・ゲート信号線
206〜209・・・容量線
209・・・・・・・画像信号線
210、211・・・コンタクトホール
212〜214・・・画素電極
215・・・・・・・容量
221〜230・・・薄膜トランジスタ
240・・・・・・・ゲート絶縁膜
241・・・・・・・陽極酸化物
242・・・・・・・層間絶縁膜
243・・・・・・・パッシベーション膜
901・・・・・・・画像信号線
902、904・・・ゲート信号線
903・・・・・・・容量線
905、906・・・画素電極
907、908・・・活性層
Claims (1)
- 基板の上に配置された複数の画像信号線と、
前記画像信号線と交差して配置された複数のゲート信号線と、
前記画像信号線と前記ゲート信号線で囲まれた領域に配置されている画素電極と、
前記画素電極に接続されたn個(nは2以上の整数)の薄膜トランジスタと、を有するアクティブマトリクス表示装置において、
前記n個のうちの(n−m)個(n>m、mは正の整数)の薄膜トランジスタは、チャネル形成領域と、ソース領域及びドレイン領域と、ゲート絶縁膜と、ゲート電極と、少なくとも1つのLDD領域を有し、
n=1番目の前記薄膜トランジスタのソース領域またはドレイン領域は前記画像信号線に接続され、
n番目の前記薄膜トランジスタのソース領域またはドレイン領域は前記画素電極に接続され、
前記n個のうちのm個の薄膜トランジスタのゲート電極は、共通の容量線に接続され、
前記(n−m)個の薄膜トランジスタのゲート電極は、前記ゲート信号線に接続され、
前記m個の薄膜トランジスタは、それぞれ絶縁膜と、前記絶縁膜を間に介してチャネル形成領域及びゲート電極とからなる容量として機能しており、
前記(n−m)個の薄膜トランジスタのソース領域及びドレイン領域の少なくとも一方に、前記m個の薄膜トランジスタのいずれか1個が接続され、
前記n個の薄膜トランジスタは、対応する前記画像信号線と前記画素電極の間に、直列に複数接続されていることを特徴とするアクティブマトリクス表示装置。
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