JP3614671B2 - アクティブマトリクス表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置、プラズマ表示装置、ＥＬ表示装置等のアクティブマトリクス表示装置に関するものである。
【０００２】
【従来の技術】
図２（Ａ）にアクティブマトリクス表示装置の従来例の概略図を示す。図中の破線で囲まれた領域１０４が表示領域であり、その中に薄膜トランジスタ１０１がマトリクス状に配置されている。薄膜トランジスタ１０１のソース電極には、画像（データ）信号線１０６が接続されて、薄膜トランジスタ１０１のゲート電極には、ゲート（選択）信号線１０５が接続されている。ゲート信号線１０５、画像信号線１０６は相互に概略垂直となるように複数本配置されている。
【０００３】
補助容量１０２は、画素セル１０３の容量を補強するためのコンデンサであり、画像データの保持用として用いられる。前記薄膜トランジスタ１０１は画素セル１０３に印加する電圧の画像データをスイッチングするのに用いられる。
【０００４】
一般に薄膜トランジスタでは、ゲートに逆バイアスを印加すると、ソース／ドレイン間に電流が流れない状態（ＯＦＦ状態）とはならずに、リーク電流（ＯＦＦ電流という）が流れるという現象が知られていた。このようなリーク電流により、画素セルの電位が変動するということが問題となった。
【０００５】
Ｎチャネル形薄膜トランジスタの場合、ゲートを負にバイアスした時には半導体薄膜の表面に誘起されるＰ型層と、ソース領域及びドレイン領域のＮ型層との間に形成されるＰＮ接合が発生するが、半導体薄膜中には多くのトラップが存在するため、このＰＮ接合は不完全であり接合リーク電流が流れやすい。ゲート電極を負にバイアスするほどＯＦＦ電流が増加するのは、半導体薄膜の表面に形成されるＰ型層のキャリア濃度が増加してＰＮ接合のエネルギー障壁の幅が狭くなるため、電界の集中が起こり、接合リーク電流が増加することによるものである。
【０００６】
このようにして生じるＯＦＦ電流は、ソース／ドレイン電圧に大きく依存する。例えば、薄膜トランジスタのソース／ドレイン間に印加される電圧が大きくなるにしたがって、ＯＦＦ電流が飛躍的に増大することが知られている。すなわち、ソース／ドレイン間に５Ｖの電圧を加えた場合と１０Ｖの電圧を加えた場合とでは、後者のＯＦＦ電流は前者の２倍ではなく、１０倍にも１００倍にもなる場合がある。また、このような非線型性はゲート電圧にも依存する。一般にゲート電極の逆バイアスの値が大きい場合（Ｎチャネル型では、大きなマイナス電圧）には、両者の差が著しい。
【０００７】
この問題を解決するためには、例えば、特公平５−４４１９５と特公平５−４４１９６に記述されているように、薄膜トランジスタを直列に接続する方法（マルチゲート法）が提案されている。これは、個々の薄膜トランジスタのソース／ドレインに印加される電圧を減少させることによって、個々の薄膜トランジスタのＯＦＦ電流を低減せしめることを意図している。例えば、図２（Ｂ）のように２個の薄膜トランジスタ１１１と１１２を直列に接続した場合、個々の薄膜トランジスタのソース／ドレインに印加される電圧は半分になる。ソース／ドレインに印加される電圧が半分になれば、前述の議論からＯＦＦ電流は１／１０にも１／１００にもなる。なお、図２（Ｂ）において、１１３は補助容量、１１４は画素セル、１１５はゲート信号線である。
【０００８】
【発明が解決しようとする課題】
しかしながら、液晶ディスプレーの画像表示に要求される特性が厳しくなると、上記のマルチゲート法でも必要なだけＯＦＦ電流を下げることが難しくなった。すなわち、ゲート電極の数（薄膜トランジスタの数）を３個、４個、５個と増やしたとしても、各薄膜トランジスタのソース／ドレインに印加される電圧は１／３、１／４、１／５というようにわずかづつしか減らないからである。また、そのために回路が複雑かつ専有面積が大きくなるという問題もあった。
【０００９】
本発明は、上記のような問題を鑑みてなされたものであり、画素電極に接続する薄膜トランジスタのソース／ドレインに印加される電圧を、通常の場合の１／１０以下、好ましくは１／１００以下とすることによって、ＯＦＦ電流を低減させる構造を有する画素回路を提供することである。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の一つは、
基板の上に配置された複数の画像信号線と、
前記画像信号線と交差して配置された複数のゲート信号線と、
前記画像信号線と前記ゲート信号線で囲まれた領域に配置されている画素電極と、
前記画素電極に接続されたｎ個（ｎは２以上の整数）の薄膜トランジスタと、を有するアクティブマトリクス表示装置において、
前記ｎ個のうちの（ｎ−ｍ）個（ｎ＞ｍ、ｍは正の整数）の薄膜トランジスタは、チャネル形成領域と、ソース領域及びドレイン領域と、ゲート絶縁膜と、ゲート電極と、少なくとも１つのＬＤＤ領域を有し、
ｎ＝１番目の前記薄膜トランジスタのソース領域またはドレイン領域は前記画像信号線に接続され、
ｎ番目の前記薄膜トランジスタのソース領域またはドレイン領域は前記画素電極に接続され、
前記ｎ個のうちのｍ個の薄膜トランジスタのゲート電極は、共通の容量線に接続され、
前記（ｎ−ｍ）個の薄膜トランジスタのゲート電極は、前記ゲート信号線に接続され、
前記ｍ個の薄膜トランジスタは、それぞれ絶縁膜と、前記絶縁膜を間に介してチャネル形成領域及びゲート電極とからなる容量として機能しており、
前記（ｎ−ｍ）個の薄膜トランジスタのソース領域及びドレイン領域の少なくとも一方に、前記ｍ個の薄膜トランジスタのいずれか１個が接続され、
前記ｎ個の薄膜トランジスタは、対応する前記画像信号線と前記画素電極の間に、直列に複数接続されていることを特徴とするアクティブマトリクス表示装置である。
【００１１】
上記構成において、ｎ、ｍはそれぞれ０を除く自然数である。所定の効果を得るためには、ｎ＝５以上であることが好ましい。
【００１２】
上記構成の具体的な構成例を図２（Ｃ）に示す。図２（Ｃ）に示す構成においては、１２１〜１２５で示されるｎ＝５個の薄膜トランジスタが配置されている。図２（Ｃ）に示す場合の構成では、ｎ＝５、ｍ＝２となる。
【００１３】
そして、ｎ＝１個目の薄膜トランジスタ１２１のソース領域が画像信号線１２９に接続されている。また、ｎ番目（５番目）の薄膜トランジスタ１２３のドレイン領域が画素セル１２７の一方の電極（画素電極）と補助容量１２６に接続されている。
【００１４】
また、ｎ−ｍ（ｎ＞ｍ）個の薄膜トランジスタ１２１、１２２、１２３のゲート電極が共通のゲート信号線１２８に接続され、かつ本発明は、ＬＤＤ構造、更にオフセット構造を有するようにしている。他方、ｍ個の薄膜トランジスタ１２４、１２５のゲート電極は共通の容量線１３０に接続されており、容量線１３０を適当な電位に保つ構成となっている。
【００１５】
本明細書で開示する発明の基本的な思想は、図２（Ｃ）に示すように、薄膜トランジスタ１２１、１２２、１２３、１２４、１２５を直列に接続し、このうち、薄膜トランジスタ１２１〜１２３のゲートをゲート信号線１２８に接続し、他の薄膜トランジスタ１２４、１２５のゲートを容量線１３０に接続することである。そして、画素の電位を保持する時間においては、容量線を適当な電位に保つことにより、薄膜トランジスタ１２４、１２５のチャネルとゲート電極の間に容量を形成する。
【００１６】
すると、薄膜トランジスタ１２２、１２３のソース／ドレイン間に現れる電圧が低下し、よって、これらの薄膜トランジスタのＯＦＦ電流を低減させることができる。図では補助容量１２６も示したが、これは必ずしも必要ではない。むしろ、書き込みの際の負担を増大させるものであるので、画素セル１２７の容量と薄膜トランジスタ１２４、１２５に生成する容量の比率が最適なものであれば無いほうが好ましい場合もある。
【００１７】
【発明の実施の形態】
図２（Ｃ）に従って、具体的な動作について述べる。ゲート信号線１２８に選択信号が送られたときに、薄膜トランジスタ１２１〜１２３はいずれもＯＮとなる。また、この際には薄膜トランジスタ１２４、１２５もＯＮとなるべく、容量線１３０に信号が印加される必要がある。この結果、画像信号線１２９の信号に応じて、画素セル１２７が充電されるが、同時に、薄膜トランジスタ１２４、１２５にも充電される。十分に充電がなされた（平衡）段階では、薄膜トランジスタ１２２、１２３のソース／ドレイン間の電圧はほぼ等しい状態となる。
【００１８】
この状態で選択信号が切られると、薄膜トランジスタ１２１〜１２３はいずれもＯＦＦとなる。しかし、この段階では、薄膜トランジスタ１２４、１２５は依然としてＯＮ状態である。その後、画像信号線１２９には他の画素の信号が印加されており、薄膜トランジスタ１２１は有限のＯＦＦ電流があるので、薄膜トランジスタ１２４に充電された電荷が放出され、電圧が低下することとなる。しかし、この速度は、図２（Ａ）で示した通常のアクティブマトリクス回路の容量１０２の電圧降下と同じ程度の速度で進行する。
【００１９】
一方、薄膜トランジスタ１２２に関しては、当初、ソース／ドレイン間の電圧がほぼ０であったために、ＯＦＦ電流は極めて僅かであったが、その後、薄膜トランジスタ１２４の電圧が降下するため、徐々にソース／ドレイン間の電圧が増加し、したがって、ＯＦＦ電流も増加することとなる。また、薄膜トランジスタ１２３に関しても、同様に徐々にＯＦＦ電流が増加するが、その速度は薄膜トランジスタ１２２にも増して小さいことは言うまでもない。以上のことから、これらの薄膜トランジスタのＯＦＦ電流の増加による画素セル１２７の電圧降下が図２（Ａ）に示す通常のアクティブマトリクス回路におけるものよりも十分に緩やかであることは言うまでもない。
【００２０】
また、本発明において、薄膜トランジスタ１２１〜１２５のチャネルにＬＤＤ領域及びオフセット領域を形成したため、それらの領域はドレイン抵抗・ソース抵抗となるため、ドレイン接合の電界強度を緩和させ、さらにＯＦＦ電流を減少させることができる。このような回路は図１（Ａ）に示されるような概略Ｍ字型の半導体領域１００にゲート信号線１２８と容量線１３０を重ねたような回路配置を取ることにより、集積度を高めることができる。図１（Ｂ）〜（Ｄ）はその際の可能な組合せであり、いずれを採用しても同様な効果が得られる。
【００２１】
図１（Ｂ）は最もオーソドックスな形状であり、半導体領域１００とゲート信号線１２８、容量線１３０とが交差することにより薄膜トランジスタ１２１〜１２５がその交点（ゲート信号線との交点３つ、容量線との交点２つ、全部で５つ）に形成される。半導体領域のうち、ゲート信号線、容量線で分離された（挟まれた）領域（図１（Ｂ）においては４つある）、および半導体領域の両端の領域には、Ｎ型もしくはＰ型の不純物が導入され、薄膜トランジスタのソース／ドレインとなる。特に、ゲート信号線をゲート電極とする薄膜トランジスタのソース／ドレインに低濃度不純物領域、所謂ＬＤＤを形成することにより、ＯＦＦ電流をより低下することが可能になる。なお、画像信号線、画素電極は半導体領域の両端のいずれかに接続するように形成されればよい。
【００２２】
図１（Ｃ）のように、点ａ、ｂを容量線１３０が覆わない場合も可能である。なぜなら、薄膜トランジスタ１２４、１２５は容量としてのみ機能すれば十分だからである。また、図１（Ｄ）のように半導体領域１００に対して、ゲート信号線１２８と４ヶ所で交差させ、また容量線１３０と２ヶ所で交差させて、６個の直列接続された薄膜トランジスタ１３１〜１３６を構成することも可能である。この場合の等価回路図は図２（Ｄ）に示す回路に相当し、図２（Ｃ）の薄膜トランジスタ１２２を２つの直列した薄膜トランジスタ１３２、１３３で置き換えたものに相当し、図２（Ｃ）の回路と比較するとＯＦＦ電流を低減できる。
【００２３】
【実施例】
〔実施例１〕 本実施例はゲート電極を陽極酸化することにより、オフセットゲート及びＬＤＤを構成して、ＯＦＦ電流をより低減することを特色とする。なお、ゲート電極を陽極酸化する技術は特開平５−２６７６６７に開示されている。図１に本実施例の回路を上面図を示し、図３に作製工程断面図を示す。図３においては、左側には図１（Ａ）の点鎖線Ｘ−Ｙによる断面図を示し、右側には同図の点鎖線Ｘ’−Ｙ’による断面図を示す。但し、点鎖線Ｘ−Ｙ、Ｘ’−Ｙ’は図３では隣接して描かれているが、実際には、同一直線上に無いことに注意が必要である。
【００２４】
まず、基板３０１（コーニング７０５９、１００ｍｍ×１００ｍｍ）上に、下地膜として酸化珪素膜３０２を１０００〜５０００Åの厚さに、例えば、３０００Åに成膜した。この酸化珪素膜３０２はＴＥＯＳをプラズマＣＶＤ法によって分解・堆積して成膜する。或いは、スパッタ法により成膜してもよい。
【００２５】
その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスシリコン膜を３００〜１５００Åの厚さに、例えば、５００Å堆積して、これを５５０〜６００℃の雰囲気に８〜２４時間静置して、結晶化させる。その際には、ニッケルをアモルファスシリコン膜に微量添加すると、結晶化が促進される。特開平６−２４４１０４号等に、ニッケル等の触媒金属元素を添加することによって結晶化を促進せしめ、結晶化温度・結晶化時間を低下・短縮する技術が開示されている。なお、結晶化工程は、レーザー照射等の光アニール、熱アニールと光アニールを組み合わせて行うようにしてもよい。
【００２６】
そして、結晶化されたシリコン膜をエッチングして、図１（Ａ）に示す概略Ｍ字型の島状領域１００を形成する。さらに、島状領域１００上に、プラズマＣＶＤ法又はスパッタ法により、厚さ７００〜１５００Å、例えば、１２００Åの酸化珪素膜３０３を形成する。（図１（Ａ）、図３（Ａ））
【００２７】
その後、１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃを含有するアルミニウム膜を厚さ１０００Å〜３μｍ、例えば、５０００Åのスパッタ法によって形成する。次に、陽極酸化法により、３％の酒石酸を含むエチレングリコール溶液中において、アルミニウム膜を陽極にして、１０〜３０Ｖの電圧を印加して、数１００Å程度、ここでは２００Åの膜厚の緻密な酸化アルミニウムから成る陽極酸化層３０４を形成する。この陽極酸化層３０４はフォトレジストを良好に密着させるためのものである。
【００２８】
次に、フォトレジストのマスク３０５を形成して、このマスク３０４を用いて、アルミニウム膜をエッチングし、ゲート電極３０６〜３０９を形成する。図１（Ｂ）において、ゲート電極３０６、３０７はゲート信号線１２８に対応し、ゲート電極３０８、３０９は容量線１３０に対応する。（図３（Ａ））
【００２９】
この際に、図９に示すように基板８０６上のアクティブマトリクス領域８０５の周囲にアルミニウム膜領域８０２を残存し、ゲート信号線１２８や容量線１３（図９ではアルミニウム配線８０１に相当する。）がアルミニウム膜領域８０２に全て接続されるようにエッチングするとよい。ただし、この際には周辺回路、すなわちゲートドライバ８０３及び、ソースドライバ８０４のゲート電極等のアルミニウム配線はアルミニウム膜領域８０２は、アルミニウム膜領域８０２から絶縁されているように設計すると、周辺回路のアルミニウム配線を陽極酸化しないで済むため、集積度を向上させることができる。
【００３０】
図３（Ｂ）に示すように、フォトレジスタストのマスク３０５を付けたまま、ゲート電極３０６、３０７、即ちゲート信号線１２８のみを陽極酸化して、多孔質陽極酸化物３１０を形成する。この工程では、３〜２０％のクエン酸もしくはシュウ酸、燐酸、クロム酸硫酸等の酸性水溶液中で、ゲート電極３０６、３０７のみに、即ち、図１（Ｂ）に示すゲート信号線１２８のみに、１０〜３０Ｖの電圧を印加すればよい。本実施例では、シュウ酸溶液（３０℃）中で１０Ｖの電圧を２０〜４０分印加する。また、多孔質陽極酸化物３１０の厚さは陽極酸化時間により、制御でき、多孔質陽極酸化物３１０の厚さで、ＬＤＤ領域の長さが決定される。
【００３１】
この際に、陽極酸化層３０４を予め形成することは、多孔質陽極酸化物をゲート電極３０６、３０７の側面のみに形成するのに極めて有効になる。これは陽極酸化層３０４によってフォトレジスタストのマスク３０５が密着されるので、フォトレジストのマスク３０５から電流がリークすることを防止することができるためである。
【００３２】
図３（Ｃ）に示すように、フォトレジストのマスク３０５を除去した後に、再び電解溶液中で、ゲート電極３０６〜３０９に、即ち図１（Ｂ）に示すゲート信号線１２８、容量線１３０に電流を通じて陽極酸化して、陽極酸化物３１１、３１２を厚さ５００〜２５００Åに形成する。この際に、電解溶液にはＬ−酒石酸をエチレングリコールに５％の濃度に希釈し、アンモニアを用いてｐＨを７．０±０．２に調整したものを使用する。その溶液中に基板を浸し、定電流源の＋側を基板上のゲート電極に接続し、−側には白金の電極を接続して２０ｍＡの定電流状態で電圧を印加し、１５０Ｖに達するまで酸化を継続した。さらに、１５０Ｖの定電圧状態で、電流が０．１ｍＡ以下になるまで酸化を継続した。
【００３３】
この結果、ゲート信号線１２８（ゲート電極３０６、３０７）および容量線１３０（ゲート電極３０８、３０９）の上面及び側面に、厚さ２０００Åの緻密な結晶構造を有する陽極酸化物３１１、３１２が得られる。陽極酸化物３１１、３１２の膜厚はオフセットの長さにより決定すればよく、これらの膜厚は印加電圧に比例する。
【００３４】
次に、図３（Ｄ）に示すように、ゲート電極３０６〜３０９の周囲の陽極酸化物３１１、３１２をマスクにして、酸化珪素膜３０３をエッチングして、ゲート絶縁膜３１３、３１４を形成する。この場合、珪素と酸化珪素の選択比の充分大きなエッチングガス又はエッチング溶液を使用することが必要である。
【００３５】
図３（Ｅ）に示すように、多孔質陽極酸化物３１０を除去して、イオンドーピング法によって、島状領域１００に、ゲート電極部（ゲート電極３０６〜３０９とその周囲の陽極酸化物３１０〜３１２）、ゲート絶縁膜３１３をマスクにして自己整合的に不純物（ここでは燐）を注入し、Ｎ型不純物領域３１７〜３２４を形成する。ここで、ドーピングガスとしてはフォスフィン（ＰＨ３ ）を用いた。この場合のドーズ量は５×１０１４〜５×１０１５原子／ｃｍ２ 、加速電圧は６０〜９０ｋＶ、例えば、ドーズ量を１×１０１５原子／ｃｍ２ 、加速電圧は８０ｋＶとした。この結果、ゲート絶縁膜３１３は半透過なマスクとして機能して、高濃度不純物領域（ソース／ドレイン）３１７〜３２０、及び低濃度不純物領域３２１〜３２４がそれぞれ形成される。
【００３６】
さらに、ＫｒＦエキシマーレーザー（波長２４８）ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた高濃度不純物領域３１７〜３２０、低濃度不純物領域３２１〜３２４を活性化する。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ２ 、好ましくは２５０〜３００ｍＪ／ｃｍ２ が適当であった。この工程は熱アニールによっておこなってもよい。特に触媒元素（ニッケル）を含有しており、通常の場合に比較して低温の熱アニールで活性化できる（特開平６−２６７９８９）。
【００３７】
次に、図３（Ｅ）に示すように、層間絶縁膜３２５として、プラズマＣＶＤ法によって酸化珪素膜を厚さ５０００Åに成膜した。このとき、原料ガスにＴＥＯＳと酸素を用いた。そして、層間絶縁膜３２５をエッチングして、高濃度不純物領域３１７に、即ち図２（Ｃ）の薄膜トランジスタ１２１のソースにコンタクトホールを形成して、アルミニウム膜をスパッタ法によって形成し、エッチングしてソース電極・配線３２６を形成した。ソース電極・配線３２６は画像信号線１２９の延長である。
【００３８】
図３（Ｆ）に示すように、パッシベーション膜３２７を形成する。ここでは、ＮＨ３ ／ＳｉＨ４ ／Ｈ２ 混合ガスを用いたプラズマＣＶＤ法によって窒化珪素膜を２０００〜８０００Å、例えば、４０００Åの膜厚に成膜して、パッシベーション膜３２７とする。そして、パッシベーション膜３２７、層間絶縁膜３２５をエッチングして、高濃度不純物領域３２０に、即ち、図２（Ｃ）の薄膜トランジスタ１２３のドレインに対するコンタクトホールを形成した。そして、インディウム錫酸化物（ＩＴＯ）被膜をスパッタ法によって成膜し、これをエッチングして画素電極３２８を形成した。画素電極３２８は画素セル１２７の電極の一方である。
【００３９】
以上の工程により、Ｎチャネル型薄膜トランジスタ１２１〜１２５を有するスイッチング回路が形成された。本実施例のスイッチング回路は図２（Ｃ）に示されるものから、補助容量１２６を除いたものに相当する。なお、薄膜トランジスタ１２２は図３（Ｆ）には図示されていない。
【００４０】
本実施例において、薄膜トランジスタ１２１、１２２、１２３は多孔質の陽極アルミニウム膜３１１の厚さだけ低濃度不純物領域がゲート電極３０６、３０７から遠い、いわゆるオフセットゲート構造を有し、かつチャネル形成領域とソース／ドレイン間に低濃度不純物領域３２１〜３２４を形成して、ＬＤＤ構造を有するようにしたため、ＯＦＦ電流を低減することができるので、画素マトリックスに配置される素子として、好適である。なお、薄膜トランジスタ１２４、１２５は容量としてのみ機能すれば十分なため、ＬＤＤ構造としないでもよい。
【００４１】
〔実施例２〕 本実施例は、実施例１のＬＤＤ構造の作製方法の変形例であり、図１に本実施例の回路を上方より見た図面を、図４に作製工程断面図を示す。図４においては、図３と同様に、左側には図１（Ａ）の点鎖線Ｘ−Ｙによる断面図を示し、他方、右側には図１（Ａ）の点鎖線Ｘ’−Ｙ’による断面図を示す。図４では隣接して描かれているが、Ｘ−ＹとＸ’−Ｙ’は同一直線上に無いことに注意が必要である。
【００４２】
まず、図４（Ａ）に示すように、基板４０１（コーニング７０５９、１００ｍｍ×１００ｍｍ）上に、下地膜４０２として酸化珪素膜を１０００〜５０００Åの厚さに、例えば、３０００Åに成膜する。この酸化珪素膜はＴＥＯＳをプラズマＣＶＤ法によって分解・堆積して成膜する。或いは、スパッタ法によって成膜してもよい。
【００４３】
その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスシリコン膜を３００〜１５００Åの厚さに、例えば、５００Å堆積し、これを５５０〜６００℃の雰囲気に８〜２４時間静置して、結晶化させる。その際には、ニッケルをアモルファスシリコン膜に微量添加すると、結晶化を促進できる。なお、結晶化工程は、レーザー照射等の光アニール、熱アニールと光アニールを組み合わせて行うようにしてもよい。
【００４４】
そして、結晶化されたシリコン膜をエッチングして、図１（Ａ）に示す概略Ｍ字型の島状領域１００を形成する。さらに、島状領域１００上に、プラズマＣＶＤ法又はスパッタ法により、厚さ７００〜１５００Å、例えば、１２００Åの酸化珪素膜４０３を形成する。
【００４５】
その後、１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃを含有するアルミニウム膜を厚さ１０００Å〜３μｍ、例えば、５０００Åのスパッタ法によって形成する。次に、陽極酸化法により、３％の酒石酸を含むエチレングリコール溶液中において、アルミニウム膜を陽極にして、１０〜３０Ｖの電圧を印加して、数１００Å程度、ここでは、２００Åの膜厚の緻密な酸化アルミニウムから成る陽極酸化層４０４を形成する。この陽極酸化層４０４はフォトレジストを良好に密着させるためのものである。
【００４６】
次に、フォトレジストのマスク４０５を形成して、このマスク４０５を用いて、アルミニウム膜をエッチングし、ゲート電極４０６〜４０９を形成する。図１（Ｂ）において、ゲート電極４０６、４０７はゲート信号線１２８に対応し、ゲート電極４０８、４０９は容量線１３０に対応する。（図４（Ａ））
【００４７】
図４（Ｂ）に示すように、フォトレジスタストのマスク４０５を付けたまま、ゲート電極４０６、４０７を陽極酸化して、多孔質陽極酸化物４１０を形成する。シュウ酸溶液（３０℃）中で、図１（Ｂ）に示すゲート信号線１２８のみに１０Ｖの電圧を２０〜４０分印加する。多孔質陽極酸化物４１０の厚さは陽極酸化時間により制御でき、多孔質陽極酸化物４１０の厚さで、ＬＤＤ領域の長さが決定される。この際に、陽極酸化層３０４によりフォトレジスタストのマスク３０５が密着されているため、フォトレジストのマスク４０５から電流がリークすることを防止することができるので、多孔質陽極酸化物をゲート電極４０６、４０７の側面のみに形成することができる。
【００４８】
次に、図４（Ｃ）に示すように、フォトレジストのマスク４０５を使用して、酸化珪素膜４０３をエッチングして、ゲート絶縁膜４１１、４１２を形成する。
【００４９】
図４（Ｄ）に示すように、フォトレジストのマスク４０５、多孔質陽極酸化物４１０、緻密な陽極酸化層４０４を順次に除去した後に、イオンドーピング法によって、ゲート電極４０６〜４０９、ゲート絶縁膜４１１をマスクにして、島状領域１００に不純物（ここでは燐）を注入し、Ｎ型の不純物領域４１３〜３２０を自己整合的に形成する。ここで、ドーピングガスとしてはフォスフィン（ＰＨ３ ）を用いた。この場合のドーズ量は５×１０１４〜５×１０１５原子／ｃｍ２ 、加速電圧は６０〜９０ｋＶ、例えば、ドーズ量を１×１０１５原子／ｃｍ２ 、加速電圧は８０ｋＶとする。この結果、ゲート絶縁膜４１１は半透過なマスクとして機能して、高濃度不純物領域（ソース／ドレイン）４１３〜４１６、及び低濃度不純物領域４１７〜４２０がそれぞれ形成される。
【００５０】
さらに、ＫｒＦエキシマーレーザー（波長２４８）ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた高濃度不純物領域４１３〜４１６、低濃度不純物領域４１７〜４２０を活性化する。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ２ 、好ましくは２５０〜３００ｍＪ／ｃｍ２ が適当であった。この工程は熱アニールによっておこなってもよい。特に触媒元素（ニッケル）を含有しており、通常の場合に比較して低温の熱アニールで活性化できる（特開平６−２６７９８９）。
【００５１】
次に、図４（Ｅ）に示すように、層間絶縁膜４２１として、プラズマＣＶＤ法によって酸化珪素膜を厚さ５０００Åに成膜した。このとき、原料ガスにＴＥＯＳと酸素を用いた。そして、層間絶縁膜４２１をエッチングして、高濃度不純物領域４１３に、即ち図２（Ｃ）に示す薄膜トランジスタ１２１のソースに対するコンタクトホールを形成して、アルミニウム膜をスパッタ法によって形成し、エッチングしてソース電極・配線４２２を形成した。ソース電極・配線４２２は画像信号線１２９の延長である。
【００５２】
図４（Ｆ）に示すように、パッシベーション膜４２３を形成する。ここでは、ＮＨ３ ／ＳｉＨ４ ／Ｈ２ 混合ガスを用いたプラズマＣＶＤ法によって窒化珪素膜を２０００〜８０００Å、例えば、４０００Åの膜厚に成膜して、パッシベーション膜４２３とした。そして、パッシベーション膜４２３、層間絶縁膜４２１をエッチングして、高濃度不純物領域４１６に、即ち図２（Ｃ）の薄膜トランジスタ１２３のドレインに対するコンタクトホールを形成する。そして、インディウム錫酸化物（ＩＴＯ）被膜をスパッタ法によって成膜し、これをエッチングして画素電極４２４を形成した。画素電極４２４は画素セル１２７の電極の一方に相当する。
【００５３】
以上の工程を経て、図２（Ｃ）に示すＮチャネル型薄膜トランジスタ１２１〜１２５を有するスイッチング回路が形成される。なお、薄膜トランジスタ１２２は図４（Ｆ）では図示されていない。本実施例のスイッチング回路は図２（Ｃ）に示されるものから、補助容量１２６を除いたものに相当する。
【００５４】
本実施例では、薄膜トランジスタ１２１〜１２３において、チャネル形成領域とソース／ドレイン間に低濃度不純物領域４１７〜４２０を形成して、ＬＤＤ構造としたため、ＯＦＦ電流を低減することができるので、薄膜トランジスタ１２１〜１２３は画素マトリックスに配置される素子として好適である。なお、薄膜トランジスタ１２４、１２５は容量としてのみ機能すれば十分なため、ＬＤＤ構造としないでもよい。
【００５５】
〔実施例３〕 図５には、本発明を用いて回路を形成する工程を示した。具体的なプロセスについては、公知技術、もしくは実施例１、２に示される技術を用いればよいので、ここでは詳述しない。なお、図６は図５（Ｃ）における容量線２０７に沿った断面図であり、図７は図５（Ｃ）の回路の等価回路図である。
【００５６】
まず、実施例１、２（もしくは図１（Ａ））に記述されるような概略Ｍ字型の半導体領域（活性層）２０１、２０２を形成した。その後、図６に示すゲート絶縁膜２４０を形成し、さらに、ゲート信号線２０３〜２０５、容量線２０６〜２０８を形成した。ここで、ゲート信号線２０３〜２０５、容量線２０６〜２０８および活性層２０１、２０２の位置関係については実施例１と同様とした。また、その周囲に図６に示すように陽極酸化物２４１を形成する。（図５（Ａ））
【００５７】
そして、活性層２０１、２０２にドーピングをおこなった後、図６に示す層間絶縁物２４２を形成し、さらに、各活性層２０１、２０２の一端にコンタクトホール２１０、２１１を形成し、画像信号線２０９を形成した。（図５（Ｂ））
【００５８】
図６に示すようにパッシベーション膜２４３を形成した後に、図５（Ｃ）に示すように、ゲート信号線２０３〜２０５と画像信号線２０９によって囲まれた領域に画素電極２１２、２１３、２１４を形成した。このようにして、アクティブマトリクス回路の薄膜トランジスタから成るスイッチング素子が形成される。なお、図７において、画素電極２１３、２１４に直列接続された薄膜トランジスタ２２１〜２２５、２２６〜２３０はそれぞれ、活性層２０１、２０１に形成される薄膜トランジスタに相当する。
【００５９】
本実施例では、図５（Ｃ）に示されるように、容量線２０６は当該行の画素電極２１３とは重ならず、１行上の画素電極２１２と重なるように配置した。このため、容量線２０７と画素電極２１２との間にも図２（Ｃ）の補助容量１２６に相当する容量２１５が形成できた。他の行についても同様である。
【００６０】
このように、ゲート信号線を当該行の１行上（もしくは下）の画素電極と重ねる配置を取ることによって、図７に示すような回路が構成されたが、容量２１５は容量線上に形成されるものであり、実質的に開口率を低下させずに、容量を付加することができ、回路の集積度を向上させる上で有効であった。
【００６１】
容量２１５をより大きくするには、この重なり部分の層間絶縁物２４２をエッチングすればよい。かくすることにより、電極２０７と２１３間距離が縮まり容量２１５を増大できる。その目的のためには、容量線２０７の表面が陽極酸化物２４１で被覆されていると、陽極酸化物２４１を誘電体して機能させることができる。従って図６に示すように、陽極酸化物２４１の表面の層間絶縁膜２４２を全て除去することができるので、容量２１５をより大きくする点で好ましい。
【００６２】
このように容量２１５のために当該部分にエッチングを施すことは工程を増加させることとはならない。すなわち、層間絶縁物２４１をエッチングして、コンタクトホール２１０、２１１もしくは画素電極２１３のコンタクトホールを形成する際に、同時に容量線２０７の上にも孔を形成すればよい。図６に示されたものは後者の例である。適切なエッチング条件においては、アルミニウムの陽極酸化物２４１等は全くエッチングされない（例えば、酸化珪素をエッチングするドライエッチング条件）ので、コンタクトホールの開孔が終了するまで、エッチングを継続できる。
【００６３】
なお、図５（Ｄ）〜（Ｆ）に示すように、半導体領域２１６に、上記の実施例と同様に容量線２１７、ゲート信号線２１８を配して、更に半導体領域２１６の一辺を全て覆うように画像信号線２１９を形成することで、開口率をより向上させることもできる。図５（Ｆ）の状態では、図７に示す薄膜トランジスタ２２１、２２４の一部と画素信号線２１９が重なることになる。
【００６４】
また図８（Ａ）に示すように、島状の半導体領域７０１の屈曲をより多く、複雑にさせて、図８（Ｂ）に示すように、島状の半導体領域７０１上にゲート信号線７０２、容量線７０３を重ねることによりより多くのトランジスタを形成することができる。その結果、よりＯＦＦ電流を低減させることが可能となる。
【００６５】
〔実施例４〕 本実施例は、図５（Ａ）〜（Ｃ）にその作製工程を示す実施例３の変形例である。図１０に本実施例の概要を示す。図１１に図１０に示す構成の等価回路を示し、図１１において、図１０と同一の符号は同一の部材を示す。図１０に示す構成は、ゲート信号線方向に隣合う２つの画素に配置される薄膜トランジスタ群において、容量線を共通にしたことを特徴とするものである。
【００６６】
図１０に示すように、隣合う画素電極９０５と９０６の間にゲート信号線９０２と９０４とが配置され、更に、ゲート信号線９０２と９０４との間に容量線９０３が配置されている。Ｍ字型の島状の半導体領域９０７と９０８の一端はそれぞれ画素電極９０５と９０６に接続されている。
【００６７】
Ｍ字型の島状の半導体領域９０７と９０８は結晶性珪素膜で構成され、薄膜トランジスタの活性層を構成する。半導体領域９０７と９０８において、ゲート信号線９０２と９０４が横断している３ヶ所の領域には、図１１に示す薄膜トランジスタ９１１〜９１３、９１６〜９１８が形成され、これらの薄膜トランジスタを実施例１、２に示すようにオフセット領域、ＬＤＤ領域を形成すればよい。他方、容量線９０３が横断している２ヶ所の領域には，図１１に示す薄膜トランジスタ９１４、９１５、９１９、９２０がそれぞれ形成され、これらの薄膜トランジスタは容量として機能する。
【００６８】
本実施例において、一対の画素電極９０５、９０６に対して１本の容量線９０３を共通に利用しているため、容量線９０３の数を半分にすることができるので、画素の開口率を高めることができる。なお、図１０には、最小限の構成しか示されていないが、実際の液晶ディスプレイにおいては、図１０に示すような構成が数百×数百という数で繰り返し組み合わされた構成が採用される。
【００６９】
〔実施例５〕 本実施例は、図１０に示す構成をさらに変形した構成に関する。図１２に本実施例の概略の構成を示す平面図を示し、図１２において図１０と同一の符号は同一の部材を示す。また、図１２の構成の等価回路は図１１に相当する。図１２に示す構成が特徴とするのは、２つの画素における共通の容量線９０３の利用仕方であり、このことは図１０に示す構成と比較すれば明らかである。
【００７０】
本実施例の構成の等価回路を図１１に示す。即ち、図１２に示す構成の等価回路は図１０に示すものと同じである。本実施例に示すような構成を採用することによって、開口率を高くすることができる。
【００７１】
〔実施例６〕 本実施例は図１０に示す構成をさらに変形した構成に関する。図１３に本実施例の概略の構成を示し、図１３において図１０と同一の符号は同一の部材を示し、本実施例の等価回路は図１１に示される。本実施例の構成を採用した場合は、高い開口率を得ることができる。
【００７２】
【発明の効果】
以上、本発明に示したように、複数の薄膜トランジスタのゲートをゲート信号線や容量線に接続することにより、液晶セルの電圧降下を抑制することができる。一般に薄膜トランジスタの劣化はソース／ドレイン間の電圧に依存するが、本発明においては、特に図２（Ｃ）の薄膜トランジスタ１２２、１２３のソース／ドレイン間の電圧は全ての駆動過程において低く保たれ、また、これらの薄膜トランジスタ１２２、１２３、１２４にＬＤＤを形成しているたため、本発明を利用することにより、劣化を防止することもできる。
【００７３】
本発明は、より高度な画像表示が要求される用途において効果的である。すなわち、２５６階調以上の極めて微妙な濃淡を表現する場合には液晶セルの放電は１フレームの間に１％以下に抑えられることが必要である。従来の方式は図２（Ａ）、（Ｂ）のいずれもこの目的には適したものではなかった。
【００７４】
また、本発明は特に行数の多いマトリクスの表示等の目的に適した結晶性シリコン半導体の薄膜トランジスタを用いたアクティブマトリクス表示装置にも適している。一般に、行数の多いマトリクスでは、１行あたりの選択時間が短いのでアモルファスシリコン半導体の薄膜トランジスタは用いるのに適当でない。
【００７５】
しかしながら、結晶性シリコン半導体を用いた薄膜トランジスタはＯＦＦ電流が多いことが問題となっている。このため、ＯＦＦ電流を低減できる本発明はこの分野でも大きな貢献が可能である。もちろん、アモルファスシリコン半導体を用いた薄膜トランジスタにおいても効果を有することは言うまでもない。
【００７６】
実施例においては、薄膜トランジスタの構造としてはトップゲート型のものを中心に説明したが、ボトムゲート型その他の構造のものであっても本発明の効果が不変であることは言うまでもない。本発明は最小の変更で最大の効果を得ることができる。特にトップゲート型の薄膜トランジスタにおいては、薄い半導体領域（活性層）を複雑な形状とする一方、ゲート電極等は極めて単純な形状とし、よって、上層配線の断線を防止することができる。逆にゲート電極を複雑な形状とした場合には、開口率を低下させる一因となる。
このように本発明は工業上、有益な発明である。
【図面の簡単な説明】
【図１】本発明の半導体領域、ゲート信号線、容量線の配置例を示す。
【図２】従来および本発明のアクティブマトリクス回路の概略を示す。
【図３】実施例１におけるスイッチング素子の製造工程（断面）を示す。
【図４】実施例２におけるスイッチング素子の製造工程（断面）を示す。
【図５】実施例３におけるスイッチング素子の製造工程（上面）を示す。
【図６】実施例３におけるスイッチング素子の断面図を示す。
【図７】実施例３におけるスイッチング素子の回路図を示す。
【図８】実施例３の半導体領域、ゲート信号線、容量線の配置例を示す。
【図９】実施例３のゲート信号線、容量線等と周辺回路の配置例を示す。
【図１０】実施例４の画素領域を上面から見た概略の状態を示す。
【図１１】図１０に示した構成の等価回路を示す。
【図１２】実施例５の画素領域を上面から見た概略の状態を示す。
【図１３】実施例６の画素領域を上面から見た概略の状態を示す。
【符号の説明】
１００・・・・・・・半導体領域
１２１〜１２５・・・薄膜トランジスタ
１２６・・・・・・・補助容量
１２７・・・・・・・画素セル
１２８・・・・・・・ゲート信号線
１２９・・・・・・・画像信号線
１３０・・・・・・・容量線
２０１、２０２・・・活性層
２０３〜２０５・・・ゲート信号線
２０６〜２０９・・・容量線
２０９・・・・・・・画像信号線
２１０、２１１・・・コンタクトホール
２１２〜２１４・・・画素電極
２１５・・・・・・・容量
２２１〜２３０・・・薄膜トランジスタ
２４０・・・・・・・ゲート絶縁膜
２４１・・・・・・・陽極酸化物
２４２・・・・・・・層間絶縁膜
２４３・・・・・・・パッシベーション膜
９０１・・・・・・・画像信号線
９０２、９０４・・・ゲート信号線
９０３・・・・・・・容量線
９０５、９０６・・・画素電極
９０７、９０８・・・活性層
【発明の属する技術分野】
本発明は、液晶表示装置、プラズマ表示装置、ＥＬ表示装置等のアクティブマトリクス表示装置に関するものである。
【０００２】
【従来の技術】
図２（Ａ）にアクティブマトリクス表示装置の従来例の概略図を示す。図中の破線で囲まれた領域１０４が表示領域であり、その中に薄膜トランジスタ１０１がマトリクス状に配置されている。薄膜トランジスタ１０１のソース電極には、画像（データ）信号線１０６が接続されて、薄膜トランジスタ１０１のゲート電極には、ゲート（選択）信号線１０５が接続されている。ゲート信号線１０５、画像信号線１０６は相互に概略垂直となるように複数本配置されている。
【０００３】
補助容量１０２は、画素セル１０３の容量を補強するためのコンデンサであり、画像データの保持用として用いられる。前記薄膜トランジスタ１０１は画素セル１０３に印加する電圧の画像データをスイッチングするのに用いられる。
【０００４】
一般に薄膜トランジスタでは、ゲートに逆バイアスを印加すると、ソース／ドレイン間に電流が流れない状態（ＯＦＦ状態）とはならずに、リーク電流（ＯＦＦ電流という）が流れるという現象が知られていた。このようなリーク電流により、画素セルの電位が変動するということが問題となった。
【０００５】
Ｎチャネル形薄膜トランジスタの場合、ゲートを負にバイアスした時には半導体薄膜の表面に誘起されるＰ型層と、ソース領域及びドレイン領域のＮ型層との間に形成されるＰＮ接合が発生するが、半導体薄膜中には多くのトラップが存在するため、このＰＮ接合は不完全であり接合リーク電流が流れやすい。ゲート電極を負にバイアスするほどＯＦＦ電流が増加するのは、半導体薄膜の表面に形成されるＰ型層のキャリア濃度が増加してＰＮ接合のエネルギー障壁の幅が狭くなるため、電界の集中が起こり、接合リーク電流が増加することによるものである。
【０００６】
このようにして生じるＯＦＦ電流は、ソース／ドレイン電圧に大きく依存する。例えば、薄膜トランジスタのソース／ドレイン間に印加される電圧が大きくなるにしたがって、ＯＦＦ電流が飛躍的に増大することが知られている。すなわち、ソース／ドレイン間に５Ｖの電圧を加えた場合と１０Ｖの電圧を加えた場合とでは、後者のＯＦＦ電流は前者の２倍ではなく、１０倍にも１００倍にもなる場合がある。また、このような非線型性はゲート電圧にも依存する。一般にゲート電極の逆バイアスの値が大きい場合（Ｎチャネル型では、大きなマイナス電圧）には、両者の差が著しい。
【０００７】
この問題を解決するためには、例えば、特公平５−４４１９５と特公平５−４４１９６に記述されているように、薄膜トランジスタを直列に接続する方法（マルチゲート法）が提案されている。これは、個々の薄膜トランジスタのソース／ドレインに印加される電圧を減少させることによって、個々の薄膜トランジスタのＯＦＦ電流を低減せしめることを意図している。例えば、図２（Ｂ）のように２個の薄膜トランジスタ１１１と１１２を直列に接続した場合、個々の薄膜トランジスタのソース／ドレインに印加される電圧は半分になる。ソース／ドレインに印加される電圧が半分になれば、前述の議論からＯＦＦ電流は１／１０にも１／１００にもなる。なお、図２（Ｂ）において、１１３は補助容量、１１４は画素セル、１１５はゲート信号線である。
【０００８】
【発明が解決しようとする課題】
しかしながら、液晶ディスプレーの画像表示に要求される特性が厳しくなると、上記のマルチゲート法でも必要なだけＯＦＦ電流を下げることが難しくなった。すなわち、ゲート電極の数（薄膜トランジスタの数）を３個、４個、５個と増やしたとしても、各薄膜トランジスタのソース／ドレインに印加される電圧は１／３、１／４、１／５というようにわずかづつしか減らないからである。また、そのために回路が複雑かつ専有面積が大きくなるという問題もあった。
【０００９】
本発明は、上記のような問題を鑑みてなされたものであり、画素電極に接続する薄膜トランジスタのソース／ドレインに印加される電圧を、通常の場合の１／１０以下、好ましくは１／１００以下とすることによって、ＯＦＦ電流を低減させる構造を有する画素回路を提供することである。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の一つは、
基板の上に配置された複数の画像信号線と、
前記画像信号線と交差して配置された複数のゲート信号線と、
前記画像信号線と前記ゲート信号線で囲まれた領域に配置されている画素電極と、
前記画素電極に接続されたｎ個（ｎは２以上の整数）の薄膜トランジスタと、を有するアクティブマトリクス表示装置において、
前記ｎ個のうちの（ｎ−ｍ）個（ｎ＞ｍ、ｍは正の整数）の薄膜トランジスタは、チャネル形成領域と、ソース領域及びドレイン領域と、ゲート絶縁膜と、ゲート電極と、少なくとも１つのＬＤＤ領域を有し、
ｎ＝１番目の前記薄膜トランジスタのソース領域またはドレイン領域は前記画像信号線に接続され、
ｎ番目の前記薄膜トランジスタのソース領域またはドレイン領域は前記画素電極に接続され、
前記ｎ個のうちのｍ個の薄膜トランジスタのゲート電極は、共通の容量線に接続され、
前記（ｎ−ｍ）個の薄膜トランジスタのゲート電極は、前記ゲート信号線に接続され、
前記ｍ個の薄膜トランジスタは、それぞれ絶縁膜と、前記絶縁膜を間に介してチャネル形成領域及びゲート電極とからなる容量として機能しており、
前記（ｎ−ｍ）個の薄膜トランジスタのソース領域及びドレイン領域の少なくとも一方に、前記ｍ個の薄膜トランジスタのいずれか１個が接続され、
前記ｎ個の薄膜トランジスタは、対応する前記画像信号線と前記画素電極の間に、直列に複数接続されていることを特徴とするアクティブマトリクス表示装置である。
【００１１】
上記構成において、ｎ、ｍはそれぞれ０を除く自然数である。所定の効果を得るためには、ｎ＝５以上であることが好ましい。
【００１２】
上記構成の具体的な構成例を図２（Ｃ）に示す。図２（Ｃ）に示す構成においては、１２１〜１２５で示されるｎ＝５個の薄膜トランジスタが配置されている。図２（Ｃ）に示す場合の構成では、ｎ＝５、ｍ＝２となる。
【００１３】
そして、ｎ＝１個目の薄膜トランジスタ１２１のソース領域が画像信号線１２９に接続されている。また、ｎ番目（５番目）の薄膜トランジスタ１２３のドレイン領域が画素セル１２７の一方の電極（画素電極）と補助容量１２６に接続されている。
【００１４】
また、ｎ−ｍ（ｎ＞ｍ）個の薄膜トランジスタ１２１、１２２、１２３のゲート電極が共通のゲート信号線１２８に接続され、かつ本発明は、ＬＤＤ構造、更にオフセット構造を有するようにしている。他方、ｍ個の薄膜トランジスタ１２４、１２５のゲート電極は共通の容量線１３０に接続されており、容量線１３０を適当な電位に保つ構成となっている。
【００１５】
本明細書で開示する発明の基本的な思想は、図２（Ｃ）に示すように、薄膜トランジスタ１２１、１２２、１２３、１２４、１２５を直列に接続し、このうち、薄膜トランジスタ１２１〜１２３のゲートをゲート信号線１２８に接続し、他の薄膜トランジスタ１２４、１２５のゲートを容量線１３０に接続することである。そして、画素の電位を保持する時間においては、容量線を適当な電位に保つことにより、薄膜トランジスタ１２４、１２５のチャネルとゲート電極の間に容量を形成する。
【００１６】
すると、薄膜トランジスタ１２２、１２３のソース／ドレイン間に現れる電圧が低下し、よって、これらの薄膜トランジスタのＯＦＦ電流を低減させることができる。図では補助容量１２６も示したが、これは必ずしも必要ではない。むしろ、書き込みの際の負担を増大させるものであるので、画素セル１２７の容量と薄膜トランジスタ１２４、１２５に生成する容量の比率が最適なものであれば無いほうが好ましい場合もある。
【００１７】
【発明の実施の形態】
図２（Ｃ）に従って、具体的な動作について述べる。ゲート信号線１２８に選択信号が送られたときに、薄膜トランジスタ１２１〜１２３はいずれもＯＮとなる。また、この際には薄膜トランジスタ１２４、１２５もＯＮとなるべく、容量線１３０に信号が印加される必要がある。この結果、画像信号線１２９の信号に応じて、画素セル１２７が充電されるが、同時に、薄膜トランジスタ１２４、１２５にも充電される。十分に充電がなされた（平衡）段階では、薄膜トランジスタ１２２、１２３のソース／ドレイン間の電圧はほぼ等しい状態となる。
【００１８】
この状態で選択信号が切られると、薄膜トランジスタ１２１〜１２３はいずれもＯＦＦとなる。しかし、この段階では、薄膜トランジスタ１２４、１２５は依然としてＯＮ状態である。その後、画像信号線１２９には他の画素の信号が印加されており、薄膜トランジスタ１２１は有限のＯＦＦ電流があるので、薄膜トランジスタ１２４に充電された電荷が放出され、電圧が低下することとなる。しかし、この速度は、図２（Ａ）で示した通常のアクティブマトリクス回路の容量１０２の電圧降下と同じ程度の速度で進行する。
【００１９】
一方、薄膜トランジスタ１２２に関しては、当初、ソース／ドレイン間の電圧がほぼ０であったために、ＯＦＦ電流は極めて僅かであったが、その後、薄膜トランジスタ１２４の電圧が降下するため、徐々にソース／ドレイン間の電圧が増加し、したがって、ＯＦＦ電流も増加することとなる。また、薄膜トランジスタ１２３に関しても、同様に徐々にＯＦＦ電流が増加するが、その速度は薄膜トランジスタ１２２にも増して小さいことは言うまでもない。以上のことから、これらの薄膜トランジスタのＯＦＦ電流の増加による画素セル１２７の電圧降下が図２（Ａ）に示す通常のアクティブマトリクス回路におけるものよりも十分に緩やかであることは言うまでもない。
【００２０】
また、本発明において、薄膜トランジスタ１２１〜１２５のチャネルにＬＤＤ領域及びオフセット領域を形成したため、それらの領域はドレイン抵抗・ソース抵抗となるため、ドレイン接合の電界強度を緩和させ、さらにＯＦＦ電流を減少させることができる。このような回路は図１（Ａ）に示されるような概略Ｍ字型の半導体領域１００にゲート信号線１２８と容量線１３０を重ねたような回路配置を取ることにより、集積度を高めることができる。図１（Ｂ）〜（Ｄ）はその際の可能な組合せであり、いずれを採用しても同様な効果が得られる。
【００２１】
図１（Ｂ）は最もオーソドックスな形状であり、半導体領域１００とゲート信号線１２８、容量線１３０とが交差することにより薄膜トランジスタ１２１〜１２５がその交点（ゲート信号線との交点３つ、容量線との交点２つ、全部で５つ）に形成される。半導体領域のうち、ゲート信号線、容量線で分離された（挟まれた）領域（図１（Ｂ）においては４つある）、および半導体領域の両端の領域には、Ｎ型もしくはＰ型の不純物が導入され、薄膜トランジスタのソース／ドレインとなる。特に、ゲート信号線をゲート電極とする薄膜トランジスタのソース／ドレインに低濃度不純物領域、所謂ＬＤＤを形成することにより、ＯＦＦ電流をより低下することが可能になる。なお、画像信号線、画素電極は半導体領域の両端のいずれかに接続するように形成されればよい。
【００２２】
図１（Ｃ）のように、点ａ、ｂを容量線１３０が覆わない場合も可能である。なぜなら、薄膜トランジスタ１２４、１２５は容量としてのみ機能すれば十分だからである。また、図１（Ｄ）のように半導体領域１００に対して、ゲート信号線１２８と４ヶ所で交差させ、また容量線１３０と２ヶ所で交差させて、６個の直列接続された薄膜トランジスタ１３１〜１３６を構成することも可能である。この場合の等価回路図は図２（Ｄ）に示す回路に相当し、図２（Ｃ）の薄膜トランジスタ１２２を２つの直列した薄膜トランジスタ１３２、１３３で置き換えたものに相当し、図２（Ｃ）の回路と比較するとＯＦＦ電流を低減できる。
【００２３】
【実施例】
〔実施例１〕 本実施例はゲート電極を陽極酸化することにより、オフセットゲート及びＬＤＤを構成して、ＯＦＦ電流をより低減することを特色とする。なお、ゲート電極を陽極酸化する技術は特開平５−２６７６６７に開示されている。図１に本実施例の回路を上面図を示し、図３に作製工程断面図を示す。図３においては、左側には図１（Ａ）の点鎖線Ｘ−Ｙによる断面図を示し、右側には同図の点鎖線Ｘ’−Ｙ’による断面図を示す。但し、点鎖線Ｘ−Ｙ、Ｘ’−Ｙ’は図３では隣接して描かれているが、実際には、同一直線上に無いことに注意が必要である。
【００２４】
まず、基板３０１（コーニング７０５９、１００ｍｍ×１００ｍｍ）上に、下地膜として酸化珪素膜３０２を１０００〜５０００Åの厚さに、例えば、３０００Åに成膜した。この酸化珪素膜３０２はＴＥＯＳをプラズマＣＶＤ法によって分解・堆積して成膜する。或いは、スパッタ法により成膜してもよい。
【００２５】
その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスシリコン膜を３００〜１５００Åの厚さに、例えば、５００Å堆積して、これを５５０〜６００℃の雰囲気に８〜２４時間静置して、結晶化させる。その際には、ニッケルをアモルファスシリコン膜に微量添加すると、結晶化が促進される。特開平６−２４４１０４号等に、ニッケル等の触媒金属元素を添加することによって結晶化を促進せしめ、結晶化温度・結晶化時間を低下・短縮する技術が開示されている。なお、結晶化工程は、レーザー照射等の光アニール、熱アニールと光アニールを組み合わせて行うようにしてもよい。
【００２６】
そして、結晶化されたシリコン膜をエッチングして、図１（Ａ）に示す概略Ｍ字型の島状領域１００を形成する。さらに、島状領域１００上に、プラズマＣＶＤ法又はスパッタ法により、厚さ７００〜１５００Å、例えば、１２００Åの酸化珪素膜３０３を形成する。（図１（Ａ）、図３（Ａ））
【００２７】
その後、１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃを含有するアルミニウム膜を厚さ１０００Å〜３μｍ、例えば、５０００Åのスパッタ法によって形成する。次に、陽極酸化法により、３％の酒石酸を含むエチレングリコール溶液中において、アルミニウム膜を陽極にして、１０〜３０Ｖの電圧を印加して、数１００Å程度、ここでは２００Åの膜厚の緻密な酸化アルミニウムから成る陽極酸化層３０４を形成する。この陽極酸化層３０４はフォトレジストを良好に密着させるためのものである。
【００２８】
次に、フォトレジストのマスク３０５を形成して、このマスク３０４を用いて、アルミニウム膜をエッチングし、ゲート電極３０６〜３０９を形成する。図１（Ｂ）において、ゲート電極３０６、３０７はゲート信号線１２８に対応し、ゲート電極３０８、３０９は容量線１３０に対応する。（図３（Ａ））
【００２９】
この際に、図９に示すように基板８０６上のアクティブマトリクス領域８０５の周囲にアルミニウム膜領域８０２を残存し、ゲート信号線１２８や容量線１３（図９ではアルミニウム配線８０１に相当する。）がアルミニウム膜領域８０２に全て接続されるようにエッチングするとよい。ただし、この際には周辺回路、すなわちゲートドライバ８０３及び、ソースドライバ８０４のゲート電極等のアルミニウム配線はアルミニウム膜領域８０２は、アルミニウム膜領域８０２から絶縁されているように設計すると、周辺回路のアルミニウム配線を陽極酸化しないで済むため、集積度を向上させることができる。
【００３０】
図３（Ｂ）に示すように、フォトレジスタストのマスク３０５を付けたまま、ゲート電極３０６、３０７、即ちゲート信号線１２８のみを陽極酸化して、多孔質陽極酸化物３１０を形成する。この工程では、３〜２０％のクエン酸もしくはシュウ酸、燐酸、クロム酸硫酸等の酸性水溶液中で、ゲート電極３０６、３０７のみに、即ち、図１（Ｂ）に示すゲート信号線１２８のみに、１０〜３０Ｖの電圧を印加すればよい。本実施例では、シュウ酸溶液（３０℃）中で１０Ｖの電圧を２０〜４０分印加する。また、多孔質陽極酸化物３１０の厚さは陽極酸化時間により、制御でき、多孔質陽極酸化物３１０の厚さで、ＬＤＤ領域の長さが決定される。
【００３１】
この際に、陽極酸化層３０４を予め形成することは、多孔質陽極酸化物をゲート電極３０６、３０７の側面のみに形成するのに極めて有効になる。これは陽極酸化層３０４によってフォトレジスタストのマスク３０５が密着されるので、フォトレジストのマスク３０５から電流がリークすることを防止することができるためである。
【００３２】
図３（Ｃ）に示すように、フォトレジストのマスク３０５を除去した後に、再び電解溶液中で、ゲート電極３０６〜３０９に、即ち図１（Ｂ）に示すゲート信号線１２８、容量線１３０に電流を通じて陽極酸化して、陽極酸化物３１１、３１２を厚さ５００〜２５００Åに形成する。この際に、電解溶液にはＬ−酒石酸をエチレングリコールに５％の濃度に希釈し、アンモニアを用いてｐＨを７．０±０．２に調整したものを使用する。その溶液中に基板を浸し、定電流源の＋側を基板上のゲート電極に接続し、−側には白金の電極を接続して２０ｍＡの定電流状態で電圧を印加し、１５０Ｖに達するまで酸化を継続した。さらに、１５０Ｖの定電圧状態で、電流が０．１ｍＡ以下になるまで酸化を継続した。
【００３３】
この結果、ゲート信号線１２８（ゲート電極３０６、３０７）および容量線１３０（ゲート電極３０８、３０９）の上面及び側面に、厚さ２０００Åの緻密な結晶構造を有する陽極酸化物３１１、３１２が得られる。陽極酸化物３１１、３１２の膜厚はオフセットの長さにより決定すればよく、これらの膜厚は印加電圧に比例する。
【００３４】
次に、図３（Ｄ）に示すように、ゲート電極３０６〜３０９の周囲の陽極酸化物３１１、３１２をマスクにして、酸化珪素膜３０３をエッチングして、ゲート絶縁膜３１３、３１４を形成する。この場合、珪素と酸化珪素の選択比の充分大きなエッチングガス又はエッチング溶液を使用することが必要である。
【００３５】
図３（Ｅ）に示すように、多孔質陽極酸化物３１０を除去して、イオンドーピング法によって、島状領域１００に、ゲート電極部（ゲート電極３０６〜３０９とその周囲の陽極酸化物３１０〜３１２）、ゲート絶縁膜３１３をマスクにして自己整合的に不純物（ここでは燐）を注入し、Ｎ型不純物領域３１７〜３２４を形成する。ここで、ドーピングガスとしてはフォスフィン（ＰＨ３ ）を用いた。この場合のドーズ量は５×１０１４〜５×１０１５原子／ｃｍ２ 、加速電圧は６０〜９０ｋＶ、例えば、ドーズ量を１×１０１５原子／ｃｍ２ 、加速電圧は８０ｋＶとした。この結果、ゲート絶縁膜３１３は半透過なマスクとして機能して、高濃度不純物領域（ソース／ドレイン）３１７〜３２０、及び低濃度不純物領域３２１〜３２４がそれぞれ形成される。
【００３６】
さらに、ＫｒＦエキシマーレーザー（波長２４８）ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた高濃度不純物領域３１７〜３２０、低濃度不純物領域３２１〜３２４を活性化する。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ２ 、好ましくは２５０〜３００ｍＪ／ｃｍ２ が適当であった。この工程は熱アニールによっておこなってもよい。特に触媒元素（ニッケル）を含有しており、通常の場合に比較して低温の熱アニールで活性化できる（特開平６−２６７９８９）。
【００３７】
次に、図３（Ｅ）に示すように、層間絶縁膜３２５として、プラズマＣＶＤ法によって酸化珪素膜を厚さ５０００Åに成膜した。このとき、原料ガスにＴＥＯＳと酸素を用いた。そして、層間絶縁膜３２５をエッチングして、高濃度不純物領域３１７に、即ち図２（Ｃ）の薄膜トランジスタ１２１のソースにコンタクトホールを形成して、アルミニウム膜をスパッタ法によって形成し、エッチングしてソース電極・配線３２６を形成した。ソース電極・配線３２６は画像信号線１２９の延長である。
【００３８】
図３（Ｆ）に示すように、パッシベーション膜３２７を形成する。ここでは、ＮＨ３ ／ＳｉＨ４ ／Ｈ２ 混合ガスを用いたプラズマＣＶＤ法によって窒化珪素膜を２０００〜８０００Å、例えば、４０００Åの膜厚に成膜して、パッシベーション膜３２７とする。そして、パッシベーション膜３２７、層間絶縁膜３２５をエッチングして、高濃度不純物領域３２０に、即ち、図２（Ｃ）の薄膜トランジスタ１２３のドレインに対するコンタクトホールを形成した。そして、インディウム錫酸化物（ＩＴＯ）被膜をスパッタ法によって成膜し、これをエッチングして画素電極３２８を形成した。画素電極３２８は画素セル１２７の電極の一方である。
【００３９】
以上の工程により、Ｎチャネル型薄膜トランジスタ１２１〜１２５を有するスイッチング回路が形成された。本実施例のスイッチング回路は図２（Ｃ）に示されるものから、補助容量１２６を除いたものに相当する。なお、薄膜トランジスタ１２２は図３（Ｆ）には図示されていない。
【００４０】
本実施例において、薄膜トランジスタ１２１、１２２、１２３は多孔質の陽極アルミニウム膜３１１の厚さだけ低濃度不純物領域がゲート電極３０６、３０７から遠い、いわゆるオフセットゲート構造を有し、かつチャネル形成領域とソース／ドレイン間に低濃度不純物領域３２１〜３２４を形成して、ＬＤＤ構造を有するようにしたため、ＯＦＦ電流を低減することができるので、画素マトリックスに配置される素子として、好適である。なお、薄膜トランジスタ１２４、１２５は容量としてのみ機能すれば十分なため、ＬＤＤ構造としないでもよい。
【００４１】
〔実施例２〕 本実施例は、実施例１のＬＤＤ構造の作製方法の変形例であり、図１に本実施例の回路を上方より見た図面を、図４に作製工程断面図を示す。図４においては、図３と同様に、左側には図１（Ａ）の点鎖線Ｘ−Ｙによる断面図を示し、他方、右側には図１（Ａ）の点鎖線Ｘ’−Ｙ’による断面図を示す。図４では隣接して描かれているが、Ｘ−ＹとＸ’−Ｙ’は同一直線上に無いことに注意が必要である。
【００４２】
まず、図４（Ａ）に示すように、基板４０１（コーニング７０５９、１００ｍｍ×１００ｍｍ）上に、下地膜４０２として酸化珪素膜を１０００〜５０００Åの厚さに、例えば、３０００Åに成膜する。この酸化珪素膜はＴＥＯＳをプラズマＣＶＤ法によって分解・堆積して成膜する。或いは、スパッタ法によって成膜してもよい。
【００４３】
その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスシリコン膜を３００〜１５００Åの厚さに、例えば、５００Å堆積し、これを５５０〜６００℃の雰囲気に８〜２４時間静置して、結晶化させる。その際には、ニッケルをアモルファスシリコン膜に微量添加すると、結晶化を促進できる。なお、結晶化工程は、レーザー照射等の光アニール、熱アニールと光アニールを組み合わせて行うようにしてもよい。
【００４４】
そして、結晶化されたシリコン膜をエッチングして、図１（Ａ）に示す概略Ｍ字型の島状領域１００を形成する。さらに、島状領域１００上に、プラズマＣＶＤ法又はスパッタ法により、厚さ７００〜１５００Å、例えば、１２００Åの酸化珪素膜４０３を形成する。
【００４５】
その後、１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃを含有するアルミニウム膜を厚さ１０００Å〜３μｍ、例えば、５０００Åのスパッタ法によって形成する。次に、陽極酸化法により、３％の酒石酸を含むエチレングリコール溶液中において、アルミニウム膜を陽極にして、１０〜３０Ｖの電圧を印加して、数１００Å程度、ここでは、２００Åの膜厚の緻密な酸化アルミニウムから成る陽極酸化層４０４を形成する。この陽極酸化層４０４はフォトレジストを良好に密着させるためのものである。
【００４６】
次に、フォトレジストのマスク４０５を形成して、このマスク４０５を用いて、アルミニウム膜をエッチングし、ゲート電極４０６〜４０９を形成する。図１（Ｂ）において、ゲート電極４０６、４０７はゲート信号線１２８に対応し、ゲート電極４０８、４０９は容量線１３０に対応する。（図４（Ａ））
【００４７】
図４（Ｂ）に示すように、フォトレジスタストのマスク４０５を付けたまま、ゲート電極４０６、４０７を陽極酸化して、多孔質陽極酸化物４１０を形成する。シュウ酸溶液（３０℃）中で、図１（Ｂ）に示すゲート信号線１２８のみに１０Ｖの電圧を２０〜４０分印加する。多孔質陽極酸化物４１０の厚さは陽極酸化時間により制御でき、多孔質陽極酸化物４１０の厚さで、ＬＤＤ領域の長さが決定される。この際に、陽極酸化層３０４によりフォトレジスタストのマスク３０５が密着されているため、フォトレジストのマスク４０５から電流がリークすることを防止することができるので、多孔質陽極酸化物をゲート電極４０６、４０７の側面のみに形成することができる。
【００４８】
次に、図４（Ｃ）に示すように、フォトレジストのマスク４０５を使用して、酸化珪素膜４０３をエッチングして、ゲート絶縁膜４１１、４１２を形成する。
【００４９】
図４（Ｄ）に示すように、フォトレジストのマスク４０５、多孔質陽極酸化物４１０、緻密な陽極酸化層４０４を順次に除去した後に、イオンドーピング法によって、ゲート電極４０６〜４０９、ゲート絶縁膜４１１をマスクにして、島状領域１００に不純物（ここでは燐）を注入し、Ｎ型の不純物領域４１３〜３２０を自己整合的に形成する。ここで、ドーピングガスとしてはフォスフィン（ＰＨ３ ）を用いた。この場合のドーズ量は５×１０１４〜５×１０１５原子／ｃｍ２ 、加速電圧は６０〜９０ｋＶ、例えば、ドーズ量を１×１０１５原子／ｃｍ２ 、加速電圧は８０ｋＶとする。この結果、ゲート絶縁膜４１１は半透過なマスクとして機能して、高濃度不純物領域（ソース／ドレイン）４１３〜４１６、及び低濃度不純物領域４１７〜４２０がそれぞれ形成される。
【００５０】
さらに、ＫｒＦエキシマーレーザー（波長２４８）ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた高濃度不純物領域４１３〜４１６、低濃度不純物領域４１７〜４２０を活性化する。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ２ 、好ましくは２５０〜３００ｍＪ／ｃｍ２ が適当であった。この工程は熱アニールによっておこなってもよい。特に触媒元素（ニッケル）を含有しており、通常の場合に比較して低温の熱アニールで活性化できる（特開平６−２６７９８９）。
【００５１】
次に、図４（Ｅ）に示すように、層間絶縁膜４２１として、プラズマＣＶＤ法によって酸化珪素膜を厚さ５０００Åに成膜した。このとき、原料ガスにＴＥＯＳと酸素を用いた。そして、層間絶縁膜４２１をエッチングして、高濃度不純物領域４１３に、即ち図２（Ｃ）に示す薄膜トランジスタ１２１のソースに対するコンタクトホールを形成して、アルミニウム膜をスパッタ法によって形成し、エッチングしてソース電極・配線４２２を形成した。ソース電極・配線４２２は画像信号線１２９の延長である。
【００５２】
図４（Ｆ）に示すように、パッシベーション膜４２３を形成する。ここでは、ＮＨ３ ／ＳｉＨ４ ／Ｈ２ 混合ガスを用いたプラズマＣＶＤ法によって窒化珪素膜を２０００〜８０００Å、例えば、４０００Åの膜厚に成膜して、パッシベーション膜４２３とした。そして、パッシベーション膜４２３、層間絶縁膜４２１をエッチングして、高濃度不純物領域４１６に、即ち図２（Ｃ）の薄膜トランジスタ１２３のドレインに対するコンタクトホールを形成する。そして、インディウム錫酸化物（ＩＴＯ）被膜をスパッタ法によって成膜し、これをエッチングして画素電極４２４を形成した。画素電極４２４は画素セル１２７の電極の一方に相当する。
【００５３】
以上の工程を経て、図２（Ｃ）に示すＮチャネル型薄膜トランジスタ１２１〜１２５を有するスイッチング回路が形成される。なお、薄膜トランジスタ１２２は図４（Ｆ）では図示されていない。本実施例のスイッチング回路は図２（Ｃ）に示されるものから、補助容量１２６を除いたものに相当する。
【００５４】
本実施例では、薄膜トランジスタ１２１〜１２３において、チャネル形成領域とソース／ドレイン間に低濃度不純物領域４１７〜４２０を形成して、ＬＤＤ構造としたため、ＯＦＦ電流を低減することができるので、薄膜トランジスタ１２１〜１２３は画素マトリックスに配置される素子として好適である。なお、薄膜トランジスタ１２４、１２５は容量としてのみ機能すれば十分なため、ＬＤＤ構造としないでもよい。
【００５５】
〔実施例３〕 図５には、本発明を用いて回路を形成する工程を示した。具体的なプロセスについては、公知技術、もしくは実施例１、２に示される技術を用いればよいので、ここでは詳述しない。なお、図６は図５（Ｃ）における容量線２０７に沿った断面図であり、図７は図５（Ｃ）の回路の等価回路図である。
【００５６】
まず、実施例１、２（もしくは図１（Ａ））に記述されるような概略Ｍ字型の半導体領域（活性層）２０１、２０２を形成した。その後、図６に示すゲート絶縁膜２４０を形成し、さらに、ゲート信号線２０３〜２０５、容量線２０６〜２０８を形成した。ここで、ゲート信号線２０３〜２０５、容量線２０６〜２０８および活性層２０１、２０２の位置関係については実施例１と同様とした。また、その周囲に図６に示すように陽極酸化物２４１を形成する。（図５（Ａ））
【００５７】
そして、活性層２０１、２０２にドーピングをおこなった後、図６に示す層間絶縁物２４２を形成し、さらに、各活性層２０１、２０２の一端にコンタクトホール２１０、２１１を形成し、画像信号線２０９を形成した。（図５（Ｂ））
【００５８】
図６に示すようにパッシベーション膜２４３を形成した後に、図５（Ｃ）に示すように、ゲート信号線２０３〜２０５と画像信号線２０９によって囲まれた領域に画素電極２１２、２１３、２１４を形成した。このようにして、アクティブマトリクス回路の薄膜トランジスタから成るスイッチング素子が形成される。なお、図７において、画素電極２１３、２１４に直列接続された薄膜トランジスタ２２１〜２２５、２２６〜２３０はそれぞれ、活性層２０１、２０１に形成される薄膜トランジスタに相当する。
【００５９】
本実施例では、図５（Ｃ）に示されるように、容量線２０６は当該行の画素電極２１３とは重ならず、１行上の画素電極２１２と重なるように配置した。このため、容量線２０７と画素電極２１２との間にも図２（Ｃ）の補助容量１２６に相当する容量２１５が形成できた。他の行についても同様である。
【００６０】
このように、ゲート信号線を当該行の１行上（もしくは下）の画素電極と重ねる配置を取ることによって、図７に示すような回路が構成されたが、容量２１５は容量線上に形成されるものであり、実質的に開口率を低下させずに、容量を付加することができ、回路の集積度を向上させる上で有効であった。
【００６１】
容量２１５をより大きくするには、この重なり部分の層間絶縁物２４２をエッチングすればよい。かくすることにより、電極２０７と２１３間距離が縮まり容量２１５を増大できる。その目的のためには、容量線２０７の表面が陽極酸化物２４１で被覆されていると、陽極酸化物２４１を誘電体して機能させることができる。従って図６に示すように、陽極酸化物２４１の表面の層間絶縁膜２４２を全て除去することができるので、容量２１５をより大きくする点で好ましい。
【００６２】
このように容量２１５のために当該部分にエッチングを施すことは工程を増加させることとはならない。すなわち、層間絶縁物２４１をエッチングして、コンタクトホール２１０、２１１もしくは画素電極２１３のコンタクトホールを形成する際に、同時に容量線２０７の上にも孔を形成すればよい。図６に示されたものは後者の例である。適切なエッチング条件においては、アルミニウムの陽極酸化物２４１等は全くエッチングされない（例えば、酸化珪素をエッチングするドライエッチング条件）ので、コンタクトホールの開孔が終了するまで、エッチングを継続できる。
【００６３】
なお、図５（Ｄ）〜（Ｆ）に示すように、半導体領域２１６に、上記の実施例と同様に容量線２１７、ゲート信号線２１８を配して、更に半導体領域２１６の一辺を全て覆うように画像信号線２１９を形成することで、開口率をより向上させることもできる。図５（Ｆ）の状態では、図７に示す薄膜トランジスタ２２１、２２４の一部と画素信号線２１９が重なることになる。
【００６４】
また図８（Ａ）に示すように、島状の半導体領域７０１の屈曲をより多く、複雑にさせて、図８（Ｂ）に示すように、島状の半導体領域７０１上にゲート信号線７０２、容量線７０３を重ねることによりより多くのトランジスタを形成することができる。その結果、よりＯＦＦ電流を低減させることが可能となる。
【００６５】
〔実施例４〕 本実施例は、図５（Ａ）〜（Ｃ）にその作製工程を示す実施例３の変形例である。図１０に本実施例の概要を示す。図１１に図１０に示す構成の等価回路を示し、図１１において、図１０と同一の符号は同一の部材を示す。図１０に示す構成は、ゲート信号線方向に隣合う２つの画素に配置される薄膜トランジスタ群において、容量線を共通にしたことを特徴とするものである。
【００６６】
図１０に示すように、隣合う画素電極９０５と９０６の間にゲート信号線９０２と９０４とが配置され、更に、ゲート信号線９０２と９０４との間に容量線９０３が配置されている。Ｍ字型の島状の半導体領域９０７と９０８の一端はそれぞれ画素電極９０５と９０６に接続されている。
【００６７】
Ｍ字型の島状の半導体領域９０７と９０８は結晶性珪素膜で構成され、薄膜トランジスタの活性層を構成する。半導体領域９０７と９０８において、ゲート信号線９０２と９０４が横断している３ヶ所の領域には、図１１に示す薄膜トランジスタ９１１〜９１３、９１６〜９１８が形成され、これらの薄膜トランジスタを実施例１、２に示すようにオフセット領域、ＬＤＤ領域を形成すればよい。他方、容量線９０３が横断している２ヶ所の領域には，図１１に示す薄膜トランジスタ９１４、９１５、９１９、９２０がそれぞれ形成され、これらの薄膜トランジスタは容量として機能する。
【００６８】
本実施例において、一対の画素電極９０５、９０６に対して１本の容量線９０３を共通に利用しているため、容量線９０３の数を半分にすることができるので、画素の開口率を高めることができる。なお、図１０には、最小限の構成しか示されていないが、実際の液晶ディスプレイにおいては、図１０に示すような構成が数百×数百という数で繰り返し組み合わされた構成が採用される。
【００６９】
〔実施例５〕 本実施例は、図１０に示す構成をさらに変形した構成に関する。図１２に本実施例の概略の構成を示す平面図を示し、図１２において図１０と同一の符号は同一の部材を示す。また、図１２の構成の等価回路は図１１に相当する。図１２に示す構成が特徴とするのは、２つの画素における共通の容量線９０３の利用仕方であり、このことは図１０に示す構成と比較すれば明らかである。
【００７０】
本実施例の構成の等価回路を図１１に示す。即ち、図１２に示す構成の等価回路は図１０に示すものと同じである。本実施例に示すような構成を採用することによって、開口率を高くすることができる。
【００７１】
〔実施例６〕 本実施例は図１０に示す構成をさらに変形した構成に関する。図１３に本実施例の概略の構成を示し、図１３において図１０と同一の符号は同一の部材を示し、本実施例の等価回路は図１１に示される。本実施例の構成を採用した場合は、高い開口率を得ることができる。
【００７２】
【発明の効果】
以上、本発明に示したように、複数の薄膜トランジスタのゲートをゲート信号線や容量線に接続することにより、液晶セルの電圧降下を抑制することができる。一般に薄膜トランジスタの劣化はソース／ドレイン間の電圧に依存するが、本発明においては、特に図２（Ｃ）の薄膜トランジスタ１２２、１２３のソース／ドレイン間の電圧は全ての駆動過程において低く保たれ、また、これらの薄膜トランジスタ１２２、１２３、１２４にＬＤＤを形成しているたため、本発明を利用することにより、劣化を防止することもできる。
【００７３】
本発明は、より高度な画像表示が要求される用途において効果的である。すなわち、２５６階調以上の極めて微妙な濃淡を表現する場合には液晶セルの放電は１フレームの間に１％以下に抑えられることが必要である。従来の方式は図２（Ａ）、（Ｂ）のいずれもこの目的には適したものではなかった。
【００７４】
また、本発明は特に行数の多いマトリクスの表示等の目的に適した結晶性シリコン半導体の薄膜トランジスタを用いたアクティブマトリクス表示装置にも適している。一般に、行数の多いマトリクスでは、１行あたりの選択時間が短いのでアモルファスシリコン半導体の薄膜トランジスタは用いるのに適当でない。
【００７５】
しかしながら、結晶性シリコン半導体を用いた薄膜トランジスタはＯＦＦ電流が多いことが問題となっている。このため、ＯＦＦ電流を低減できる本発明はこの分野でも大きな貢献が可能である。もちろん、アモルファスシリコン半導体を用いた薄膜トランジスタにおいても効果を有することは言うまでもない。
【００７６】
実施例においては、薄膜トランジスタの構造としてはトップゲート型のものを中心に説明したが、ボトムゲート型その他の構造のものであっても本発明の効果が不変であることは言うまでもない。本発明は最小の変更で最大の効果を得ることができる。特にトップゲート型の薄膜トランジスタにおいては、薄い半導体領域（活性層）を複雑な形状とする一方、ゲート電極等は極めて単純な形状とし、よって、上層配線の断線を防止することができる。逆にゲート電極を複雑な形状とした場合には、開口率を低下させる一因となる。
このように本発明は工業上、有益な発明である。
【図面の簡単な説明】
【図１】本発明の半導体領域、ゲート信号線、容量線の配置例を示す。
【図２】従来および本発明のアクティブマトリクス回路の概略を示す。
【図３】実施例１におけるスイッチング素子の製造工程（断面）を示す。
【図４】実施例２におけるスイッチング素子の製造工程（断面）を示す。
【図５】実施例３におけるスイッチング素子の製造工程（上面）を示す。
【図６】実施例３におけるスイッチング素子の断面図を示す。
【図７】実施例３におけるスイッチング素子の回路図を示す。
【図８】実施例３の半導体領域、ゲート信号線、容量線の配置例を示す。
【図９】実施例３のゲート信号線、容量線等と周辺回路の配置例を示す。
【図１０】実施例４の画素領域を上面から見た概略の状態を示す。
【図１１】図１０に示した構成の等価回路を示す。
【図１２】実施例５の画素領域を上面から見た概略の状態を示す。
【図１３】実施例６の画素領域を上面から見た概略の状態を示す。
【符号の説明】
１００・・・・・・・半導体領域
１２１〜１２５・・・薄膜トランジスタ
１２６・・・・・・・補助容量
１２７・・・・・・・画素セル
１２８・・・・・・・ゲート信号線
１２９・・・・・・・画像信号線
１３０・・・・・・・容量線
２０１、２０２・・・活性層
２０３〜２０５・・・ゲート信号線
２０６〜２０９・・・容量線
２０９・・・・・・・画像信号線
２１０、２１１・・・コンタクトホール
２１２〜２１４・・・画素電極
２１５・・・・・・・容量
２２１〜２３０・・・薄膜トランジスタ
２４０・・・・・・・ゲート絶縁膜
２４１・・・・・・・陽極酸化物
２４２・・・・・・・層間絶縁膜
２４３・・・・・・・パッシベーション膜
９０１・・・・・・・画像信号線
９０２、９０４・・・ゲート信号線
９０３・・・・・・・容量線
９０５、９０６・・・画素電極
９０７、９０８・・・活性層
Claims (1)
- 基板の上に配置された複数の画像信号線と、
前記画像信号線と交差して配置された複数のゲート信号線と、
前記画像信号線と前記ゲート信号線で囲まれた領域に配置されている画素電極と、
前記画素電極に接続されたｎ個（ｎは２以上の整数）の薄膜トランジスタと、を有するアクティブマトリクス表示装置において、
前記ｎ個のうちの（ｎ−ｍ）個（ｎ＞ｍ、ｍは正の整数）の薄膜トランジスタは、チャネル形成領域と、ソース領域及びドレイン領域と、ゲート絶縁膜と、ゲート電極と、少なくとも１つのＬＤＤ領域を有し、
ｎ＝１番目の前記薄膜トランジスタのソース領域またはドレイン領域は前記画像信号線に接続され、
ｎ番目の前記薄膜トランジスタのソース領域またはドレイン領域は前記画素電極に接続され、
前記ｎ個のうちのｍ個の薄膜トランジスタのゲート電極は、共通の容量線に接続され、
前記（ｎ−ｍ）個の薄膜トランジスタのゲート電極は、前記ゲート信号線に接続され、
前記ｍ個の薄膜トランジスタは、それぞれ絶縁膜と、前記絶縁膜を間に介してチャネル形成領域及びゲート電極とからなる容量として機能しており、
前記（ｎ−ｍ）個の薄膜トランジスタのソース領域及びドレイン領域の少なくとも一方に、前記ｍ個の薄膜トランジスタのいずれか１個が接続され、
前記ｎ個の薄膜トランジスタは、対応する前記画像信号線と前記画素電極の間に、直列に複数接続されていることを特徴とするアクティブマトリクス表示装置。
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