CN111768742B - 像素驱动电路及显示面板 - Google Patents

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Abstract

本申请提供一种像素驱动电路及显示面板，该像素驱动电路采用3T2C结构，在对第一节点预充电将其电位置为第一电位后，利用当前行栅极输出信号G(n)通过第一电容将第一节点的电位为从第一电位提升为第二电位，再利用数据信号通过第二电容将第一节点的电位从第二电位提升至第三电位，并且使第三电位大于当前行栅极输出信号G(n)的高电位而使第一晶体管T1打开并向液晶电容写入数据。由于该像素驱动电路可以使第一晶体管T1的栅极准位提升至大于当前行栅极输出信号G(n)的高电位的电位，因此提升了原栅极准位，使第一晶体管T1的驱动能力更强，因此能够满足高频时需要快速充电的要求，能适用于动态帧频技术。

Description

像素驱动电路及显示面板
技术领域
本申请实施例涉及显示技术领域，尤其涉及一种像素驱动电路及显示面板。
背景技术
目前的显示技术要求同时适用于高频和低频的情况，以使显示面板不仅具有高频带来的画质流畅的优点，还具有低频带来的低功耗的优点，因此，动态帧频技术应运而生，该技术可以实时调节显示面板的刷新频率，由此同时满足超低频和超高频的显示需求。对于低频的显示需求，由于低频状态每帧画面的 holding时间延长为原先的数十倍，因此要求显示面板的画面Holding能力强；对于高频的显示需求，由于每行像素的充电时间极短，因此需要显示面板的充电能力强，并且，如果用高刷新率显示静止或速度较低的物体影像，反而会造成显示面板逻辑功耗过高的问题。
传统的背板技术有A-Si、LTPS、IGZO技术，与a-Si(非晶硅)技术相比， LTPS(低温多晶硅)和IGZO(氧化铟镓锌)两种技术由于迁移率较高而被广泛应用。其中，由于LTPS技术比IGZO技术的迁移率更高、件所占面积更小，因此充电能力更强，更适合于高频时的应用；而IGZO技术比LTPS技术的均匀性更好、漏电流较小，因此更加省电、画面holding能力更强，更适合于低频时的应用。可以理解的是，传统的背板技术由于技术的单一性，导致性能优点的单一性，无法满足动态帧频的需求。
而复合型的LTPO(低温多晶氧化物)技术由于结合了LTPS和IGZO两种技术的优点，使得显示面板同时具有强充电能力和低功耗的特点，同时满足高频和低频的使用需求，因此LTPO技术适用于动态帧频技术的需求，能达到提升用户视觉体验并且优化功耗的目的。
但是如前所述，由于IGZO较LTPO的迁移率低，因此在高频时由于充电时间较短，IGZO往往会存在充电准位不够的问题，所以需要将IGZO的充电电流提升，在较短的充电时间内达到充电准位。目前在IGZO有源层上提升充电电流有两种方式：第一种是增加薄膜晶体管TFT的宽长比，但是这种方法会使薄膜晶体管TFT的尺寸较大、占用空间过多，导致显示面板开口率降低的问题；第二种是增加显示面板的所有薄膜晶体管TFT的栅源极电压差Vgs，但是这种方法会使得所有薄膜晶体管TFT受到的应力Stress增而使得薄膜晶体管TFT容易老化，从而影响驱动电路整体的稳定性，即不仅影响外围驱动电路的稳定性，还影响AA区驱动电路的稳定性。
参考图1，图1为现有的2T1C结构的像素驱动电路图，该电路采用1T2C 电路，包括驱动开关T10、存储电容Cst、液晶电容Clc，其中，驱动开关T10 的栅极的输入为当前行栅极输出信号G(n)，漏极与存储电容Cst和液晶电容 Clc的一端电性连接，源极与数据线电性连接。当前行栅极输出信号G(n)送入信号控制驱动开关T10的开关，当T10打开时数据线将液晶电容Clc和存储电容Cst充电到所需要的的电压后T10关闭，存储电容Cst放电来维持液晶电容Clc的电压保持到下一次更新。该1T2C电路工作时，由于驱动开关T10只能是单一类型的TFT，而每种TFT都有其优点和缺点，在动态帧频技术中如果将其既应用于LTPS又应用于IGZO，则在高频时很可能不能满足需要提高IGZO 的充电电流的要求。
因此，如何用较高的电压驱动IGZO来提高IGZO的充电电流，同时保证显示面板的驱动电路整体的稳定性，成为目前亟待解决的问题。
发明内容
为了解决目前的GOA电路在下拉维持阶段电路不稳定的问题，本申请提供一种像素驱动电路，包括：第一晶体管、第二晶体管、第三晶体管、第一电容、第二电容、存储电容和液晶电容，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管均分别包括源极、栅极和漏极，所述第一电容、所述第二电容、所述存储电容和所述液晶电容均分别包括第一端和第二端。
所述第一晶体管的栅极电性连接第一节点，源极电性连接所述第二电容的第一端，漏极分别电性连接所述存储电容的第一端和所述液晶电容的第一端；所述第二晶体管的栅极接入上一行栅极输出信号G(n-1)，源极电性接入数据信号，漏极电性连接第一节点；所述第三晶体管的栅极接入下一行栅极输出信号G(n+1)，源极电性连接第一节点，漏极电性连接恒压低电位VGL；所述第一电容的第一端电性连接第一节点，第二端接入当前行栅极输出信号G(n)；所述第二电容的第一端电性接入数据信号，第二端电性连接第一节点；所述存储电容的第一端和所述液晶电容的第一端分别电性连接所述第一晶体管的漏极，第二端分别电性接入公共信号。
在一些实施例中，所述像素驱动电路具有预充电阶段、第一升压阶段、第二升压阶段、过渡阶段和保持阶段。
若所述第一晶体管、所述第二晶体管和所述第三晶体管均为N型薄膜晶体管，则在所述预充电阶段B0，所述第二晶体管打开，所述第三晶体管关闭，上一行栅极输出信号G(n-1)导通所述第二晶体管，数据信号将所述第一节点的电位充电至第一电位V1。
在所述第一升压阶段B1，所述第二晶体管和所述第三晶体管关闭，所述数据信号发出第一高电位信号S1，所述当前行栅极输出信号G(n)通过所述第一电容将所述第一节点的电位由所述第一电位V1提升至第二电位V2。
在所述第二升压阶段B2，所述第二晶体管和所述第三晶体管关闭，所述数据信号发出第二高电位信号S2，通过所述第二电容将所述第一节点的电位由所述第二电位V2提升至第三电位V3并向所述液晶电容写入第二高电位信号S2；其中，所述第三电位V3高于所述栅极输出信号的高电位V0。
在所述过渡阶段B3，所述第一晶体管、所述第二晶体管关闭和所述第三晶体管均关闭，所述当前行栅极输出信号G(n)通过第一电容将所述第一节点的电位由第三电位V3降至第四电位V4。
在所述保持阶段B4，所述第一晶体管和所述第二晶体管关闭，所述第三晶体管打开，所述下一行栅极输出信号G(n+1)将所述第一节点的电位保持为恒压低电位VGL。
在一些实施例中，所述第一晶体管、所述第二晶体管和所述第三晶体管均为氧化物半导体薄膜晶体管。
在一些实施例中，所述第一晶体管为氧化物半导体薄膜晶体管，所述第二晶体管和所述第三晶体管均为低温多晶硅薄膜晶体管。
在一些实施例中，在所述预充电阶段B0，所述上一行栅极输出信号G(n-1) 在初始时段A0之前为高电位V0且在所述初始时段A0开始时转换为低电位、所述当前行栅极输出信号G(n)为低电位，所述下一行栅极输出信号G(n+1) 为低电位，所述数据信号在第一时段A1之前为第一高电位信号S1且在所述第一时段A1开始时转换为低电位；其中，所述第一高电位信号S1与所述第一电位V1的电位相同。
在所述第一升压阶段B1，所述上一行栅极输出信号G(n-1)为低电位、所述当前行栅极输出信号G(n)为高电位V0，所述下一行栅极输出信号G(n+1) 为低电位，所述数据信号为低电位。
在所述第二升压阶段B2，所述上一行栅极输出信号G(n-1)为低电位、所述当前行栅极输出信号G(n)为高电位V0，所述下一行栅极输出信号G(n+1) 为低电位，所述数据信号为第二高电位信号S2。
在所述过渡阶段B3，所述上一行栅极输出信号G(n-1)、所述当前行栅极输出信号G(n)为低电位和所述当前行栅极输出信号G(n)均为低电位，所述数据信号在第二时段A2之前保持所述第二高电位信号S2且在所述第二时段 A2内转换为低电位。
在所述保持阶段B4，所述上一行栅极输出信号G(n-1)和所述当前行栅极输出信号G(n)为低电位、所述下一行栅极输出信号G(n+1)为高电位V0 的脉冲。
在一些实施例中，所述第一电位V1与所述第二电位V2之间的关系为公式一：
Figure GDA0003015005050000041
其中，V1为第一电位V1的电位值，V2为第二电位V2的电位值，C1为第一电容C1的电容值，V0为栅极输出信号的高电位V0的值，C2为第二电容的电容值，VGL为恒压低电位，Cgs1为第一晶体管的单侧寄生电容值，Cgs2为第二晶体管的单侧寄生电容值，Cgs3为第三晶体管的单侧寄生电容值。
在一些实施例中，所述第二电位V2与所述第三电位V3之间的关系为公式二：
Figure GDA0003015005050000051
其中，V2为第二电位V2的电位值，V3为第二电位V3的电位值，C1为第一电容的电容值，S2为第二高电位S2的电位值，C2为第二电容的电容值，VCOM为公共信号的电位值，Cgs1为第一晶体管的单侧寄生电容值，Cgs2为第二晶体管的单侧寄生电容值，Cgs3为第三晶体管的单侧寄生电容值。
在一些实施例中，所述第三电位V3高于所述栅极输出信号的高电位V0是基于所述公式一及所述公式二，根据所述第一高电位信号、所述第二高电位信号、栅极输出信号的高电位V0、所述恒压低电位VGL和所述公共信号的电压值VCOM，通过调节所述第一电容的电容值和所述第二电容的电容值实现的。
在一些实施例中，在所述保持阶段B4，所述数据信号在第三时段A3内保持低电平，并在所述第三时段A3之后由低电平转变为第三高电位信号S3；下一行栅极输出信号G(n+1)由使能信号EMn替换，所述使能信号EMn在所述预充电阶段B0、所述第一升压阶段B1、所述第二升压阶段B2和所述过渡阶段 B3均为低电位，且在所述保持阶段B4为高电位。
在一些实施例中，在所述保持阶段B4，所述数据信号保持低电平。
本申请还提供一种显示面板，该显示面板包括如上所述的像素驱动电路。
本申请提供的像素驱动电路及显示面板中，该像素驱动电路采用3T2C结构，在对第一节点Pn预充电将其电位置为第一电位后，利用当前行栅极输出信号G(n)通过第一电容C1将第一节点Pn的电位为从第一电位V1提升为第二电位V2，再利用数据信号data通过第二电容C2将第一节点Pn的电位从第二电位V2提升至第三电位V3，并且使第三电位V3大于当前行栅极输出信号G (n)的高电位V0而使第一晶体管T1打开并向液晶电容Clc写入数据。由于该像素驱动电路可以使第一晶体管T1的栅极电位提升至大于当前行栅极输出信号G(n)的高电位V0的电位，因此提升了原栅极准位，使第一晶体管T1 的驱动能力更强，能够适用于高频时需要快速充电的要求，即使第一晶体管T1 采用IGZO晶体管，因此该像素驱动电路能适用于动态帧频技术。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为现有的2T1C结构的像素驱动电路图；
图2为本申请实施例的的像素驱动电路；
图3为本申请实施例的像素驱动电路的时序图；
图4为本申请实施例的像素驱动电路的另一种时序图；
图5为本申请实施例的另一种像素驱动电路；
图6为本申请实施例的另一种像素驱动电路的时序图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请所有实施例为区分晶体管处栅极之外的两极，将其中一极称为源极，另一极称为漏极。由于晶体管的源极和漏极是对称的，因此其源极和漏极是可以互换的。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本申请所有实施例采用的晶体管可以包括P型和/ 或N型晶体管两种，其中，P型晶体管在栅极为低电位时打开，在栅极为高电位时关闭；N型晶体管在栅极为高电位时打开，在栅极为低电位时关闭。
参考图2，图2为本申请实施例的像素驱动电路，本申请实施例提供一种像素驱动电路，包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第一电容C1、第二电容C2、存储电容Cst和液晶电容Clc，其中，第一晶体管T1、第二晶体管T2、第三晶体管T3均分别包括源极、栅极和漏极，第一电容C1、第二电容C2、存储电容Cst和液晶电容Clc均分别包括第一端和第二端。
第一晶体管T1的栅极电性连接第一节点Pn，源极电性连接第二电容C2 的第一端，漏极分别电性连接存储电容Cst的第一端和液晶电容Clc的第一端。
第二晶体管T2的栅极接入上一行栅极输出信号G(n-1)，源极电性接入数据信号Data，漏极电性连接第一节点Pn。
第三晶体管T3的栅极接入下一行栅极输出信号G(n+1)，源极电性连接第一节点Pn，漏极电性连接恒压低电位VGL。
第一电容C1的第一端电性连接第一节点Pn，第二端接入当前行栅极输出信号G(n)。
第二电容C2的第一端电性接入数据信号Data，第二端电性连接第一节点 Pn。
存储电容Cst的第一端和液晶电容Clc的第一端分别电性连接第一晶体管 T1的漏极，第二端分别电性接入公共信号Com。
需要说明的是，本申请提供的像素驱动电路的主要作用是提高高频时的像素充电能力，因此根据低温多晶硅(LTPS)薄膜晶体管充电能力强但漏电流较高的特点，以及氧化物半导体(IGZO)薄膜晶体管漏电流较低但充电能力弱的特点，该像素驱动电路主要适用于两种类型的像素驱动电路。
第一种是全部采用IGZO薄膜晶体管的像素驱动电路，即第一晶体管T1、第二晶体管T2和第三晶体管T3均为IGZO晶体管。
另一种是采用LTPO技术的显示面板，即结合了LTPO和IGZO两种薄膜晶体管制备而成的显示面板的像素驱动电路。其中，由于第一晶体管T1的漏电流大小直接影响液晶电容Clc的电压大小，因此第一晶体管T1采用IGZO薄膜晶体管，减小漏电流，而第二晶体管T2和第三晶体管T3采用LTPS薄膜晶体管，提高充电能力和驱动能力。
可以理解的是，该像素驱动电路实际上也可以适用于第一晶体管T1、第二晶体管T2和第三晶体管T3均为LTPS薄膜晶体管的像素驱动电路，只是由于 LTPS薄膜晶体管的充电能力本身较强，因此实际意义没有上述两种类型的像素驱动电路的实际意义大。
图3为本申请实施例的像素驱动电路的时序图，结合图2和图3，下面以第一晶体管T1、第二晶体管T2和第三晶体管T3均为N型薄膜晶体管为例，对该像素驱动电路的工作流程进行详细说明。其中，上一行栅极输出信号G (n-1)、当前行栅极输出信号G(n)、下一行栅极输出信号G(n+1)和第一节点Pn的低电位为恒压低电位VGL；上一行栅极输出信号G(n-1)、当前行栅极输出信号G(n)和下一行栅极输出信号G(n+1)的高电位为V0；数据信号Data的低电位为公共信号Com的电位值VCOM。
该像素驱动电路具有预充电阶段B0、第一升压阶段B1、第二升压阶段B2、过渡阶段B3和保持阶段B4。
在预充电阶段B0，上一行栅极输出信号G(n-1)在初始时段A0之前为高电位V0且在初始时段A0之后为低电位、当前行栅极输出信号G(n)为低电位，下一行栅极输出信号G(n+1)为低电位，数据信号Data在第一时段A1 之前为第一高电位信号S1且在第一时段A1开始时转换为低电位；其中，第一高电位信号S1为第一电位V1，其中，第一高电位信号S1的电位与第一电位 V1相同。
具体地，在初始时段A0之前，第二晶体管T2打开，第一晶体管T1和第三晶体管T3关闭，数据信号Data发出第一高电位信号S1通过第二晶体管T2 将第一节点Pn的电位从低电位充电至第一电位V1即第一高电位信号S1，同时第一电容C1也被充电；在初始时段A0开始时，第二晶体管T2关闭，第一电容C1在初始时段A0和第一时段A1保持第一节点Pn的电位为第一电位V1。
在第一升压阶段B1，上一行栅极输出信号G(n-1)为低电位，使第二晶体管T2关闭；下一行栅极输出信号G(n+1)为低电位，使第三晶体管T3关闭；数据信号Data为低电位不发出数据；当前行栅极输出信号G(n)为高电位V0，由于电容两端的是共同作用的，因此当前行栅极输出信号G(n)会通过第一电容C1将第一节点Pn的电位由第一电位V1提升至第二电位V2，其中，第二电位V2比第一电位V1提升的程度与栅极输出信号G(n)的高电位V0 和恒压低电位VGL之差有关。
在第二升压阶段B2，上一行栅极输出信号G(n-1)为低电位，第二晶体管T2关闭；下一行栅极输出信号G(n+1)为低电位，第三晶体管T3关闭；当前行栅极输出信号G(n)保持高电位V0，数据信号Data发出第二高电位信号S2。与第一升压阶段B1中当前行栅极输出信号G(n)通过第一电容C1将第一节点Pn的电位从第一电位V1提升到第二电位V2的原理相同，此时数据信号Data通过第二电容C2将第一节点Pn的电位由第二电位V2提升至第三电位V3，第三电位V3高于栅极输出信号的高电位V0，因此数据信号Data通过第二电容C2将第一节点Pn的电位由第二电位V2提升至第三电位V3并向存储电容Cst写入第二高电位信号S2，由此，一次数据写入完成，其中，第三电位V3比第二电位V2提升的程度与第二高电位信号S2和公共信号Com的电位值VCOM之差有关。
需要说明的是，第三电位V3高于栅极输出信号G(n)的高电位V0为根据电路元器件和各驱动信号设定的，具体而言，第三电位V3高于栅极输出信号V0的高电位是基于公式一及公式二，根据第一高电位信号S1、第二高电位信号S2、栅极输出信号G(n)的高电位、恒压低电位VGL和公共信号Com 电压VCOM，通过调节第一电容C1的电容值和第二电容C2的电容值实现的。其中，公式一及公式二详见下文。
在过渡阶段B3，上一行栅极输出信号G(n-1)、当前行栅极输出信号G(n) 为低电位和当前行栅极输出信号G(n)均为低电位，因此第一晶体管T1、第二晶体管T2和第三晶体管T3均关闭。数据信号Data在第二时段A2之前保持第二高电位信号S2且在第二时段A2开始时转换为低电位。因此，当前行栅极输出信号G(n)转变为低电位时会通过第一电容C1将第一节点Pn的电位由第三电位V3降至第四电位V4。
在保持阶段B4，上一行栅极输出信号G(n-1)和当前行栅极输出信号G (n)为低电位、下一行栅极输出信号G(n+1)为高电位V0的脉冲。此时，第一晶体管T1和第二晶体管T2关闭，第三晶体管T3打开，下一行栅极输出信号G(n+1)将第一节点Pn的电位保持为恒压低电位VGL。
本申请实施例在对第一节点Pn预充电将其电位置为第一电位后，利用当前行栅极输出信号G(n)通过第一电容C1将第一节点Pn的电位为从第一电位 V1提升为第二电位V2，再利用数据信号Data通过第二电容C2将第一节点Pn 的电位从第二电位V2提升至第三电位V3，并且使第三电位V3大于当前行栅极输出信号G(n)的高电位V0而使第一晶体管T1打开并向液晶电容Clc写入数据。由于该像素驱动电路可以使第一晶体管T1的栅极准位提升至大于当前行栅极输出信号G(n)的高电位V0的电位，因此提升了原栅极准位，使第一晶体管T1的驱动能力更强，因此能够适用于高频时需要快速充电的要求，即使第一晶体管T1采用IGZO晶体管，因此该像素驱动电路能适用于动态帧频技术。
基于上述实施例，第一电位V1与第二电位V2之间的关系为公式一：
Figure GDA0003015005050000101
其中，V1为第一电位V1的电位值，V2为第二电位V2的电位值，C1为第一电容C1的电容值，V0为栅极输出信号的高电位V0的值，C2为第二电容的电容值，VGL为恒压低电位，Cgs1为第一晶体管的单侧寄生电容值，Cgs2为第二晶体管的单侧寄生电容值，Cgs3为第三晶体管的单侧寄生电容值。
在一些实施例中，第二电位V2与第三电位V3之间的关系为公式二：
Figure GDA0003015005050000102
其中，V2为第二电位V2的电位值，V3为第二电位V3的电位值，C1为第一电容的电容值，S2为第二高电位S2的电位值，C2为第二电容的电容值，VCOM为公共信号Com的电位值，Cgs1为第一晶体管的单侧寄生电容值，Cgs2为第二晶体管的单侧寄生电容值，Cgs3为第三晶体管的单侧寄生电容值。
另外，还需要注意的是，在数据写入后，原则上第一节点Pn的电位在下一行栅极输出信号G(n+1)为高电位而引入恒压低电位VGL后被拉低为低电位，但是数据信号Data的跳变会因为第二电容C2、寄生电容和漏电流的影响导致液晶电容Clc的电压降低，即由于数据信号Data的跳变可能导致该像素驱动电路发生时钟馈通或串扰现象，由此导致画面holding能力变差，即holding时间变短。
例如，图4为本申请实施例的像素驱动电路的另一种时序图，参考图4，在保持阶段B4，如果数据信号Data在下一行栅极输出信号G(n+1)引入恒压低电位VGL的第三时段A3之后发出第三高电位信号S3，由于第一晶体管T1、第二晶体管T2和第三晶体管T3的单侧寄生电容，会使第一晶体管T1中从漏电极即像素电极向源极即数据信号Data产生漏电流，使液晶电容Clc的电压降低，导致第二高电位信号S2对应的画面显示不准确。
甚至，数据信号Data跳变为第三高电位信号时若通过第二电容使得Pn节点的电位升高而使第一晶体管T1导通，则液晶电容会通过第一晶体管T1漏电，从而使得第二高电位信号S2对应的画面holding时间变短。
针对上述问题，本申请实施例还作了进一步改进。图5为本申请实施例的另一种像素驱动电路，图6为本申请实施例的另一种像素驱动电路的时序图，参考图5和图6，在保持阶段B4，数据信号Data在下一行栅极输出信号G(n+1) 转变为高电位之后，由低电平转变为第三高电位信号S3；下一行栅极输出信号 G(n+1)由使能信号EMn替换，使能信号EMn在预充电阶段B0、第一升压阶段B1、第二升压阶段B2和过渡阶段B3均为低电位，且在保持阶段B4为高电位，由此使得第一节点Pn在保持阶段B4能稳定地保持为低电位，不会受到数据信号Data跳变的影响，从而使第二高电位信号S2对应的画面在保持阶段 B4保持稳定，有效提升了画面holding能力。
或者直接如图1所示，在保持阶段B4，使数据信号Data保持低电平，也可避免其跳变对第一节点Pn的影响，从而提升画面holding能力。
本申请还提供一种显示面板，包括上述像素驱动电路。该显示面板具有与前述实施例提供的像素驱动电路相同的结构和有益效果。由于前述实施例已经对该像素驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (11)

1.一种像素驱动电路，其特征在于，包括：
第一晶体管、第二晶体管、第三晶体管、第一电容、第二电容、存储电容和液晶电容，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管均分别包括源极、栅极和漏极，所述第一电容、所述第二电容、所述存储电容和所述液晶电容均分别包括第一端和第二端；
所述第一晶体管的栅极电性连接第一节点，源极电性连接所述第二电容的第一端，漏极分别电性连接所述存储电容的第一端和所述液晶电容的第一端；
所述第二晶体管的栅极接入上一行栅极输出信号(G(n-1))，源极电性接入数据信号，漏极电性连接第一节点；
所述第三晶体管的栅极接入下一行栅极输出信号(G(n+1))，源极电性连接第一节点，漏极电性连接恒压低电位(VGL)；
所述第一电容的第一端电性连接第一节点，第二端接入当前行栅极输出信号(G(n))；
所述第二电容的第一端电性接入数据信号，第二端电性连接第一节点；
所述存储电容的第一端和所述液晶电容的第一端分别电性连接所述第一晶体管的漏极，第二端分别电性接入公共信号。
2.如权利要求1所述的像素驱动电路，其特征在于，所述像素驱动电路具有预充电阶段(B0)、第一升压阶段(B1)、第二升压阶段(B2)、过渡阶段(B3)和保持阶段(B4)；所述第一晶体管、所述第二晶体管和所述第三晶体管均为N型薄膜晶体管；
在所述预充电阶段(B0)，所述第二晶体管打开，所述第三晶体管关闭，上一行栅极输出信号(G(n-1))导通所述第二晶体管，数据信号将所述第一节点的电位充电至第一电位(V1)；
在所述第一升压阶段(B1)，所述第二晶体管和所述第三晶体管关闭，所述数据信号发出第一高电位信号(S1)，所述当前行栅极输出信号(G(n))通过所述第一电容将所述第一节点的电位由所述第一电位(V1)提升至第二电位(V2)；
在所述第二升压阶段(B2)，所述第二晶体管和所述第三晶体管关闭，所述数据信号发出第二高电位信号(S2)，通过所述第二电容将所述第一节点的电位由所述第二电位(V2)提升至第三电位(V3)并向所述液晶电容写入第二高电位信号(S2)；其中，所述第三电位(V3)高于所述栅极输出信号的高电位(V0)；
在所述过渡阶段(B3)，所述第一晶体管、所述第二晶体管关闭和所述第三晶体管均关闭，所述当前行栅极输出信号(G(n))通过第一电容将所述第一节点的电位由第三电位(V3)降至第四电位(V4)；
在所述保持阶段(B4)，所述第一晶体管和所述第二晶体管关闭，所述第三晶体管打开，所述下一行栅极输出信号(G(n+1))将所述第一节点的电位保持为恒压低电位(VGL)。
3.如权利要求1所述的像素驱动电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管均为氧化物半导体薄膜晶体管。
4.如权利要求1所述的像素驱动电路，其特征在于，所述第一晶体管为氧化物半导体薄膜晶体管，所述第二晶体管和所述第三晶体管均为低温多晶硅薄膜晶体管。
5.如权利要求2所述的像素驱动电路，其特征在于，
在所述预充电阶段(B0)，所述上一行栅极输出信号(G(n-1))在初始时段(A0)之前为高电位V0且在所述初始时段(A0)开始时转换为低电位、所述当前行栅极输出信号(G(n))为低电位，所述下一行栅极输出信号(G(n+1))为低电位，所述数据信号在第一时段(A1)之前为第一高电位信号(S1)且在所述第一时段(A1)内为低电位；其中，所述第一高电位信号(S1)与所述第一电位(V1)的电位相同；
在所述第一升压阶段(B1)，所述上一行栅极输出信号(G(n-1))为低电位、所述当前行栅极输出信号(G(n))为高电位V0，所述下一行栅极输出信号(G(n+1))为低电位，所述数据信号为低电位；
在所述第二升压阶段(B2)，所述上一行栅极输出信号(G(n-1))为低电位、所述当前行栅极输出信号(G(n))为高电位V0，所述下一行栅极输出信号(G(n+1))为低电位，所述数据信号为第二高电位信号(S2)；
在所述过渡阶段(B3)，所述上一行栅极输出信号(G(n-1))、所述当前行栅极输出信号(G(n))为低电位和所述当前行栅极输出信号(G(n))均为低电位，所述数据信号在第二时段(A2)之前保持所述第二高电位信号(S2)且在所述第二时段(A2)开始时转换为低电位；
在所述保持阶段(B4)，所述上一行栅极输出信号(G(n-1))和所述当前行栅极输出信号(G(n))为低电位、所述下一行栅极输出信号(G(n+1))为高电位V0的脉冲。
6.如权利要求5所述的像素驱动电路，其特征在于，所述第一电位(V1)与所述第二电位(V2)之间的关系为公式一：
Figure FDA0003015005040000031
其中，V1为第一电位V1的电位值，V2为第二电位V2的电位值，C1为第一电容的电容值，V0为栅极输出信号的高电位V0的值，C2为第二电容的电容值，VGL为恒压低电位，Cgs1为第一晶体管的单侧寄生电容值，Cgs2为第二晶体管的单侧寄生电容值，Cgs3为第三晶体管的单侧寄生电容值。
7.如权利要求6所述的像素驱动电路，其特征在于，所述第二电位(V2)与所述第三电位(V3)之间的关系为公式二：
Figure FDA0003015005040000032
其中，V2为第二电位V2的电位值，V3为第二电位V3的电位值，C1为第一电容的电容值，S2为第二高电位S2的电位值，C2为第二电容的电容值，VCOM为公共信号的电位值，Cgs1为第一晶体管的单侧寄生电容值，Cgs2为第二晶体管的单侧寄生电容值，Cgs3为第三晶体管的单侧寄生电容值。
8.如权利要求7所述的像素驱动电路，其特征在于，所述第三电位(V3)高于所述栅极输出信号的高电位(V0)是基于所述公式一及所述公式二，根据所述第一高电位信号、所述第二高电位信号、栅极输出信号的高电位(V0)、所述恒压低电位(VGL)和所述公共信号的电位值(VCOM)，通过调节所述第一电容的电容值和所述第二电容的电容值实现的。
9.如权利要求5所述的像素驱动电路，其特征在于，在所述保持阶段(B4)，所述数据信号在第三时段(A3)内保持低电平，并在所述第三时段(A3)之后由低电平转变为第三高电位信号(S3)；
下一行栅极输出信号(G(n+1))由使能信号(EMn)替换，所述使能信号(EMn)在所述预充电阶段(B0)、所述第一升压阶段(B1)、所述第二升压阶段(B2)和所述过渡阶段(B3)均为低电位，且在所述保持阶段(B4)为高电位。
10.如权利要求5所述的像素驱动电路，其特征在于，在所述保持阶段(B4)，所述数据信号保持低电平。
11.一种显示面板，其特征在于，包括如权利要求1-10任一项所述的像素驱动电路。
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