JP5128005B2 - シフトレジスタ - Google Patents

Description

本発明は、シフトレジスタに関し、特に、表示装置の駆動回路などに好適に使用されるシフトレジスタに関する。

アクティブマトリクス型の表示装置は、２次元状に配置された画素回路を行単位で選択し、選択した画素回路に対して映像信号に応じた階調電圧を書き込むことにより、画像を表示する。このような表示装置には、画素回路を行単位で選択するために、シフトレジスタを含む走査信号線駆動回路が設けられる。

また、表示装置を小型化する方法として、画素回路内のＴＦＴ（Thin Film Transistor）を形成するための製造プロセスを用いて、走査信号線駆動回路を画素回路と共に表示パネル上に一体形成する方法が知られている。走査信号線駆動回路は、例えば、アモルファスシリコンＴＦＴや微結晶シリコンＴＦＴを用いて形成される。走査信号線駆動回路を一体形成した表示パネルは、ゲートドライバモノリシックパネルとも呼ばれる。

走査信号線駆動回路に含まれるシフトレジスタについては、従来から各種の回路が知られている（例えば、特許文献１〜４）。特許文献１には、図１７に示す単位回路９１を複数個直列に接続したシフトレジスタが記載されている。このシフトレジスタは、アモルファスシリコンＴＦＴを用いて液晶パネル上に一体形成される。

日本国特開２００６−１０７６９２号公報 日本国特開２００４−７８１７２号公報 日本国特開平８−８７８９７号公報 国際公開第９２／１５９９２号パンフレット

シフトレジスタの各段には、出力信号を立ち下げるためのトランジスタ（以下、立ち下げ用トランジスタという）が設けられる。例えば、図１７に示す単位回路９１では、トランジスタＴＧ３が立ち下げ用トランジスタとして機能する。単位回路９１を含むシフトレジスタを備えた表示装置が正しく動作するためには、立ち下げ用トランジスタＴＧ３を用いて、走査信号線の電位を所定時間内にローレベルに立ち下げる必要がある。

しかしながら、アモルファスシリコンＴＦＴや微結晶シリコンＴＦＴは、ゲート端子に電圧を繰り返し印加すると閾値電圧が変動するという特性を有する（閾値電圧シフト）。このため、アモルファスシリコンＴＦＴや微結晶シリコンＴＦＴで形成したシフトレジスタでは、時間の経過に伴い、立ち下げ用トランジスタの閾値電圧が上昇し、出力信号の立ち下がり時間が遅くなるという問題が発生する。立ち下がり時間が許容時間を超えると、表示装置は、ある画素回路に階調電圧を書き込んだ後に、同じ画素回路に次の画素回路に書き込むべき階調電圧を上書きするので、画面を正しく表示できなくなる。大型の表示パネルを備えた表示装置では、この問題は顕著になる。

それ故に、本発明は、出力信号をリセットするトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止したシフトレジスタを提供することを目的とする。

本発明の第１の局面は、複数の単位回路を多段接続した構成を有し、複数のクロック信号に基づき動作するシフトレジスタであって、
前記単位回路は、
一方の導通端子に一のクロック信号が与えられ、他方の導通端子が出力ノードに接続された出力トランジスタと、
与えられたセット信号に従い、前記出力トランジスタの制御端子にオン電位を印加する入力トランジスタと、
与えられた出力リセット信号に従い、前記出力ノードにオフ電位を印加する出力リセットトランジスタと、
制御端子および一方の導通端子が前記出力トランジスタと同様の形態に接続され、他方の導通端子が追加出力ノードに接続された追加出力トランジスタと、
前記追加出力ノードに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性の補償用電位を印加する補償回路とを含み、
前記出力リセットトランジスタには、前記出力リセット信号として、次段の単位回路に含まれる追加出力ノードから出力された信号が与えられることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記補償回路は、
前記出力ノードから出力される信号に従い、内部ノードにオン電位を印加する第１トランジスタと、
与えられた補償制御信号に従い、前記内部ノードにオフ電位を印加する第２トランジスタと、
前記内部ノードと前記追加出力ノードとの間に設けられた容量とを含むことを特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
前記補償回路は、一方の導通端子に前記出力リセット信号が与えられ、制御端子が前記内部ノードに接続された第３トランジスタをさらに含むことを特徴とする。

本発明の第４の局面は、本発明の第２の局面において、
前記第２トランジスタには、前記補償制御信号として、次々段の単位回路に含まれる追加出力ノードから出力された信号が与えられることを特徴とする。

本発明の第５の局面は、本発明の第２の局面において、
前記容量が、２個の導通端子を短絡して一方の電極とし、制御端子を他方の電極とした薄膜トランジスタで構成されていることを特徴とする。

本発明の第６の局面は、本発明の第２の局面において、
前記出力ノードから出力される信号は、前記第１トランジスタの制御端子および一方の導通端子に与えられることを特徴とする。

本発明の第７の局面は、本発明の第２の局面において、
前記出力ノードから出力される信号は前記第１トランジスタの制御端子に与えられ、前記第１トランジスタの一方の導通端子にはオン電位が固定的に印加されることを特徴とする。

本発明の第８の局面は、本発明の第１の局面において、
前記補償回路は、前記追加出力ノードにオン電位が印加されるたびに、前記追加出力ノードに前記補償用電位を印加することを特徴とする。

本発明の第９の局面は、本発明の第１の局面において、
前記単位回路は、与えられた状態リセット信号に従い、前記出力トランジスタの制御端子にオフ電位を印加する状態リセットトランジスタをさらに含むことを特徴とする。

本発明の第１０の局面は、本発明の第１の局面において、
前記単位回路は、与えられた他のクロック信号に従い、前記出力ノードにオフ電位を印加する出力リセット補助トランジスタをさらに含むことを特徴とする。

本発明の第１１の局面は、本発明の第１の局面において、
前記セット信号は、前記入力トランジスタの制御端子および一方の導通端子に与えられることを特徴とする。

本発明の第１２の局面は、本発明の第１の局面において、
前記セット信号は前記入力トランジスタの制御端子に与えられ、前記入力トランジスタの一方の導通端子にはオン電位が固定的に印加されることを特徴とする。

本発明の第１３の局面は、本発明の第１の局面において、
前記入力トランジスタには、前記セット信号として、前段の単位回路から出力された信号が与えられることを特徴とする。

本発明の第１４の局面は、本発明の第１の局面において、
前記単位回路に含まれるすべてのトランジスタは、同じ導電型であることを特徴とする。

本発明の第１５の局面は、本発明の第１の局面において、
前記単位回路に含まれるトランジスタは、酸化物半導体を用いて形成されていることを特徴とする。
本発明の第１６の局面は、２次元状に配置された複数の画素回路と、
第１〜第１５のいずれかの局面に係るシフトレジスタを含む駆動回路とを備えた、表示装置である。

本発明の第１の局面によれば、各段の単位回路に含まれる出力リセットトランジスタには、所定のタイミングで、次段の単位回路から出力された補償用電位が与えられる。補償用電位は、オフ電位を基準としてオン電位とは逆の極性を有する。このため、オン電位を与えたために出力リセットトランジスタの閾値電圧が所定方向に変化した場合でも、オン電位とは逆極性の補償用電位を与えることにより、出力リセットトランジスタの閾値電圧を逆方向に変化させることができる。したがって、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止することができる。また、出力リセットトランジスタのレイアウト面積を縮小することもできる。

本発明の第２の局面によれば、追加出力ノードと内部ノードの間に容量を設け、内部ノードにオン電位とオフ電位を切り替えて印加することにより、追加出力ノードにオフ電位を基準としてオン電位とは逆極性の補償用電位を印加することができる。

本発明の第３の局面によれば、補償回路に第３トランジスタを設けることにより、出力リセット信号に従い内部ノードにオン電位を印加することができる。

本発明の第４の局面によれば、次々段の単位回路に含まれる追加出力ノードから出力された信号に従い、内部ノードにオフ電位を印加することにより、次々段の単位回路の出力が変化したときに追加出力ノードに補償用電位を印加することができる。

本発明の第５の局面によれば、容量を薄膜トランジスタで構成することにより、シフトレジスタの製造コストを削減することができる。

本発明の第６の局面によれば、第１トランジスタの制御端子と一方の導通端子に単位回路の出力信号を与えることにより、単位回路の出力信号が変化したときに内部ノードにオン電位を印加することができる。

本発明の第７の局面によれば、第１トランジスタの制御端子に単位回路の出力信号を与え、一方の導通端子にオン電位を印加することにより、単位回路の出力信号が変化したときに内部ノードにオン電位を印加することができる。

本発明の第８の局面によれば、追加出力ノードにオン電位とこれとは逆極性の補償用電位とを交互に印加することにより、出力リセットトランジスタの閾値電圧シフトを効果的に抑制することができる。

本発明の第９の局面によれば、状態リセットトランジスタを設けることにより、出力トランジスタをオフ状態に制御することができる。

本発明の第１０の局面によれば、出力リセット補助トランジスタを設けることにより、他のクロック信号に従い出力信号を確実にリセットすることができる。

本発明の第１１の局面によれば、入力トランジスタの制御端子と一方の導通端子にセット信号を与えることにより、入力トランジスタを用いて出力トランジスタの制御端子にオン電位を印加することができる。

本発明の第１２の局面によれば、入力トランジスタの制御端子にセット信号を与え、一方の導通端子にオン電位を印加することにより、入力トランジスタを用いて出力トランジスタの制御端子にオン電位を印加することができる。

本発明の第１３の局面によれば、前段の単位回路から出力された信号を入力トランジスタに与えることにより、入力信号を順にシフトするシフトレジスタを構成することができる。

本発明の第１４の局面によれば、同じ導電型のトランジスタを用いることにより、シフトレジスタの製造コストを削減することができる。

本発明の第１５の局面によれば、単位回路に含まれるトランジスタを酸化物半導体を用いて形成して、第１の局面と同様の効果を得ることができる。
本発明の第１６の局面によれば、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止したシフトレジスタを用いて、画面を正しく表示できる表示装置を得ることができる。

本発明の実施形態に係る液晶表示装置の構成を示すブロック図である。 本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。 図２に示すシフトレジスタに供給されるクロック信号のタイミングチャートである。 図２に示すシフトレジスタに含まれる単位回路の回路図である。 図２に示すシフトレジスタのタイミングチャートである。 図２に示すシフトレジスタの出力信号のタイミングチャートである。 アモルファスシリコンＴＦＴの閾値電圧の変化を示す図である。 図２に示すシフトレジスタの出力信号の信号波形図である。 本発明の第２の実施形態に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１０に示すシフトレジスタに供給されるクロック信号のタイミングチャートである。 図１０に示すシフトレジスタの出力信号のタイミングチャートである。 本発明の第１変形例に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第２変形例に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第３変形例に係るシフトレジスタに含まれる単位回路の回路図である。 本発明の第４変形例に係るシフトレジスタに含まれる単位回路の回路図である。 従来のシフトレジスタに含まれる単位回路の回路図である。

図１は、本発明の実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置は、電源１、ＤＣ／ＤＣコンバータ２、表示制御回路３、走査信号線駆動回路４、映像信号線駆動回路５、共通電極駆動回路６、および、画素領域７を備えたアクティブマトリクス型の表示装置である。走査信号線駆動回路４および映像信号線駆動回路５は、それぞれ、ゲートドライバ回路およびソースドライバ回路とも呼ばれる。以下、ｍおよびｎは２以上の整数であるとする。

画素領域７は、ｍ本の走査信号線ＧＬ１〜ＧＬｍ、ｎ本の映像信号線ＳＬ１〜ＳＬｎ、および、（ｍ×ｎ）個の画素回路Ｐを含んでいる。走査信号線ＧＬ１〜ＧＬｍは互いに平行に配置され、映像信号線ＳＬ１〜ＳＬｎは走査信号線ＧＬ１〜ＧＬｍと直交するように互いに平行に配置される。（ｍ×ｎ）個の画素回路Ｐは、走査信号線ＧＬ１〜ＧＬｍと映像信号線ＳＬ１〜ＳＬｎの交差点に対応して２次元状に配置される。

画素回路Ｐは、ＴＦＴ：Ｑ、および、液晶容量Ｃｌｃを含んでいる。ＴＦＴ：Ｑのゲート端子は対応する走査信号線に接続され、ソース端子は対応する映像信号線に接続され、ドレイン端子は液晶容量Ｃｌｃの一方の電極に接続される。液晶容量Ｃｌｃの他方の電極は、すべての画素回路Ｐに対向する共通電極Ｅｃである。画素回路Ｐは、１個の画素（あるいは、１個のサブ画素）として機能する。なお、画素回路Ｐは、液晶容量Ｃｌｃと並列に補助容量を含んでいてもよい。

電源１は、ＤＣ／ＤＣコンバータ２、表示制御回路３および共通電極駆動回路６に対して、所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ２は、電源１から供給された電源電圧に基づき所定の直流電圧を生成し、走査信号線駆動回路４と映像信号線駆動回路５に供給する。共通電極駆動回路６は、共通電極Ｅｃに所定の電位Ｖｃｏｍを印加する。

表示制御回路３は、外部から与えられた画像信号ＤＡＴとタイミング信号群ＴＧに基づき、デジタル映像信号ＤＶと複数の制御信号を出力する。タイミング信号群ＴＧには、水平同期信号や垂直同期信号などが含まれる。表示制御回路３から出力される制御信号には、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートクロック信号ＧＣＫ、ゲートスタートパルス信号ＧＳＰ、および、ゲートエンドパルス信号ＧＥＰが含まれる。ゲートクロック信号ＧＣＫには４本の信号が含まれ、ゲートスタートパルス信号ＧＳＰには１本または２本の信号が含まれ、ゲートエンドパルス信号ＧＥＰには２本または４本の信号が含まれる（詳細は後述）。

走査信号線駆動回路４は、表示制御回路３から出力されたゲートクロック信号ＧＣＫ、ゲートスタートパルス信号ＧＳＰおよびゲートエンドパルス信号ＧＥＰに基づき、走査信号線ＧＬ１〜ＧＬｍの中から１本の走査信号線を順に選択し、選択した走査信号線にＴＦＴ：Ｑがオン状態となる電位（ハイレベル電位）を印加する。これにより、選択した走査信号線に接続されたｎ個の画素回路Ｐが一括して選択される。

映像信号線駆動回路５は、表示制御回路３から出力されたデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫおよびラッチストローブ信号ＬＳに基づき、映像信号線ＳＬ１〜ＳＬｎに対してデジタル映像信号ＤＶに応じたｎ個の階調電圧をそれぞれ印加する。これにより、走査信号線駆動回路４を用いて選択されたｎ個の画素回路Ｐに、ｎ個の階調電圧がそれぞれ書き込まれる。走査信号線駆動回路４と映像信号線駆動回路５を用いて画素領域７内のすべての画素回路Ｐに階調電圧を書き込むことにより、画像信号ＤＡＴに基づく画像を画素領域７に表示することができる。

走査信号線駆動回路４は、画素領域７を形成した液晶パネル８上に一体形成される。走査信号線駆動回路４に含まれるＴＦＴは、例えば、アモルファスシリコン、微結晶シリコン、あるいは、酸化物半導体を用いて形成される。なお、液晶表示装置に含まれる他の回路の全部または一部を液晶パネル８上に一体形成してもよい。

走査信号線駆動回路４は、複数の単位回路を多段接続した構成を有し、複数のクロック信号に基づき動作するシフトレジスタを含んでいる。本発明の実施形態に係る液晶表示装置は、走査信号線駆動回路４に含まれるシフトレジスタの回路構成に特徴がある。以下、走査信号線駆動回路４に含まれるシフトレジスタについて説明する。

（第１の実施形態）
図２は、本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。図２に示すシフトレジスタは、１次元状に並べて配置されたｍ個の単位回路１１を含んでいる。以下、ｉ番目（ｉは１以上ｍ以下の整数）に配置された単位回路１１をｉ番目の単位回路ＵＣ（ｉ）という。本実施形態では、ｍは２の倍数であるとする。

図２に示すシフトレジスタには、ゲートクロック信号ＧＣＫとして４つのクロック信号ＣＫ１〜ＣＫ４が供給され、ゲートスタートパルス信号ＧＳＰとして１つの信号が供給され、ゲートエンドパルス信号ＧＥＰとして第１ゲートエンドパルス信号ＧＥＰ１と第２ゲートエンドパルス信号ＧＥＰ２が供給される。

各単位回路１１には、４つのクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤ、セット信号Ｓ、第１リセット信号Ｒ１、第２リセット信号Ｒ２、および、ローレベル電位ＶＳＳ（図示せず）が供給される。各単位回路１１からは、出力信号Ｑと追加出力信号Ｚが出力される。

ｋを１以上（ｍ／２）以下の整数としたとき、奇数番目の単位回路ＵＣ（２ｋ−１）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４がそれぞれ入力される。偶数番目の単位回路ＵＣ（２ｋ）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ２、ＣＫ１、ＣＫ４、ＣＫ３がそれぞれ入力される。

１番目の単位回路ＵＣ（１）には、セット信号Ｓとして、ゲートスタートパルス信号ＧＳＰが入力される。１番目以外の単位回路ＵＣ（ｉ）には、セット信号Ｓとして、１つ前の単位回路ＵＣ（ｉ−１）から出力された出力信号Ｑが入力される。（ｍ−１）番目の単位回路ＵＣ（ｍ−１）には、第２リセット信号Ｒ２として、第１ゲートエンドパルス信号ＧＥＰ１が入力される。ｍ番目の単位回路ＵＣ（ｍ）には、第１リセット信号Ｒ１として第１ゲートエンドパルス信号ＧＥＰ１が入力され、第２リセット信号Ｒ２として第２ゲートエンドパルス信号ＧＥＰ２が入力される。ｍ番目以外の単位回路ＵＣ（ｉ）には、第１リセット信号Ｒ１として、１つ後の単位回路ＵＣ（ｉ＋１）から出力された追加出力信号Ｚが入力される。（ｍ−１）番目およびｍ番目以外の単位回路ＵＣ（ｉ）には、第２リセット信号Ｒ２として、２つ後の単位回路ＵＣ（ｉ＋２）から出力された追加出力信号Ｚが入力される。ｉ番目の走査信号線ＧＬｉは、ｉ番目の単位回路ＵＣ（ｉ）から出力された出力信号Ｑに基づき駆動される。

このように図２に示すシフトレジスタでは、各段の単位回路には、セット信号Ｓとして前段の単位回路から出力された出力信号Ｑが与えられ、第１リセット信号Ｒ１として次段の単位回路から出力された追加出力信号Ｚが与えられ、第２リセット信号Ｒ２として次々段の単位回路から出力された追加出力信号Ｚが与えられる。

図３は、クロック信号ＣＫ１〜ＣＫ４のタイミングチャートである。図３に示すように、クロック信号ＣＫ１〜ＣＫ４は、いずれも、１水平走査期間おきにハイレベルになる。クロック信号ＣＫ１、ＣＫ２の位相は互いに１８０度（１水平走査期間に相当する）ずれており、クロック信号ＣＫ３、ＣＫ４の位相も互いに１８０度ずれている。クロック信号ＣＫ３の位相は、クロック信号ＣＫ１の位相よりも９０度進んでいる。クロック信号ＣＫ４の位相は、クロック信号ＣＫ２の位相よりも９０度進んでいる。

図４は、単位回路１１の回路図である。単位回路１１は、図４に示すように、１３個のＮチャネル型ＴＦＴ：Ｔ１〜Ｔ１３、および、２個のキャパシタＣａｐ１、Ｃａｐ２を含んでいる。このうちＴＦＴ：Ｔ１１〜Ｔ１３、および、キャパシタＣａｐ２は、補償回路２１を構成する。Ｎチャネル型ＴＦＴについては、ハイレベル電位がオン電位になり、ローレベル電位がオフ電位になる。

ＴＦＴ：Ｔ１のソース端子、ＴＦＴ：Ｔ６、Ｔ７のドレイン端子、ＴＦＴ：Ｔ２、Ｔ４、Ｔ１０のゲート端子、および、キャパシタＣａｐ１の一端は、ノードＮ１に接続される。ＴＦＴ：Ｔ３のソース端子、ＴＦＴ：Ｔ４、Ｔ５のドレイン端子、および、ＴＦＴ：Ｔ６のゲート端子は、ノードＮ２に接続される。ＴＦＴ：Ｔ１１のソース端子、ＴＦＴ：Ｔ１２のドレイン端子、ＴＦＴ：Ｔ１３のゲート端子、および、キャパシタＣａｐ２の一端は、ノードＮ３に接続される。ＴＦＴ：Ｔ２のソース端子、ＴＦＴ：Ｔ８、Ｔ９のドレイン端子、ＴＦＴ：Ｔ１１のドレイン端子とゲート端子、および、キャパシタＣａｐ１の他端は、出力端子Ｑに接続される。ＴＦＴ：Ｔ１０のソース端子、および、キャパシタＣａｐ２の他端は、追加出力端子Ｚに接続される。

ＴＦＴ：Ｔ１のゲート端子とドレイン端子には、セット信号Ｓが与えられる。ＴＦＴ：Ｔ２、Ｔ１０のドレイン端子には、クロック信号ＣＫＡが与えられる。ＴＦＴ：Ｔ３のゲート端子とドレイン端子には、クロック信号ＣＫＣが与えられる。ＴＦＴ：Ｔ５のゲート端子にはクロック信号ＣＫＤが与えられ、ＴＦＴ：Ｔ９のゲート端子にはクロック信号ＣＫＢが与えられる。ＴＦＴ：Ｔ７、Ｔ８のゲート端子、および、ＴＦＴ：Ｔ１３のドレイン端子には、第１リセット信号Ｒ１が与えられる。ＴＦＴ：Ｔ１２のゲート端子には、第２リセット信号Ｒ２が与えられる。ＴＦＴ：Ｔ４〜Ｔ９、Ｔ１２、Ｔ１３のソース端子には、ローレベル電位ＶＳＳが固定的に印加される。

ＴＦＴ：Ｔ１は、セット信号Ｓがハイレベルである間、ノードＮ１の電位をハイレベルにする。セット信号Ｓは、前段の単位回路１１から出力された出力信号Ｑである。したがって、前段の単位回路１１の出力がハイレベルになると、ノードＮ１の電位はハイレベルに上昇する。ＴＦＴ：Ｔ２は、ノードＮ１の電位がハイレベルである間、クロック信号ＣＫＡを出力信号Ｑとして出力する。

ＴＦＴ：Ｔ３は、クロック信号ＣＫＣがハイレベルである間、ノードＮ２の電位をハイレベルにする。ＴＦＴ：Ｔ４は、ノードＮ１の電位がハイレベルである間、ノードＮ２の電位をローレベルにする。対応する走査信号線の選択期間でノードＮ２の電位が誤ってハイレベルになると、ＴＦＴ：Ｔ６がオン状態になり、ノードＮ１の電位が低下し、ＴＦＴ：Ｔ２がオフ状態になる。ＴＦＴ：Ｔ４は、この現象を防止するために設けられている。

ＴＦＴ：Ｔ５は、クロック信号ＣＫＤがハイレベルである間、ノードＮ２の電位をローレベルにする。ＴＦＴ：Ｔ５を設けなければ、対応する走査信号線の選択期間以外ではノードＮ２の電位が常にハイレベルになり、ＴＦＴ：Ｔ６、Ｔ１０にバイアス電圧がかかり続ける。この状態が続くと、ＴＦＴ：Ｔ６、Ｔ１０の閾値電圧が上昇し、ＴＦＴ：Ｔ６、Ｔ１０はスイッチとして正しく機能しなくなる。ＴＦＴ：Ｔ５は、この現象を防止するために設けられている。

ＴＦＴ：Ｔ６は、ノードＮ２の電位がハイレベルである間、ノードＮ１の電位をローレベルにする。ＴＦＴ：Ｔ７は、第１リセット信号Ｒ１がハイレベルである間、ノードＮ１の電位をローレベルにする。ＴＦＴ：Ｔ８は、第１リセット信号Ｒ１がハイレベルである間、出力端子Ｑにローレベル電位を印加する。第１リセット信号Ｒ１は、次段の単位回路１１から出力された追加出力信号Ｚである。したがって、次段の単位回路１１の出力がハイレベルになると、ノードＮ１の電位はローレベルに低下し、出力信号Ｑはローレベルになる。

ＴＦＴ：Ｔ９は、クロック信号ＣＫＢがハイレベルである間、出力端子Ｑにローレベル電位を印加する。ＴＦＴ：Ｔ１０は、ノードＮ１の電位がハイレベルである間、クロック信号ＣＫＡを追加出力信号Ｚとして出力する。キャパシタＣａｐ１は、ノードＮ１の電位をハイレベルに保つ補償容量である。

ＴＦＴ：Ｔ１１は、出力信号Ｑがハイレベルである間、ノードＮ３の電位をハイレベルにする。したがって、自段の単位回路１１の出力がハイレベルになると、ノードＮ３の電位はハイレベルに上昇する。ＴＦＴ：Ｔ１２は、第２リセット信号Ｒ２がハイレベルである間、ノードＮ３の電位をローレベルにする。第２リセット信号Ｒ２は、次々段の単位回路１１から出力された追加出力信号Ｚである。したがって、次々段の単位回路１１の出力がハイレベルになると、ノードＮ３の電位はローレベルに低下する。ＴＦＴ：Ｔ１３は、第１リセット信号Ｒ１がハイレベルである間、ノードＮ３の電位をハイレベルに保つ。キャパシタＣａｐ２は、追加出力端子ＺとノードＮ３の間に設けられ、ノードＮ３の電位が低下したときに追加出力信号Ｚの電位を低下させる。

図５は、本実施形態に係るシフトレジスタのタイミングチャートである。単位回路１１に入力されるクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤは、図５に示すように変化する。初期状態では、ノードＮ１、Ｎ３の電位は、いずれもローレベルである。

時刻ｔ０において、セット信号Ｓ（前段の単位回路の出力）がローレベルからハイレベルに変化する。ＴＦＴ：Ｔ１はダイオード接続されているので、セット信号Ｓがハイレベルになると、ノードＮ１の電位はハイレベルになる（以下、このときのノードＮ１の電位をＶａという）。このため、ＴＦＴ：Ｔ２はオン状態になる。また、ＴＦＴ：Ｔ４もオン状態になるので、ノードＮ２の電位はローレベルになり、ＴＦＴ：Ｔ６はオフ状態になる。ノードＮ１の電位は、後述する時刻ｔ２までＶａ以上に保たれる。

時刻ｔ１において、クロック信号ＣＫＡがローレベルからハイレベルに変化する。ＴＦＴ：Ｔ２のドレイン端子にはクロック信号ＣＫＡが与えられ、ＴＦＴ：Ｔ２のゲート−ソース間にはキャパシタＣａｐ１が存在する。また、このときＴＦＴ：Ｔ２はオン状態であり、ノードＮ１はフローティング状態である。このため、ＴＦＴ：Ｔ２のドレイン端子電位が上昇すると、ノードＮ１の電位も上昇する（ブートストラップ効果）。この結果、ノードＮ１の電位は、電位Ｖａよりも高くなる（以下、このときのノードＮ１の電位をＶｂという）。電位Ｖｂは、クロック信号ＣＫＡのハイレベル電位よりも高い。クロック信号ＣＫＡは時刻ｔ１から時刻ｔ２までの間でハイレベルになるので、ノードＮ１の電位はほぼ同じ期間でＶｂになり、出力信号Ｑもほぼ同じ期間でハイレベルになる。このとき、出力信号Ｑが印加された走査信号線が選択状態になり、当該走査信号線に接続された複数の画素回路Ｐに対して映像信号の書き込みが行われる。

また、時刻ｔ１において、ＴＦＴ：Ｔ１０もオン状態になる。したがって、追加出力信号Ｚは、出力信号Ｑと同様に、時刻ｔ１から時刻ｔ２までの間でハイレベルになる。また、ＴＦＴ：Ｔ１１はダイオード接続されているので、出力信号Ｑがハイレベルになると、ノードＮ３の電位はハイレベルになる。

時刻ｔ２において、クロック信号ＣＫＡはハイレベルからローレベルに変化し、クロック信号ＣＫＢと第１リセット信号Ｒ１（次段の単位回路の出力）はローレベルからハイレベルに変化する。このとき、ＴＦＴ：Ｔ７〜Ｔ９はオン状態になる。ＴＦＴ：Ｔ７がオン状態になると、ノードＮ１の電位はローレベルに変化し、ＴＦＴ：Ｔ２、Ｔ１０はオフ状態になる。ＴＦＴ：Ｔ８、Ｔ９がオン状態になると、出力信号Ｑはローレベルになる。

このとき、クロック信号ＣＫＡは、ＴＦＴ：Ｔ１０がオフ状態になるより前にローレベルに変化する。このため、追加出力端子Ｚの電位は、時刻ｔ２の直後にローレベルになる。また、ＴＦＴ：Ｔ１０がオフ状態になると、追加出力端子Ｚはフローティング状態になる。ＴＦＴ：Ｔ１０のゲート−ソース間には寄生容量（図示せず）が存在するので、ノードＮ１の電位がハイレベルからローレベルに変化すると、ＴＦＴ：Ｔ１０のソース端子に接続された追加出力端子Ｚの電位はローレベルよりも低くなる（以下、このときの追加出力端子Ｚの電位をＶｃという）。

また、出力信号Ｑがローレベルになると、ＴＦＴ：Ｔ１１はオフ状態になり、ノードＮ３はフローティング状態になる。このときＴＦＴ：Ｔ１１が完全なオフ状態になる前に、ノードＮ３から出力端子Ｑに向けて電流が流れるので、ノードＮ３の電位はハイレベルから低下する。

第１リセット信号Ｒ１はＴＦＴ：Ｔ１３のドレイン端子にも供給されており、ＴＦＴ：Ｔ１３のドレイン−ゲート間には容量（図示せず）が存在する。このため、第１リセット信号Ｒ１がハイレベルになると、ＴＦＴ：Ｔ１３のゲート端子に接続されたノードＮ３の電位はハイレベルに引き上げられる。したがって、ノードＮ３の電位は、時刻ｔ２の直後にハイレベルから低下した後に、再びハイレベルに戻る。

時刻ｔ３において、第１リセット信号Ｒ１はハイレベルからローレベルに変化し、第２リセット信号Ｒ２（次々段の単位回路の出力）はローレベルからハイレベルに変化する。このとき、ＴＦＴ：Ｔ７〜Ｔ９はオフ状態になり、ＴＦＴ：Ｔ１２はオン状態になる。ＴＦＴ：Ｔ１２がオン状態になると、ノードＮ３の電位はローレベルに変化する。このとき追加出力端子Ｚはフローティング状態にあるので、ノードＮ３の電位がハイレベルからローレベルに変化すると、追加出力端子Ｚの電位は電位Ｖｃよりもさらに低くなる（以下、このときのノードＮ３の電位をオーバーシュート電位Ｖｏｓという）。

時刻ｔ４において、第２リセット信号Ｒ２はハイレベルからローレベルに変化する。このとき、ＴＦＴ：Ｔ１２はオフ状態になり、ノードＮ３はフローティング状態になる。この時点で、ノードＮ１、Ｎ３の電位は共にローレベルである。したがって、追加出力端子Ｚの電位は、ノードＮ１、Ｎ３の電位に引かれてローレベルに戻る。

ノードＮ１、ノードＮ３、および、追加出力端子Ｚの寄生容量を、それぞれ、Ｃｎ１、Ｃｎ３、Ｃｚとする。また、ノードＮ１の電位がＶａからローレベルに変化したときの電位変化量をΔＶ１、そのときの追加出力端子Ｚの電位変化量をΔＶｘ、ノードＮ３の電位がハイレベルからローレベルに変化したときの電位変化量をΔＶ３、そのときの追加出力端子Ｚの電位変化量をΔＶｙとする。電荷量保存の法則より、電位変化量ΔＶｘ、ΔＶｙは、近似的に次式（１）および（２）で与えられる。また、ローレベル電位（ロジックロー電位）をＶｇｌとすると、オーバーシュート電位Ｖｏｓは次式（３）で与えられる。
ΔＶｘ＝ΔＶ１×（Ｃｎ１／Ｃｚ） …（１）
ΔＶｙ＝ΔＶ３×（Ｃｎ３／Ｃｚ） …（２）
Ｖｏｓ＝Ｖｇｌ−ΔＶｘ−ΔＶｙ …（３）

オーバーシュート電位Ｖｏｓは、ローレベル電位Ｖｇｌよりも低く、ノードＮ１、Ｎ３および追加出力端子Ｚの寄生容量Ｃｎ１、Ｃｎ３、Ｃｚ、並びに、ノードＮ１、Ｎ３の電位変化量ΔＶ１、ΔＶ３によって決定される。ハイレベル電位はローレベル電位よりも高く、オーバーシュート電位Ｖｏｓはローレベル電位よりも低い。このようなオーバーシュート電位Ｖｏｓは、ローレベル電位を基準としてハイレベル電位とは逆極性の補償用電位となる。補償回路２１は、追加出力端子Ｚに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性の補償用電位を印加する。

図２に示すシフトレジスタに対して図３に示す４相のクロック信号を与え、ゲートスタートパルス信号ＧＳＰ、第１ゲートエンドパルス信号ＧＥＰ１および第２ゲートエンドパルス信号ＧＥＰ２を所定のタイミングで１水平走査期間だけハイレベルに制御する。これにより、初段の単位回路（１番目の単位回路ＵＣ（１））に入力されたパルスは、最終段の単位回路（ｍ番目の単位回路ＵＣ（ｍ））まで順に転送される。このとき、走査信号線ＧＬ１〜ＧＬｍの電位は、１水平走査期間ずつ順にハイレベルになる（図６を参照）。

また、図５に示すように、追加出力信号Ｚの電位は、出力信号Ｑがハイレベルのときにハイレベルになり、次にローレベルよりも低いレベル（電位Ｖｃ）になり、その後に電位Ｖｃよりもさらに低いレベル（オーバーシュート電位Ｖｏｓ）になる。追加出力信号Ｚは、第１リセット信号Ｒ１として、前段の単位回路１１に含まれるＴＦＴ：Ｔ８のゲート端子などに与えられる。言い換えると、ＴＦＴ：Ｔ８のゲート端子には、次段の単位回路１１から出力された追加出力信号Ｚが印加される。

以下、本実施形態に係るシフトレジスタの効果を説明する。ここで、単位回路１１から補償回路２１を除去したものを従来の単位回路といい、従来の単位回路を多段接続したものを従来のシフトレジスタという。従来のシフトレジスタでも、本実施形態に係るシフトレジスタと同様に、ＴＦＴ：Ｔ８のゲート端子には、次段の単位回路から出力された追加出力信号Ｚが印加される。

従来のシフトレジスタでは、追加出力信号Ｚは、出力信号Ｑと同じように変化する。より詳細には、追加出力信号Ｚは、通常時はローレベルで、１フレーム期間に１回ハイレベルになる。このため、従来のシフトレジスタでは、ＴＦＴ：Ｔ８に正極性のストレス電圧が繰り返し印加される。ところが、アモルファスシリコンＴＦＴや微結晶シリコンＴＦＴは、ゲート端子に電圧を繰り返し印加すると閾値電圧が変動するという特性を有する。このため、アモルファスシリコンや微結晶シリコンを用いてＴＦＴ：Ｔ８を形成した場合、時間の経過に伴い、ＴＦＴ：Ｔ８の閾値電圧が上昇し、出力信号Ｑの立ち下がり時間が遅くなるという問題が発生する。

そこで、本実施形態に係るシフトレジスタでは、ＴＦＴの閾値電圧がストレス電圧の極性に応じた方向に変化するという性質を利用する。図７は、アモルファスシリコンＴＦＴの閾値電圧の変化を示す図である。図７において、横軸はストレス電圧の印加時間を表し、縦軸は閾値電圧の変化量を表す。図７に示すように、アモルファスシリコンＴＦＴの閾値電圧は、正極性のストレス電圧を印加したときには上昇し、負極性のストレス電圧を印加したときには低下する。正極性のストレス電圧を印加したときの閾値電圧の上昇量を＋ΔＶｐ、負極性のストレス電圧を印加したときの閾値電圧の低下量を−ΔＶｍとし、２種類のストレス電圧の絶対値と印加時間を同じにしたとき、閾値電圧の上昇量と低下量の比（ΔＶｍ／ΔＶｐ）は例えば０．５〜１．０程度になる。

本実施形態に係るシフトレジスタの単位回路１１は、追加出力端子Ｚに所定のタイミングで、補償用電位としてオーバーシュート電位Ｖｏｓを印加する補償回路２１を含んでいる。このため、追加出力信号Ｚの電位は、ハイレベルになった後に、ローレベルよりも低いオーバーシュート電位Ｖｏｓになる。したがって、ＴＦＴ：Ｔ８のゲート端子には、ハイレベル電位と、これとは逆極性のオーバーシュート電位Ｖｏｓとが交互に印加される。

したがって、ＴＦＴ：Ｔ８のゲート端子にハイレベル電位を印加したために、ＴＦＴ：Ｔ８の閾値電圧が高くなった場合でも、ＴＦＴ：Ｔ８のゲート端子にハイレベル電位とは逆極性のオーバーシュート電位Ｖｏｓを印加することにより、ＴＦＴ：Ｔ８の閾値電圧を低く変化させ、ＴＦＴ：Ｔ８の閾値電圧の上昇を抑制することができる。例えば、従来のシフトレジスタでは、所定時間Ｔが経過した時点で、ＴＦＴ：Ｔ８の閾値電圧が１．０Ｖ上昇したとする。また、上記比（ΔＶｍ／ΔＶｐ）が０．５であるとする。この場合、本実施形態に係るシフトレジスタでは、時間Ｔが経過した時点で、ＴＦＴ：Ｔ８の閾値電圧は１．０Ｖ上昇すると共に０．５Ｖ低下するので、結果的に０．５Ｖしか上昇しない。

よって、本実施形態に係るシフトレジスタによれば、ＴＦＴ：Ｔ８の閾値電圧シフトを抑制し、出力信号Ｑの立ち下がり時間が時間の経過と共に遅くなることを防止することができる。また、ＴＦＴ：Ｔ８のチャネル幅を縮小して、ＴＦＴ：Ｔ８のレイアウト面積を縮小することもできる。また、単位回路１１の内部でオーバーシュート電位Ｖｏｓを生成できるので、シフトレジスタの外部に新たな電源回路を設ける必要がない。

以下、出力信号Ｑの立ち下がり時間の遅延を防止できる効果について説明する。ＴＦＴ：Ｔ８が線形領域で動作するとき、出力信号Ｑの立ち下がり時にＴＦＴ：Ｔ８を流れる電流Ｉは次式（４）で与えられる。
I＝(W/L)・μ・Cox・[(Vg-Vt)Vd-(1/2)Vd² ] …（４）
ただし、Ｗはゲート幅、Ｌはゲート長、μはキャリア移動度、Ｃｏｘはゲート酸化膜容量、Ｖｇはゲート印加電圧、Ｖｄはドレイン印加電圧、Ｖｔは閾値電圧である。

例えば、Ｗ＝５０００、Ｌ＝５、μ＝０．３、Ｃｏｘ＝２×１０^-8、Ｖｇ＝Ｖｄ＝３０（ただし、数値の単位はいずれも任意単位（ａ．ｕ．）。以下、同じ）であり、初期状態ではＶｔ＝２であるとする。この場合、初期状態でＴＦＴ：Ｔ８を流れる電流Ｉａは、式（４）より、Ｉａ＝２．３４×１０^-3となる。

従来のシフトレジスタでは、ＴＦＴ：Ｔ８の閾値電圧は、所定時間Ｔが経過した時点でＶｔ＝１０まで上昇するとする。この場合、時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流Ｉｂは、式（４）より、Ｉｂ＝０．９０×１０^-3となる。このように従来のシフトレジスタでは、時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流は、初期状態と比べて約６１％減少する。

本実施形態に係るシフトレジスタでは、閾値電圧の上昇量が、従来のシフトレジスタの５０％であるとする。この場合、ＴＦＴ：Ｔ８の閾値電圧は、時間Ｔが経過した時点でＶｔ＝６まで上昇する。このため、時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流Ｉｃは、式（４）より、Ｉｃ＝１．６２×１０^-3となる。このように本実施形態に係るシフトレジスタでは、時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流は、初期状態と比べて約３１％しか減少しない。時間Ｔが経過した時点において、本実施形態に係るシフトレジスタの出力信号Ｑの立ち下がり時間は、従来のシフトレジスタの約５６％（＝０．９０／１．６２）になる。

図８は、出力信号Ｑの信号波形図である。図８において、Ｔｇｆ１は本実施形態に係るシフトレジスタにおける出力信号Ｑの９０％−１０％立ち下がり時間を示し、Ｔｇｆ２は従来のシフトレジスタについて同じ立ち下がり時間を示す。上記の例では、本実施形態に係る立ち下がり時間Ｔｇｆ１は、従来の立ち下がり時間Ｔｇｆ２の約５６％になる。

次に、ＴＦＴ：Ｔ８のレイアウト面積を縮小できる効果について説明する。ＴＦＴ：Ｔ８で閾値電圧シフトが発生しても出力信号Ｑの立ち下がり時間を短縮する必要がない場合には、補償回路２１を設けてＴＦＴ：Ｔ８の閾値電圧シフトを抑制した分だけ、ＴＦＴ：Ｔ８のゲート幅を小さくし、ＴＦＴ：Ｔ８のレイアウト面積を縮小することができる。

例えば、従来のシフトレジスタについて、所定時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流がＩｂ＝０．９０×１０^-3となるように回路設計を行った結果、ＴＦＴ：Ｔ８のゲート幅が５０００になったとする。本実施形態に係るシフトレジスタにおいてＴＦＴ：Ｔ８のゲート幅を５０００にすると、時間Ｔが経過した時点でＴＦＴ：Ｔ８を流れる電流はＩｃ＝１．６２×１０^-3となる。ＴＦＴ：Ｔ８を流れる電流は０．９０×１０^-3でよいので、ＴＦＴ：Ｔ８のゲート幅を２８００（＝５０００×０．９０／１．６２）に縮小することができる。したがって、本実施形態に係るシフトレジスタのＴＦＴ：Ｔ８のレイアウト面積は、従来のシフトレジスタの約５６％（＝２８００／５０００）になる。

以上に示すように、本実施形態に係るシフトレジスタは、複数の単位回路１１を多段接続した構成を有し、複数のクロック信号ＣＫ１〜ＣＫ４に基づき動作する。単位回路１１は、一方の導通端子（ドレイン端子）に一のクロック信号（クロック信号ＣＫ１またはＣＫ２）が与えられ、他方の導通端子（ソース端子）が出力端子Ｑに接続された出力トランジスタ（ＴＦＴ：Ｔ２）と、与えられたセット信号Ｓに従い、出力トランジスタの制御端子にオン電位（ハイレベル電位）を印加する入力トランジスタ（ＴＦＴ：Ｔ１）と、与えられた第１リセット信号Ｒ１に従い、出力端子Ｑにオフ電位（ローレベル電位）を印加する出力リセットトランジスタ（ＴＦＴ：Ｔ８）と、制御端子および一方の導通端子（ゲート端子とドレイン端子）が出力トランジスタと同様の形態に接続され、他方の導通端子（ソース端子）が追加出力端子Ｚに接続された追加出力トランジスタ（ＴＦＴ：Ｔ１０）と、追加出力端子Ｚに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性の補償用電位（オーバーシュート電位Ｖｏｓ）を印加する補償回路２１とを含んでいる。出力リセットトランジスタには、第１リセット信号Ｒ１として、次段の単位回路１１から出力された追加出力信号Ｚが与えられる。

このため、各段の単位回路１１に含まれる出力リセットトランジスタには、所定のタイミングで、次段の単位回路１１から出力され、オフ電位を基準としてオン電位とは逆の極性を有する補償用電位が与えられる。したがって、オン電位を与えたために出力リセットトランジスタの閾値電圧が所定方向に変化（高く変化）した場合でも、オン電位とは逆極性の補償用電位を与えることにより、出力リセットトランジスタの閾値電圧を逆方向に変化（低く変化）させることができる。よって、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止することができる。また、出力リセットトランジスタのレイアウト面積を縮小することもできる。

また、補償回路２１は、出力信号Ｑに従いノードＮ３にオン電位を印加する第１トランジスタ（ＴＦＴ：Ｔ１１）と、第２リセット信号Ｒ２に従いノードＮ３にオフ電位を印加する第２トランジスタ（ＴＦＴ：Ｔ１２）と、ノードＮ３と追加出力端子Ｚの間に設けられたキャパシタＣａｐ２とを含んでいる。このように追加出力端子ＺとノードＮ３の間にキャパシタＣａｐ２を設け、ノードＮ３にオン電位とオフ電位を切り替えて印加することにより、追加出力端子Ｚにオフ電位を基準としてオン電位とは逆極性の補償用電位を印加することができる。

また、補償回路２１は、一方の導通端子（ドレイン端子）に第１リセット信号Ｒ１が与えられ、制御端子（ゲート端子）がノードＮ３に接続された第３トランジスタ（ＴＦＴ：Ｔ１３）をさらに含んでいる。このような第３トランジスタを設けることにより、第１リセット信号Ｒ１に従いノードＮ３にオン電位を印加することができる。また、第２トランジスタには、第２リセット信号Ｒ２として、次々段の単位回路から出力された追加出力信号Ｚが与えられる。これにより、次々段の単位回路から出力された追加出力信号に従いノードＮ３にオフ電位を印加し、次々段の単位回路の出力が変化したときに追加出力端子Ｚに補償用電位を印加することができる。

また、出力信号Ｑは、第１トランジスタの制御端子および一方の導通端子（ＴＦＴ：Ｔ１１のドレイン端子およびゲート端子）に与えられる。これにより、出力信号Ｑが変化したときにノードＮ３にオン電位を印加することができる。また、補償回路２１は、追加出力端子Ｚにオン電位が印加されるたびに、追加出力端子Ｚに補償用電位を印加する。このように追加出力端子Ｚにオン電位とこれとは逆極性の補償用電位とを交互に印加することにより、出力リセットトランジスタの閾値電圧シフトを効果的に抑制することができる。

また、単位回路１１は、与えられた第１リセット信号Ｒ１に従い、出力トランジスタの制御端子にオフ電位を印加する状態リセットトランジスタ（ＴＦＴ：Ｔ７）をさらに含んでいる。このような状態リセットトランジスタを設けることにより、出力トランジスタをオフ状態に制御することができる。また、単位回路１１は、与えられた他のクロック信号（クロック信号ＣＫ１またはＣＫ２）に従い、出力端子Ｑにオフ電位を印加する出力リセット補助トランジスタ（ＴＦＴ：Ｔ９）をさらに含んでいる。このような出力リセット補助トランジスタを設けることにより、他のクロック信号に従い出力信号を確実にリセットすることができる。

また、セット信号Ｓは、入力トランジスタの制御端子および一方の導通端子（ＴＦＴ：Ｔ１のゲート端子とドレイン端子）に与えられる。これにより、入力トランジスタを用いて出力トランジスタの制御端子にオン電位を印加することができる。また、入力トランジスタには、セット信号Ｓとして、前段の単位回路１１から出力された信号が与えられる。これにより、入力信号を順にシフトするシフトレジスタを構成することができる。

また、単位回路１１に含まれるすべてのトランジスタは、同じ導電型（Ｎチャネル型）である。同じ導電型のトランジスタを用いることにより、シフトレジスタの製造コストを削減することができる。また、本実施形態に係るシフトレジスタを含む走査信号線駆動回路４を備えた液晶表示装置によれば、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止したシフトレジスタを用いて、画面を正しく表示できる液晶表示装置を得ることができる。

（第２の実施形態）
本発明の第２の実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタと同じ構成（図２）を有し、第１の実施形態に係るシフトレジスタとは異なる単位回路を含んでいる。以下、本実施形態と第１の実施形態の相違点を説明し、第１の実施形態との共通点については説明を省略する。

図９は、本実施形態に係るシフトレジスタに含まれる単位回路の回路図である。図９に示す単位回路１２は、第１の実施形態に係る単位回路１１において、キャパシタＣａｐ２をＴＦＴ：Ｔ１４に置換したものである。単位回路１２では、ＴＦＴ：Ｔ１１〜Ｔ１４が補償回路２２を構成する。ＴＦＴ：Ｔ１４のドレイン端子とソース端子は、トランジスタＴ１０のソース端子と追加出力端子Ｚに接続される。トランジスタＴ１４のゲート端子は、ノードＮ３に接続される。このように接続されたＴＦＴ：Ｔ１４は、キャパシタＣａｐ２と同様の機能を有する。本実施形態に係るシフトレジスタは、第１の実施形態に係るシフトレジスタと同様に動作する。

したがって、本実施形態に係るシフトレジスタによれば、第１の実施形態と同様に、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止することができる。また、補償回路２２に含まれる容量は、ドレイン端子とソース端子を短絡して一方の電極とし、ゲート端子を他方の電極としたＴＦＴで構成されている。このように補償回路２２に含まれる容量をＴＦＴで構成することにより、シフトレジスタの製造コストを削減することができる。

（第３の実施形態）
図１０は、本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。図１０には、１次元状に並べて配置されたｍ個の単位回路１１が記載されている。ｍ個の単位回路１１のうち、奇数番目の単位回路１１を多段接続することにより、第１シフトレジスタが構成される。また、偶数番目の単位回路１１を多段接続することにより、第２シフトレジスタが構成される。以下、本実施形態と第１の実施形態の相違点を説明し、第１の実施形態との共通点については説明を省略する。本実施形態では、ｍは４の倍数であるとする。

図１０に示す２個のシフトレジスタには、ゲートクロック信号ＧＣＫとして４つのクロック信号ＣＫ１〜ＣＫ４が供給され、ゲートスタートパルス信号ＧＳＰとして第１ゲートスタートパルス信号ＧＳＰ１と第２ゲートスタートパルス信号ＧＳＰ２が供給され、ゲートエンドパルス信号ＧＥＰとして第１〜第４ゲートエンドパルス信号ＧＥＰ１〜ＧＥＰ４が供給される。

ｋを１以上（ｍ／４）以下の整数としたとき、（４ｋ−３）番目の単位回路ＵＣ（４ｋ−３）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４がそれぞれ入力される。（４ｋ−２）番目の単位回路ＵＣ（４ｋ−２）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ４、ＣＫ３、ＣＫ１、ＣＫ２がそれぞれ入力される。（４ｋ−１）番目の単位回路ＵＣ（４ｋ−１）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ２、ＣＫ１、ＣＫ４、ＣＫ３がそれぞれ入力される。４ｋ番目の単位回路ＵＣ（４ｋ）には、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤとして、クロック信号ＣＫ３、ＣＫ４、ＣＫ２、ＣＫ１がそれぞれ入力される。

１番目の単位回路ＵＣ（１）には、セット信号Ｓとして、第１ゲートスタートパルス信号ＧＳＰ１が入力される。２番目の単位回路ＵＣ（２）には、セット信号Ｓとして、第２ゲートスタートパルス信号ＧＳＰ２が入力される。１番目および２番目以外の単位回路ＵＣ（ｉ）には、セット信号Ｓとして、２つ前の単位回路ＵＣ（ｉ−２）から出力された出力信号Ｑが入力される。

（ｍ−３）番目の単位回路ＵＣ（ｍ−３）には、第２リセット信号Ｒ２として、第１ゲートエンドパルス信号ＧＥＰ１が入力される。（ｍ−２）番目の単位回路ＵＣ（ｍ−２）には、第２リセット信号Ｒ２として、第２ゲートエンドパルス信号ＧＥＰ２が入力される。（ｍ−１）番目の単位回路ＵＣ（ｍ−１）には、第１リセット信号Ｒ１として第１ゲートエンドパルス信号ＧＥＰ１が入力され、第２リセット信号Ｒ２として第３ゲートエンドパルス信号ＧＥＰ３が入力される。ｍ番目の単位回路ＵＣ（ｍ）には、第１リセット信号Ｒ１として第２ゲートエンドパルス信号ＧＥＰ２が入力され、第２リセット信号Ｒ２として第４ゲートエンドパルス信号ＧＥＰ４が入力される。（ｍ−１）番目およびｍ番目以外の単位回路ＵＣ（ｉ）には、第１リセット信号Ｒ１として２つ後の単位回路ＵＣ（ｉ＋２）から出力された追加出力信号Ｚが入力される。（ｍ−３）番目〜ｍ番目以外の単位回路ＵＣ（ｉ）には、第２リセット信号Ｒ２として、４つ後の単位回路ＵＣ（ｉ＋４）から出力された追加出力信号Ｚが入力される。ｉ番目の走査信号線ＧＬｉは、ｉ番目の単位回路ＵＣ（ｉ）から出力された出力信号Ｑに基づき駆動される。

奇数番目の単位回路１１で構成された第１シフトレジスタでは、２つ前の単位回路は前段の単位回路に相当し、２つ後の単位回路は次段の単位回路に相当する。偶数番目の単位回路１１で構成された第２シフトレジスタでも、これと同様である。このように図１０に示す２個のシフトレジスタでは、各段の単位回路には、セット信号Ｓとして前段の単位回路から出力された出力信号Ｑが与えられ、第１リセット信号Ｒ１として次段の単位回路から出力された追加出力信号Ｚが与えられ、第２リセット信号Ｒ２として次々段の単位回路から出力された追加出力信号Ｚが与えられる。

図１１は、クロック信号ＣＫ１〜ＣＫ４のタイミングチャートである。図１１に示すように、クロック信号ＣＫ１〜ＣＫ４は、いずれも、２水平走査期間おきにハイレベルになる。クロック信号ＣＫ１〜ＣＫ４の位相間の関係は、第１の実施形態と同じである。単位回路１１の構成は、第１の実施形態と同じである（図４を参照）。単位回路１１のタイミングチャートは、図５において１水平走査期間を２水平走査期間に変更したものと同じである。

図１０に示す２個のシフトレジスタに対して図１１に示す４相のクロック信号を与え、第１および第２ゲートスタートパルス信号ＧＳＰ１、ＧＳＰ２、並びに、第１〜第４ゲートエンドパルス信号ＧＥＰ１〜ＧＥＰ４を所定のタイミングで２水平走査期間だけハイレベルに制御する。これにより、第１シフトレジスタの初段（１番目の単位回路ＵＣ（１））に入力されたパルスは、最終段（（ｍ−１）番目の単位回路ＵＣ（ｍ−１））まで順に転送され、第２シフトレジスタの初段（２番目の単位回路ＵＣ（２））に入力されたパルスは、最終段（ｍ番目の単位回路ＵＣ（ｍ））まで順に転送される。このとき、走査信号線ＧＬ１〜ＧＬｍの電位は、１水平走査期間ずつ遅れて２水平走査期間ずつ順にハイレベルになる（図１２を参照）。

図１２に示すように、ｉ番目の走査信号線ＧＬｉの選択期間は、前半部と後半部に２分割される。前半部では、走査信号線ＧＬｉと共に１つ前の走査信号線ＧＬｉ−１が選択され、走査信号線ＧＬｉに対するプリチャージ（予備的な充電）が行われる。後半部では、走査信号線ＧＬｉと共に１つ後の走査信号線ＧＬｉ＋１が選択され、走査信号線ＧＬｉに対するメインチャージ（主たる充電）が行われる。

本実施形態に係るシフトレジスタでも、第１の実施形態と同様に、単位回路１１は、追加出力端子Ｚに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性のオーバーシュート電位Ｖｏｓを印加する補償回路２１を含んでいる。したがって、本実施形態に係るシフトレジスタによれば、第１の実施形態と同様に、出力リセットトランジスタの閾値電圧シフトを抑制し、出力信号のリセット時間が時間の経過と共に遅くなることを防止することができる。

なお、本発明の実施形態に係るシフトレジスタについては、以下の変形例を構成することができる。例えば、図４および図９に示す単位回路１１、１２に代えて、図１３〜図１６に示す単位回路１３〜１６を多段接続してもよい。単位回路１３〜１６は、いずれも、追加出力端子Ｚに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性のオーバーシュート電位Ｖｏｓを印加する補償回路２１を含んでいる。

単位回路１３（図１３）では、セット信号ＳはＴＦＴ：Ｔ１のゲート端子（入力トランジスタの制御端子）に与えられ、ＴＦＴ：Ｔ１のドレイン端子（入力トランジスタの一方の導通端子）にはハイレベル電位ＶＤＤが固定的に印加される。この回路構成でも、ＴＦＴ：Ｔ１を用いてＴＦＴ：Ｔ２のゲート端子にオン電位を印加することができる。単位回路１４（図１４）では、ＴＦＴ：Ｔ１１のゲート端子は出力端子Ｑに接続され、ＴＦＴ：Ｔ１１のドレイン端子にはハイレベル電位ＶＤＤが固定的に印加される。この回路構成でも、ＴＦＴ：Ｔ１１を用いてノードＮ３にオン電位を印加することができる。単位回路１５（図１５）は、ＴＦＴ：Ｔ７（状態リセットトランジスタ）を含んでいない。単位回路１６（図１６）は、ＴＦＴ：Ｔ９（出力リセット補助トランジスタ）を含んでいない。単位回路１５、１６を用いることにより、回路量を削減することができる。また、単位回路１１〜１６の特徴をその性質に反しない限り任意に組み合わせた単位回路を多段接続してもよい。

また、追加出力信号Ｚを第１リセット信号Ｒ１として前段の単位回路に供給しながら、第２リセット信号Ｒ２として前々段の単位回路に供給するだけでなく、追加出力信号Ｚをセット信号Ｓとして次段の単位回路に供給してもよい。また、単位回路に含まれるすべてのトランジスタは、Ｐチャネル型でもよい。あるいは、単位回路をＰチャネル型トランジスタとＮチャネル型トランジスタで構成してもよい。また、本発明は、液晶表示装置以外の表示装置や撮像装置などに含まれるシフトレジスタにも適用することができる。

本発明のシフトレジスタは、出力信号のリセット時間が時間の経過と共に遅くなることを防止できるという特徴を有するので、表示装置の駆動回路や撮像装置の駆動回路など、各種の電子回路に利用することができる。

１…電源
２…ＤＣ／ＤＣコンバータ
３…表示制御回路
４…走査信号線駆動回路
５…映像信号線駆動回路
６…共通電極駆動回路
７…画素領域
８…液晶パネル
１１〜１６…単位回路
２１、２２…補償回路

Claims (16)

1. 複数の単位回路を多段接続した構成を有し、複数のクロック信号に基づき動作するシフトレジスタであって、
   前記単位回路は、
   一方の導通端子に一のクロック信号が与えられ、他方の導通端子が出力ノードに接続された出力トランジスタと、
   与えられたセット信号に従い、前記出力トランジスタの制御端子にオン電位を印加する入力トランジスタと、
   与えられた出力リセット信号に従い、前記出力ノードにオフ電位を印加する出力リセットトランジスタと、
   制御端子および一方の導通端子が前記出力トランジスタと同様の形態に接続され、他方の導通端子が追加出力ノードに接続された追加出力トランジスタと、
   前記追加出力ノードに所定のタイミングで、オフ電位を基準としてオン電位とは逆極性の補償用電位を印加する補償回路とを含み、
   前記出力リセットトランジスタには、前記出力リセット信号として、次段の単位回路に含まれる追加出力ノードから出力された信号が与えられることを特徴とする、シフトレジスタ。
2. 前記補償回路は、
   前記出力ノードから出力される信号に従い、内部ノードにオン電位を印加する第１トランジスタと、
   与えられた補償制御信号に従い、前記内部ノードにオフ電位を印加する第２トランジスタと、
   前記内部ノードと前記追加出力ノードとの間に設けられた容量とを含むことを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記補償回路は、一方の導通端子に前記出力リセット信号が与えられ、制御端子が前記内部ノードに接続された第３トランジスタをさらに含むことを特徴とする、請求項２に記載のシフトレジスタ。
4. 前記第２トランジスタには、前記補償制御信号として、次々段の単位回路に含まれる追加出力ノードから出力された信号が与えられることを特徴とする、請求項２に記載のシフトレジスタ。
5. 前記容量が、２個の導通端子を短絡して一方の電極とし、制御端子を他方の電極とした薄膜トランジスタで構成されていることを特徴とする、請求項２に記載のシフトレジスタ。
6. 前記出力ノードから出力される信号は、前記第１トランジスタの制御端子および一方の導通端子に与えられることを特徴とする、請求項２に記載のシフトレジスタ。
7. 前記出力ノードから出力される信号は前記第１トランジスタの制御端子に与えられ、前記第１トランジスタの一方の導通端子にはオン電位が固定的に印加されることを特徴とする、請求項２に記載のシフトレジスタ。
8. 前記補償回路は、前記追加出力ノードにオン電位が印加されるたびに、前記追加出力ノードに前記補償用電位を印加することを特徴とする、請求項１に記載のシフトレジスタ。
9. 前記単位回路は、与えられた状態リセット信号に従い、前記出力トランジスタの制御端子にオフ電位を印加する状態リセットトランジスタをさらに含むことを特徴とする、請求項１に記載のシフトレジスタ。
10. 前記単位回路は、与えられた他のクロック信号に従い、前記出力ノードにオフ電位を印加する出力リセット補助トランジスタをさらに含むことを特徴とする、請求項１に記載のシフトレジスタ。
11. 前記セット信号は、前記入力トランジスタの制御端子および一方の導通端子に与えられることを特徴とする、請求項１に記載のシフトレジスタ。
12. 前記セット信号は前記入力トランジスタの制御端子に与えられ、前記入力トランジスタの一方の導通端子にはオン電位が固定的に印加されることを特徴とする、請求項１に記載のシフトレジスタ。
13. 前記入力トランジスタには、前記セット信号として、前段の単位回路から出力された信号が与えられることを特徴とする、請求項１に記載のシフトレジスタ。
14. 前記単位回路に含まれるすべてのトランジスタは、同じ導電型であることを特徴とする、請求項１に記載のシフトレジスタ。
15. 前記単位回路に含まれるトランジスタは、酸化物半導体を用いて形成されていることを特徴とする、請求項１に記載のシフトレジスタ。
16. ２次元状に配置された複数の画素回路と、
    請求項１〜１５のいずれかに記載のシフトレジスタを含む駆動回路とを備えた、表示装置。

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