CN100495578C - 移位寄存器、移位寄存器阵列以及平面显示装置 - Google Patents
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Abstract
一种平面显示装置包含移位寄存阵列，该移位寄存阵列具有多个移位寄存电路。至少一移位寄存电路包含移位寄存单元、第一薄膜晶体管以及第二薄膜晶体管。移位寄存单元用以接收启动信号，且具有第一输出端及第二输出端。第一薄膜晶体管的栅极耦接至第一输出端，第一薄膜晶体管的第二极接收频率信号。第二薄膜晶体管的栅极耦接至第一薄膜晶体管的第一极，第二薄膜晶体管的第二极耦接至第一薄膜晶体管的第二极，第二薄膜晶体管的第一极耦接至该第二输出端。
Description
技术领域
本发明是关于一种平面显示装置；特别是关于一种移位寄存阵列的移位寄存电路。
背景技术
目前多数的液晶显示器皆于面板设置栅极驱动器(gate driver)与源极驱动器(source driver)，用以产生栅极脉冲信号(gate pulse signal)与数据信号(data signal)。然而，由于此方式的成本较高，其它替代方式因而产生，例如，于玻璃基板上制作电路功能等同于栅极驱动器的移位寄存器(shiftregister)，此即所谓的集成驱动电路。
将集成驱动电路应用于大尺寸的液晶显示装置时，需要较大的功率，是故，需于移位寄存器的输出端设置尺寸较大的薄膜晶体管。然而，此种设置方式将使得移位寄存器的输出波形产生耦合现象，造成液晶显示装置运作不正常。
图1是描绘已知的移位寄存器1结构。图中CK代表正相频率信号、XCK代表反相频率信号、N-1代表移位寄存器1的输入、以及N代表移位寄存器1的输出。当应用移位寄存器1于大尺寸的液晶显示装置时，此设计面临两个极大的缺失。当XCK信号拉起时，即为CK下降时，节点P的电荷被移位寄存器1释出，造成移位寄存器1的输出波形N的下拉时间延长。请参阅图2，其是描绘移位寄存器1的频率图。虚线21及虚线22所指之处分别为XCK上升及CK下降之处，此一时刻，节点P的电荷立即下降，由虚线23所指之处可知。图3是描绘移位寄存器1的输出波形，由虚线31所指之处可知，移位寄存器1的输出波形所需的下拉时间约为12.4微秒。对液晶显示装置而言，此一时间太长。再者，当晶体管101的尺寸加大时，输出端N的耦合效应也随之加重，进而造成下一级移位寄存器误动，严重影响显示质量。
综上所述，现存应用于液晶显示装置的移位寄存器普遍存在严重的耦合效应，以及输出波形的下拉时间过长。是故，如何设计一种能同时解决此二问题的移位寄存器，仍为极待研究的课题。
发明内容
本发明的一目的在于提供一种移位寄存电路，包含移位寄存单元、第一薄膜晶体管以及第二薄膜晶体管。该移位寄存单元用以接收启动信号，且具有第一输出端及第二输出端。该第一薄膜晶体管具有栅极、第一极以及第二极，该第一薄膜晶体管的该栅极耦接至该第一输出端，该第一薄膜晶体管的该第二极接收频率信号。该第二薄膜晶体管具有栅极、第一极以及第二极，该第二薄膜晶体管的该栅极耦接至该第一薄膜晶体管的该第一极，该第二薄膜晶体管的该第二极耦接至该第一薄膜晶体管的该第二极，该第二薄膜晶体管的该第一极耦接至该第二输出端。其中该第二薄膜晶体管的通道宽度大于该第一薄膜晶体管的通道宽度。
本发明的另一目的在于提供一种移位寄存阵列，具有多个串接的移位寄存电路。至少一移位寄存电路包含移位寄存单元、第一薄膜晶体管以及第二薄膜晶体管。该移位寄存单元用以接收前一级的移位寄存电路的输出信号，且具有第一输出端及第二输出端。该第一薄膜晶体管具有栅极、第一极以及第二极，该第一薄膜晶体管的该栅极耦接至该第一输出端，该第一薄膜晶体管的该第二极耦接至频率信号。该第二薄膜晶体管具有栅极、第一极以及第二极，该第二薄膜晶体管的该栅极耦接至该第一薄膜晶体管的该第一极，该第二薄膜晶体管的该第二极耦接至该第一薄膜晶体管的该第二极，该第二薄膜晶体管的该第一极耦接至该第二输出端。其中该第二薄膜晶体管的通道宽度大于该第一薄膜晶体管的通道宽度。
本发明的又一目的在于提供一种平面显示装置，至少包含一显示阵列以及一移位寄存阵列。该显示阵列具有多个像素，该移位寄存阵列具有多个移位寄存电路，每一个移位寄存电路用以驱动该显示阵列的一列像素。至少一移位寄存电路包含移位寄存单元、第一薄膜晶体管以及第二薄膜晶体管。该移位寄存单元用以接收启动信号，且具有第一输出端及第二输出端。该第一薄膜晶体管具有栅极、第一极以及第二极，该第一薄膜晶体管的该栅极耦接至该第一输出端，该第一薄膜晶体管的该第二极接收频率信号。该第二薄膜晶体管具有栅极、第一极以及第二极，该第二薄膜晶体管的该栅极耦接至该第一薄膜晶体管的该第一极，该第二薄膜晶体管的该第二极耦接至该第一薄膜晶体管的该第二极，该第二薄膜晶体管的该第一极耦接至该第二输出端。其中该第二薄膜晶体管的通道宽度大于该第一薄膜晶体管的通道宽度。
通过上述的配置，本发明可降低移位寄存器的输出级受频率信号影响而产生的耦合效应，并缩短输出波形的下拉时间。
在参阅图式及随后描述的实施方式后，本领域技术人员便可了解本发明的其它目的，以及本发明的技术手段及实施态样。
附图说明
图1是描绘已知移位寄存器示意图；
图2是描绘图1所使用的频率图；
图3是描绘图1的移位寄存器输出波形；
图4A是描绘第一实施例的显示面板；
图4B是描绘第一实施例的移位寄存阵列；
图4C是描绘第一实施例的移位寄存器；
图5是描绘第一实施例的频率图；
图6是描绘第一实施例的移位寄存电路的输出波形；以及
图7是描绘第二实施例的移位寄存器。
[主要元件标号说明]
1：移位寄存器 101：晶体管
4：平面显示面板
41：移位寄存阵列 42：栅极驱动电路
43：数据驱动电路 411：像素
44：移位寄存阵列 45：第N级移位寄存电路
451：第一薄膜晶体管 452：第二薄膜晶体管
453：第三薄膜晶体管 454：第四薄膜晶体管
455：第五薄膜晶体管 456：第六薄膜晶体管
457：第七薄膜晶体管 458：第八薄膜晶体管
459：第九薄膜晶体管 460：第十薄膜晶体管
461：第十一薄膜晶体管 462：第十二薄膜晶体管
463：第十三薄膜晶体管 470：移位寄存单元
471：第一输出端 472：第二输出端
473：下拉模块
751：第一薄膜晶体管 752：第二薄膜晶体管
具体实施方式
本发明的第一实施例为一种平面显示装置，特别是一种液晶显示装置，其包含显示面板4如图4A所描绘。显示面板4具有显示阵列41、栅极驱动电路42、以及数据驱动电路43。该显示阵列41包含多个像素411。图4B描绘该栅极驱动电路42所包含的移位寄存阵列44，该移位寄存阵列44具有多个移位寄存电路，每一级移位寄存电路的输出为下一级移位寄存电路的输入。这些移位寄存电路间的连接关系为本领域技术人员所熟知，故不多赘述。每一个移位寄存电路用以驱动该显示阵列的一列像素。例如，第N级移位寄存电路45用以驱动第N列像素。
一般而言，每一级的移位寄存电路的结构都相同，但本发明并不限定每一级的移位寄存电路的结构需相同。图4C描绘第一实施例的第N级移位寄存电路45。该移位寄存电路45包含第一薄膜晶体管451、第二薄膜晶体管452、第三薄膜晶体管453、第四薄膜晶体管454、第五薄膜晶体管455、第六薄膜晶体管456、第七薄膜晶体管457、第八薄膜晶体管458、第九薄膜晶体管459、第十薄膜晶体管460、第十一薄膜晶体管461、第十二薄膜晶体管462以及第十三薄膜晶体管463。图中，STN-1代表第N级移位寄存器45的输入信号，亦即来自于第N-1级移位寄存器的输出，对应至图4B的ST。N代表第N级移位寄存器的输出，CK代表正相频率信号，而XCK代表反相频率信号。
第一实施例中，第三薄膜晶体管453、第四薄膜晶体管454、第五薄膜晶体管455、第六薄膜晶体管456、第七薄膜晶体管457、第八薄膜晶体管458、第九薄膜晶体管459、第十薄膜晶体管460、第十一薄膜晶体管461、第十二薄膜晶体管462以及第十三薄膜晶体管463形成移位寄存单元470。移位寄存单元470用以接收启动信号，且具有第一输出端471及第二输出端472。该第二输出端472耦接至第N列像素PIXEL N，并驱动之。此外，第二输出端472耦接至后一级的移位寄存电路。
详言之，所有晶体管皆具有栅极、第一极以及第二极。在此实施例中，第一极是指源极，第二极是指漏极。第三薄膜晶体管453的栅极接收输入信号STN-1，第四薄膜晶体管454的栅极接收反相频率信号XCK，第四薄膜晶体管454的第一极耦接至第三薄膜晶体管453的第一极，第四薄膜晶体管454的第二极耦接至第三薄膜晶体管453的第二极及输入信号STN-1，第五薄膜晶体管455的栅极亦接收信号STN-1，第五薄膜晶体管455的第一极耦接至电源VSS。第六薄膜晶体管456的栅极接收正相频率信号CK，第六薄膜晶体管456的第一极耦接至第五薄膜晶体管455的第二极，第六薄膜晶体管456的第二极耦接至第六薄膜晶体管456的栅极，第七薄膜晶体管457的栅极接收该反相频率信号XCK，第七薄膜晶体管457的第一极耦接至电源VSS，第七薄膜晶体管457的第二极耦接至第五薄膜晶体管455的第二极，第八薄膜晶体管458的栅极耦接至第五薄膜晶体管455的第二极，第八薄膜晶体管458的第一极耦接至电源VSS，第八薄膜晶体管458的第二极耦接至第三薄膜晶体管453的第一极，第九薄膜晶体管459的栅极耦接至第五薄膜晶体管455的第二极，第九薄膜晶体管459的第一极耦接至电源VSS，第十薄膜晶体管460的栅极耦接至第九薄膜晶体管459的第二极，第十薄膜晶体管460的第一极耦接至电源VSS，第十薄膜晶体管460的第二极耦接至第五薄膜晶体管455的第二极，第十一薄膜晶体管461的栅极接收该反相频率信号XCK，第十一薄膜晶体管461的第一极耦接至电源VSS，第十一薄膜晶体管461的第二极耦接至第九薄膜晶体管459的第二极，第十二薄膜晶体管462的栅极接收下一级移位寄存电路的输出信号N+1，第十二薄膜晶体管462的第一极耦接至电源VSS，第十二薄膜晶体管462的第二极耦接至第九薄膜晶体管459的第二极，第十三薄膜晶体管463的栅极耦接第十二薄膜晶体管462的栅极，第十三薄膜晶体管463的第一极耦接至电源VSS，第十三薄膜晶体管463的第二极耦接至第三薄膜晶体管453的第一极。第十二薄膜晶体管462及第十三薄膜晶体管463形成下拉模块473，用以使节点Q的波形于拉起时，于特定时间内维持一定的电压电平。
移位寄存单元470的第一输出端471为第三薄膜晶体管453的第一极，第二输出端472为第十二薄膜晶体管462的第二极。此外，第一薄膜晶体管451的栅极耦接至移位寄存单元470的第一输出端471，亦即第三薄膜晶体管453的第一极，第一薄膜晶体管451的第二极接收该正相频率信号CK，第二薄膜晶体管452的栅极耦接至第一薄膜晶体管451的第一极，第二薄膜晶体管452的第一极耦接至移位寄存单元470的第二输出端472，亦即第十二薄膜晶体管462的第二极，第二薄膜晶体管452的第二极耦接至第一薄膜晶体管451的第二极。
第一实施例中，第二薄膜晶体管452的通道宽度大于第一薄膜晶体管451的通道宽度，例如两者比值为10:1，即第二薄膜晶体管452的通道宽度为12000微米，第一薄膜晶体管451的通道宽度为1200微米。由于第一薄膜晶体管451的寄生电容较小，如此可降低移位寄存单元45输出端的耦合效应。
要强调的是，第二薄膜晶体管452及第一薄膜晶体管451的通道宽度并不限于上述数字，只要前者的通道宽度大于后者即可达到本发明的目的。
图5是描绘第一实施例的频率图。由虚线51所指之处可知，当反相频率XCK拉起且正相频率CK下降时，节点Q尚保留些许电荷，使第一薄膜晶体管451维持开启的状态，以继续处理输出信号PIXEL N，亦即继续处理波形PIXELN的下降部分。是故，第一实施例的输出波形的下降时间较为短暂。由图6可知，第一实施例的输出波形的下降时间较为短暂，约为3.9微秒。
图7是描绘本发明的第二实施例，其亦为显示装置，与第一实施例的差别在于，第二实施例的移位寄存电路7的第一薄膜晶体管751的第一极耦接STN，即下一级移位寄存电路的ST处，而第二薄膜晶体管752的第一极仅耦接至像素PIXEL N。此配置的优点在于，当此级移位寄存电路的第二薄膜晶体管752或像素无法正常运作时，并不会影响到下一级移位寄存电路的运作。
综上所述，本发明于移位寄存电路的输出端适当连接二个薄膜晶体管，由于第一薄膜晶体管小于第二薄膜晶体管的尺寸，是故耦合电容值随之降低，进而减少下一级移位寄存电路的误操作。此外，本发明的下拉模块于反向频率上升且正相频率下拉之时，保留节点Q的些许电荷，因而缩短输出波形的下拉时间。因此，利用本发明的液晶显示装置可有较稳定的显示效果。
惟上述实施例仅为例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的技术原理及精神的情况下，对上述实施例进行修改及变化。因此本发明的权利保护范围应如所述的权利要求范围所列。
Claims (18)
1.一种移位寄存电路，包含：
移位寄存单元，用以接收启动信号，且具有第一输出端及第二输出端；
第一薄膜晶体管，具有栅极、第一极以及第二极，其中该第一薄膜晶体管的该栅极耦接至该第一输出端，该第一薄膜晶体管的该第二极接收频率信号；以及
第二薄膜晶体管，具有栅极、第一极以及第二极，其中该第二薄膜晶体管的该栅极耦接至该第一薄膜晶体管的该第一极，该第二薄膜晶体管的该第二极耦接至该第一薄膜晶体管的该第二极，该第二薄膜晶体管的该第一极耦接至该第二输出端，
其中该第二薄膜晶体管的通道宽度大于该第一薄膜晶体管的通道宽度。
2.根据权利要求1所述的移位寄存电路，其中该第二薄膜晶体管的通道宽度与该第一薄膜晶体管的通道宽度的比值为10∶1。
3.根据权利要求1所述的移位寄存电路，其中该第一薄膜晶体管的通道宽度为1200微米，该第二薄膜晶体管的通道宽度为12000微米。
4.根据权利要求1所述的移位寄存电路，其中该移位寄存电路用以驱动显示阵列中的一列像素，该第二输出端耦接至该像素。
5.根据权利要求1所述的移位寄存电路，其中该第二输出端耦接至后一级的移位寄存电路。
6.根据权利要求1所述的移位寄存电路，其中该第一薄膜晶体管的源极耦接至后一级的移位寄存电路。
7.一种移位寄存阵列，具有多个串接的移位寄存电路，至少一移位寄存电路包含：
移位寄存单元，用以接收前一级的移位寄存电路的输出信号，且具有第一输出端及第二输出端；
第一薄膜晶体管，具有栅极、第一极以及第二极，其中该第一薄膜晶体管的该栅极耦接至该第一输出端，该第一薄膜晶体管的该第二极耦接至频率信号；以及
第二薄膜晶体管，具有栅极、第一极以及第二极，其中该第二薄膜晶体管的该栅极耦接至该第一薄膜晶体管的该第一极，该第二薄膜晶体管的该第二极耦接至该第一薄膜晶体管的该第二极，该第二薄膜晶体管的该第一极耦接至该第二输出端，
其中该第二薄膜晶体管的通道宽度大于该第一薄膜晶体管的通道宽度。
8.根据权利要求7所述的移位寄存阵列，其中该第二薄膜晶体管的通道宽度与该第一薄膜晶体管的通道宽度的比值为10∶1。
9.根据权利要求7所述的移位寄存阵列，其中该第一薄膜晶体管的通道宽度为1200微米，该第二薄膜晶体管的通道宽度为12000微米。
10.根据权利要求7所述的移位寄存阵列，其中该移位寄存阵列用以驱动显示阵列，该第二输出端耦接至该显示阵列的相对应像素。
11.根据权利要求7所述的移位寄存阵列，其中该第二输出端耦接至后一级的移位寄存电路。
12.根据权利要求7所述的移位寄存阵列，其中该第一薄膜晶体管的该第一极耦接至后一级的移位寄存电路。
13.一种平面显示装置，包含：
显示阵列，具有多个像素；以及
移位寄存阵列，具有多个移位寄存电路，每一个移位寄存电路用以驱动该显示阵列的一列像素，至少一移位寄存电路包含：
移位寄存单元，用以接收启动信号，且具有第一输出端及第二输出端；
第一薄膜晶体管，具有栅极、第一极以及第二极，其中该第一薄膜晶体管的该栅极耦接至该第一输出端，该第一薄膜晶体管的该第二极接收频率信号；以及
第二薄膜晶体管，具有栅极、第一极以及第二极，其中该第二薄膜晶体管的该栅极耦接至该第一薄膜晶体管的该第一极，该第二薄膜晶体管的该第二极耦接至该第一薄膜晶体管的该第二极，该第二薄膜晶体管的该第一极耦接至该第二输出端，
其中该第二薄膜晶体管的通道宽度大于该第一薄膜晶体管的通道宽度。
14.根据权利要求13所述的平面显示装置，其中该第二薄膜晶体管的通道宽度与该第一薄膜晶体管的通道宽度的比值为10:1。
15.根据权利要求13所述的平面显示装置，其中该第一薄膜晶体管的通道宽度为1200微米，该第二薄膜晶体管的通道宽度为12000微米。
16.根据权利要求13所述的平面显示装置，其中该第二输出端耦接至该像素。
17.根据权利要求13所述的平面显示装置，其中该第二输出端耦接至后一级的移位寄存电路。
18.根据权利要求13所述的平面显示装置，其中该第一薄膜晶体管的该第一极耦接至后一级的移位寄存电路。
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Effective date of registration: 20240201 Address after: 825 Watercreek Avenue, Allen, Texas, USA, Unit 250 Patentee after: Optoelectronic Science Co.,Ltd. Country or region after: U.S.A. Address before: Hsinchu City, Taiwan, China Patentee before: AU OPTRONICS Corp. Country or region before: China |
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