JP5420072B2 - シフトレジスタ - Google Patents
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Description
前記単位回路は、
第1の導通端子に一のクロック信号が与えられ、第2の導通端子が出力ノードに接続された出力トランジスタと、
与えられたセット信号に従い、前記出力トランジスタの制御端子にオン電位を印加するセットトランジスタと、
与えられたリセット信号に従い、前記出力トランジスタの制御端子にオフ電位を印加するリセットトランジスタと、
一方の電極が前記出力トランジスタの制御端子に接続され、他方の電極が第1のノードに接続された容量と、
クロック信号の変化に伴う前記出力トランジスタの制御端子電位の変動を防止するために、前記容量の他方の電極に、前記出力トランジスタの制御端子電位がオフ電位のときには、前記第1のノードに前記出力トランジスタに与えられたクロック信号とは逆相の逆相クロック信号を与え、前記制御端子電位がオン電位のときには前記第1のノードにオフ電位を印加する補償回路とを含むことを特徴とする。
前記補償回路は、前記クロック信号に従い、前記第1のノードにオフ電位を印加する第1トランジスタと、前記逆相クロック信号に従い、前記第1のノードにオン電位を印加する第2トランジスタと、前記出力トランジスタの制御端子電位がオン電位のときに、前記第1のノードにオフ電位を印加する第3トランジスタとを含むことを特徴とする。
前記補償回路は、前記第1のノードの電位がオン電位のときに、前記出力トランジスタの制御端子にオフ電位を印加する第4トランジスタをさらに含むことを特徴とする。
前記容量は、前記出力トランジスタの第1の導通端子と制御端子の間の寄生容量と同程度の静電容量を有することを特徴とする。
前記単位回路に含まれるトランジスタはボトムゲート型トランジスタで構成され、
前記容量は、前記出力トランジスタの制御端子に接続されたトランジスタとは別個に形成されていることを特徴とする。
前記単位回路に含まれるトランジスタはボトムゲート型トランジスタで構成され、
前記容量は、前記出力トランジスタの制御端子に接続された一のトランジスタの制御端子と一方の導通端子と間の寄生容量として形成されていることを特徴とする。
前記単位回路は、前記リセット信号に従い、前記出力ノードにオフ電位を印加する出力リセットトランジスタをさらに含むことを特徴とする。
図2は、本発明の第1の実施形態に係るシフトレジスタの構成を示すブロック図である。図2に示すシフトレジスタ10は、1次元状に並べて配置されたm個の単位回路11を含んでいる。以下、i番目(iは1以上m以下の整数)に配置された単位回路11をi番目の単位回路という。
本発明の第2の実施形態に係るシフトレジスタは、第1の実施形態に係るシフトレジスタと同じ構成(図2)を有し、第1の実施形態に係るシフトレジスタとは異なる単位回路を含んでいる。以下、本実施形態と第1の実施形態との相違点を説明する。
図11は、参考例に係るシフトレジスタの構成を示すブロック図である。図11に示すシフトレジスタ30は、1次元状に並べて配置されたm個の単位回路31を含んでいる。以下、本参考例と第1の実施形態との相違点を説明する。
2…DC/DCコンバータ
3…表示制御回路
4…走査信号線駆動回路
5…映像信号線駆動回路
6…共通電極駆動回路
7…画素領域
8…液晶パネル
10、30…シフトレジスタ
11、21、31…単位回路
12…論理ゲート
Claims (7)
- 複数の単位回路を多段接続した構成を有し、複数のクロック信号に基づき動作するシフトレジスタであって、
前記単位回路は、
第1の導通端子に一のクロック信号が与えられ、第2の導通端子が出力ノードに接続された出力トランジスタと、
与えられたセット信号に従い、前記出力トランジスタの制御端子にオン電位を印加するセットトランジスタと、
与えられたリセット信号に従い、前記出力トランジスタの制御端子にオフ電位を印加するリセットトランジスタと、
一方の電極が前記出力トランジスタの制御端子に接続され、他方の電極が第1のノードに接続された容量と、
クロック信号の変化に伴う前記出力トランジスタの制御端子電位の変動を防止するために、前記容量の他方の電極に、前記出力トランジスタの制御端子電位がオフ電位のときには、前記第1のノードに前記出力トランジスタに与えられたクロック信号とは逆相の逆相クロック信号を与え、前記制御端子電位がオン電位のときには前記第1のノードにオフ電位を印加する補償回路とを含むことを特徴とする、シフトレジスタ。
- 前記補償回路は、前記クロック信号に従い、前記第1のノードにオフ電位を印加する第1トランジスタと、前記逆相クロック信号に従い、前記第1のノードにオン電位を印加する第2トランジスタと、前記出力トランジスタの制御端子電位がオン電位のときに、前記第1のノードにオフ電位を印加する第3トランジスタとを含むことを特徴とする、請求項1に記載のシフトレジスタ。
- 前記補償回路は、前記第1のノードの電位がオン電位のときに、前記出力トランジスタの制御端子にオフ電位を印加する第4トランジスタをさらに含むことを特徴とする、請求項2に記載のシフトレジスタ。
- 前記容量は、前記出力トランジスタの第1の導通端子と制御端子の間の寄生容量と同程度の静電容量を有することを特徴とする、請求項1に記載のシフトレジスタ。
- 前記単位回路に含まれるトランジスタはボトムゲート型トランジスタで構成され、
前記容量は、前記出力トランジスタの制御端子に接続されたトランジスタとは別個に形成されていることを特徴とする、請求項1に記載のシフトレジスタ。 - 前記単位回路に含まれるトランジスタはボトムゲート型トランジスタで構成され、
前記容量は、前記出力トランジスタの制御端子に接続された一のトランジスタの制御端子と一方の導通端子と間の寄生容量として形成されていることを特徴とする、請求項1に記載のシフトレジスタ。 - 前記単位回路は、前記リセット信号に従い、前記出力ノードにオフ電位を印加する出力リセットトランジスタをさらに含むことを特徴とする、請求項1に記載のシフトレジスタ。
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