KR101592807B1

KR101592807B1 - 시프트 레지스터, 드라이버 회로, 표시 장치

Info

Publication number: KR101592807B1
Application number: KR1020147026326A
Authority: KR
Inventors: 사토시 호리우치; 신야 다나카; 아키라 다가와; 야스아키 이와세; 다카유키 미즈나가; 아키히사 이와모토
Original assignee: 샤프 가부시키가이샤
Priority date: 2012-03-12
Filing date: 2013-03-05
Publication date: 2016-02-05
Also published as: WO2013137069A1; SG11201405648VA; EP2827335A1; TWI534818B; JPWO2013137069A1; EP2827335B1; US9495929B2; MY167302A; US20150030116A1; TW201401287A; JP5819514B2; KR20140141597A; CN104254890B; CN104254890A; EP2827335A4

Abstract

제1 및 제2 중도 단 각각에, 클럭 신호가 입력되는 제1 입력 단자와, 상기 클럭 신호와 다른 위상의 클럭 신호가 입력되는 제2 입력 단자와, 출력 트랜지스터를 통해 제1 입력 단자에 접속된 출력 단자와, 제2 입력 단자 및 출력 트랜지스터에 접속하고, 출력 트랜지스터의 제어 단자의 전위를 설정하는 설정 회로가 설치되고, 제2 중도 단에, 상기 설정 회로에 접속하고, 제어 신호가 입력되는 제어 회로가 설치되고, 첫 단에 입력되는 시프트 개시 신호가 액티브로 되고 나서 끝 단의 출력이 액티브로부터 비액티브로 될 때까지의 기간을 동작 기간으로 하여, 제2 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제2 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브한 구성으로 한다. 이에 의해, 각 단에 복수의 클럭 신호가 입력되는 시프트 레지스터의 오동작을 억제한다.

Description

시프트 레지스터, 드라이버 회로, 표시 장치{SHIFT REGISTER, DRIVER CIRCUIT AND DISPLAY DEVICE}

본 발명은, 표시 장치 등에 사용되는 시프트 레지스터에 관한 것이다.

특허문헌 1에는, 시프트 레지스터를 포함하는 주사선 구동 회로에 있어서, 수직 귀선(블랭킹) 기간에, 시프트 레지스터에 입력되는 클럭 신호를 멈추는(비액티브로 고정하는) 것으로 소비 전력의 저감을 도모하는 기술이 개시되어 있다.

일본 공개 특허 공보 「일본 특허 공개 제2010-49767호 공보」

발명자들은, 각 단에 복수의 클럭 신호가 입력되는 시프트 레지스터에 있어서, 시프트 레지스터의 비동작 기간에 상기 복수의 클럭 신호를 멈추면, 시프트 레지스터의 동작 기간 초기의 이들 클럭 신호간의 위상 관계에 기인하여 오작동의 우려가 있는 것을 알아내었다.

본 발명의 목적은, 각 단에 복수의 클럭 신호가 입력되는 시프트 레지스터의 오동작을 억제하는 데 있다.

본 시프트 레지스터는, 첫 단, 제1 중도 단, 제2 중도 단 및 끝 단을 포함하고, 제1 및 제2 중도 단 각각에, 제1 입력 단자와, 제2 입력 단자와, 출력 트랜지스터를 통해 제1 입력 단자에 접속된 출력 단자와, 제2 입력 단자 및 출력 트랜지스터에 접속하고, 출력 트랜지스터의 제어 단자의 전위를 설정하는 설정 회로가 설치되고, 제1 입력 단자와 제2 입력 단자에 다른 위상의 클럭 신호가 입력되고, 제2 중도 단에, 상기 설정 회로에 접속하고, 제어 신호가 입력되는 제어 회로가 설치되고, 첫 단에 입력되는 시프트 개시 신호가 액티브로 되고 나서 끝 단의 출력이 액티브로부터 비액티브로 될 때까지의 기간(또는 시프트 개시 신호가 액티브로 되고 나서 끝 단이 리셋될 때까지의 기간)을 동작 기간으로 하여, 제2 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제2 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브이다.

이와 같이 제2 중도 단에 설정 회로를 설치함으로써, 제2 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브되었을 때, 제2 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브이어도, 제2 중도 단의 오동작을 방지할 수 있다.

각 단에 복수의 클럭 신호가 입력되는 시프트 레지스터의 오동작을 억제할 수 있다.

도 1은, 실시예 1의 시프트 레지스터의 단위 단을 도시하는 회로도이다.
도 2는, 본 실시 형태의 표시 장치 구성예를 도시하는 블록도이다.
도 3은, 실시예 1의 시프트 레지스터의 제1 내지 제8 단을 도시하는 회로도이다.
도 4는, 실시예 1의 시프트 레지스터의 제9 내지 제16 단을 포함하는 것을 도시하는 회로도이다.
도 5는, 실시예 1의 시프트 레지스터의 제n-5 내지 제n 단을 포함하는 것을 도시하는 회로도이다.
도 6은, 실시예 1의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 7은, 실시예 1의 시프트 레지스터의 제1 변형예를 도시하는 회로도이다.
도 8은, 도 7의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 9는, 실시예 1의 시프트 레지스터의 제2 변형예를 도시하는 회로도이다.
도 10은, 도 9의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 11은, 실시예 1의 시프트 레지스터의 제3 변형예를 도시하는 회로도이다.
도 12는, 도 11의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 13은, 도 1의 다른 구성예를 도시하는 회로도(a)와 입력 신호의 파형(b)이다.
도 14의 (a), (b)는, 실시예 2의 시프트 레지스터의 단위 단을 도시하는 회로도이다.
도 15는, 실시예 2의 시프트 레지스터의 제1 내지 제8 단을 도시하는 회로도이다.
도 16은, 실시예 2의 시프트 레지스터의 제9 내지 제16 단을 포함하는 것을 도시하는 회로도이다.
도 17은, 실시예 2의 시프트 레지스터의 제n-5 내지 제n 단을 포함하는 것을 도시하는 회로도이다.
도 18은, 실시예 2의 시프트 레지스터의 제1 변형예를 도시하는 회로도이다.
도 19는, 도 14의 다른 구성예를 도시하는 회로도(a)(b)와 입력 신호의 파형(c)이다.
도 20은, 실시예 3의 시프트 레지스터의 단위 단을 도시하는 회로도이다.
도 21은, 실시예 3의 시프트 레지스터의 제1 내지 제8 단을 도시하는 회로도이다.
도 22는, 실시예 3의 시프트 레지스터의 제9 내지 제16 단을 포함하는 것을 도시하는 회로도이다.
도 23은, 실시예 3의 시프트 레지스터의 제n-5 내지 제n 단을 포함하는 것을 도시하는 회로도이다.
도 24는, 실시예 3의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 25는, 실시예 3의 시프트 레지스터의 제1 변형예를 도시하는 회로도이다.
도 26은, 도 25의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 27은, 실시예 3의 시프트 레지스터의 제2 변형예를 도시하는 회로도이다.
도 28은, 도 27의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 29는, 실시예 1의 시프트 레지스터의 제3 변형예를 도시하는 회로도이다.
도 30은, 도 20의 다른 구성예를 도시하는 회로도(a)와 그 입력 신호의 파형(b)이다.
도 31의 (a), (b)는, 실시예 4의 시프트 레지스터의 단위 단을 도시하는 회로도이다.
도 32는, 실시예 4의 시프트 레지스터의 제1 내지 제8 단을 도시하는 회로도이다.
도 33은, 실시예 4의 시프트 레지스터의 제9 내지 제16 단을 포함하는 것을 도시하는 회로도이다.
도 34는, 실시예 4의 시프트 레지스터의 제n-5 내지 제n 단을 포함하는 것을 도시하는 회로도이다.
도 35는, 실시예 4의 시프트 레지스터의 제1 변형예를 도시하는 회로도이다.
도 36은, 도 31의 다른 구성예를 도시하는 회로도(a)(b)와 입력 신호의 파형(c)이다.
도 37의 (a), (b)는, 실시예 5의 시프트 레지스터의 단위 단을 도시하는 회로도이다.
도 38은, 실시예 5의 시프트 레지스터의 제1 내지 제n 단을 도시하는 회로도이다.
도 39는, 실시예 5의 시프트 레지스터의 변형예를 도시하는 회로도이다.
도 40은, 실시예 6의 시프트 레지스터의 단위 단을 도시하는 회로도이다.
도 41은, 실시예 6의 시프트 레지스터의 제1 내지 제8 단을 도시하는 회로도이다.
도 42는, 실시예 6의 시프트 레지스터의 제9 내지 제16 단을 포함하는 것을 도시하는 회로도이다.
도 43은, 실시예 6의 시프트 레지스터의 제n-5 내지 제n 단을 포함하는 것을 도시하는 회로도이다.
도 44는, 실시예 6의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 45는, 실시예 6의 시프트 레지스터의 제1 변형예를 도시하는 회로도이다.
도 46은, 도 45의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 47은, 실시예 6의 시프트 레지스터의 제2 변형예를 도시하는 회로도이다.
도 48은, 도 47의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 49는, 실시예 6의 시프트 레지스터의 제3 변형예를 도시하는 회로도이다.
도 50은, 도 49의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 51은, 도 40의 다른 구성예를 도시하는 회로도(a)와 입력 신호의 파형(b)이다.
도 52의 (a), (b)는, 실시예 7의 시프트 레지스터의 단위 단을 도시하는 회로도이다.
도 53은, 실시예 7의 시프트 레지스터의 제1 내지 제8 단을 도시하는 회로도이다.
도 54는, 실시예 7의 시프트 레지스터의 제9 내지 제16 단을 포함하는 것을 도시하는 회로도이다.
도 55는, 실시예 7의 시프트 레지스터의 제n-5 내지 제n 단을 포함하는 것을 도시하는 회로도이다.
도 56은, 실시예 7의 시프트 레지스터의 제1 변형예를 도시하는 회로도이다.
도 57은, 도 52의 다른 구성예를 도시하는 회로도(a)(b)와 입력 신호의 파형(c)이다.
도 58은, 실시예 8의 시프트 레지스터의 단위 단을 도시하는 회로도이다.
도 59는, 실시예 8의 시프트 레지스터의 제1 내지 제8 단을 도시하는 회로도이다.
도 60은, 실시예 8의 시프트 레지스터의 제9 내지 제16 단을 포함하는 것을 도시하는 회로도이다.
도 61은, 실시예 8의 시프트 레지스터의 제n-5 내지 제n 단을 포함하는 것을 도시하는 회로도이다.
도 62은, 실시예 8의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 63은, 실시예 8의 시프트 레지스터의 제1 변형예를 도시하는 회로도이다.
도 64는, 도 64의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 65는, 실시예 8의 시프트 레지스터의 제2 변형예를 도시하는 회로도이다.
도 66은, 도 65의 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 67은, 실시예 8의 시프트 레지스터의 제3 변형예를 도시하는 회로도이다.
도 68은, 도 58의 다른 구성예를 도시하는 회로도(a)와 그 입력 신호의 파형(b)이다.
도 69의 (a), (b)는, 실시예 9의 시프트 레지스터의 단위 단을 도시하는 회로도이다.
도 70은, 실시예 9의 시프트 레지스터의 제1 내지 제8 단을 도시하는 회로도이다.
도 71은, 실시예 9의 시프트 레지스터의 제9 내지 제16 단을 포함하는 것을 도시하는 회로도이다.
도 72는, 실시예 9의 시프트 레지스터의 제n-5 내지 제n 단을 포함하는 것을 도시하는 회로도이다.
도 73은, 실시예 9의 시프트 레지스터의 제1 변형예를 도시하는 회로도이다.
도 74는, 도 69의 다른 구성예를 도시하는 회로도(a)(b)와 입력 신호의 파형(c)이다.
도 75의 (a), (b)는, 실시예 10의 시프트 레지스터의 단위 단을 도시하는 회로도이다.
도 76은, 실시예 10의 시프트 레지스터의 제1 내지 제n 단을 도시하는 회로도이다.
도 77은, 실시예 10의 시프트 레지스터의 변형예를 도시하는 회로도이다.
도 78은, 본 표시 장치의 드라이버 구성예를 도시하는 모식도이다.
도 79는, 배선(L·I)를 제거하는 경우의 변형예를 나타내는 타이밍 차트이다.
도 80은, 배선(W·w)를 사용하는 경우의 변형예를 나타내는 타이밍 차트이다.
도 81은, 실시예 1의 새로운 변형예를 도시하는 회로도(제n-5 내지 제n 단)이다.
도 82는, 실시예 2의 새로운 변형예를 도시하는 회로도(제n-5 내지 제n 단)이다.
도 83은, 실시예 3의 새로운 변형예를 도시하는 회로도(제n-5 내지 제n 단)이다.
도 84는, 실시예 4의 새로운 변형예를 도시하는 회로도(제n-5 내지 제n 단)이다.
도 85는, 실시예 6의 새로운 변형예를 도시하는 회로도(제9 내지 제16 단)이다.
도 86은, 실시예 7의 새로운 변형예를 도시하는 회로도(제9 내지 제16 단)이다.
도 87는, 실시예 8의 새로운 변형예를 도시하는 회로도(제9 내지 제16 단)이다.
도 88은, 실시예 9의 새로운 변형예를 도시하는 회로도(제9 내지 제16 단)이다.

본 발명의 실시 형태를 도 1 내지 도 88에 기초하여 설명하면 이하와 같다. 도 2에 도시한 바와 같이, 본 액정 표시 장치(LCD)는, 액정 패널(LCP)과, 액정 패널(LCP)의 주사 신호선(G1 내지 Gn)을 구동하는 게이트 드라이버(GD)와, 액정 패널(LCP)의 데이터 신호선(S1 내지 Sn)을 구동하는 소스 드라이버(SD)와, 게이트 드라이버(GD) 및 소스 드라이버(SD)를 제어하는 표시 제어 회로(DCC)를 구비한다. 또한, 게이트 드라이버(GD) 및 소스 드라이버는 액정 패널(LCP)과 모놀리식으로 형성되어 있어도 된다.

게이트 드라이버(GD)는, 표시부(DA)의 한쪽 측(액정 패널의 짧은 변이 좌우에 배치되는 도 1에서 좌측)에 설치된 제1 시프트 레지스터(SR1) 및 이것에 접속된 신호 입력용의 복수의 배선(IL1)과, 표시부(DA)의 다른 한쪽 측(액정 패널의 짧은 변이 좌우에 배치되는 도 1에서 우측)에 설치된 제2 시프트 레지스터(SR2) 및 이것에 접속된 신호 입력용의 복수의 배선(IL2)을 포함하고, 제1 시프트 레지스터(SR1)는 홀수번째의 주사 신호선(G1… Gn-1)에 접속되고, 제2 시프트 레지스터(SR2)는 짝수번째의 주사 신호선(G2… Gn)에 접속된다.

(실시예 1)

실시예 1에 이러한 제1 및 제2 시프트 레지스터(SR1·SR2)의 m단(단위 회로(UCm))의 구성예를 도 1에 도시한다(m은 자연수). 또한, m이 홀수인 단은 제1 시프트 레지스터(SR1)에 포함되고, m이 짝수인 단은 제2 시프트 레지스터(SR2)에 포함되는 것으로 한다.

도 1에 도시한 바와 같이, 단위 회로(UCm)는, 4개의 입력 단자(CK1 내지 CK4)와, 세트 단자(STm)와, 리셋 단자(RTm)와, 출력 단자(OTm)와, 제어 단자(CTm)와, 초기화 단자(LTm)와, N채널의 트랜지스터(M1 내지 M12)와, 용량(C1)을 구비하고, 출력 단자(OTm)가 액정 패널의 m번째의 주사 신호선(Gm)에 접속되어 있다.

도 1에서는, M10의 드레인이 CK1에 접속되고, M10의 소스가, 용량(C1)의 한쪽 전극, M11의 드레인, M12의 드레인 및 출력 단자(OTm)에 접속되고, M10의 게이트(노드(nA))가, 용량(C1)의 다른 한쪽 전극, M9의 드레인, M8의 드레인, M6의 게이트, M1의 소스 및 M2의 드레인에 접속되어 있다. 또한, M8의 게이트(노드(nB))가, M4의 소스, M7의 드레인, M3의 드레인, M6의 드레인 및 M5의 소스에 접속되고, M2, M3, M6 내지 M9 및 M11 내지 M12 각각의 소스가, 저전원 전위(VSS(VGL))에 접속되어 있다. 또한, M1의 드레인 및 게이트가 세트 단자(STm)에 접속되고, M5의 드레인 및 게이트가 입력 단자(CK2)에 접속되고, M4(제어 트랜지스터)의 드레인 및 게이트가 제어 단자(CTm)에 접속되고, M2, M3 및 M12 각각의 게이트가 초기화 단자(LTm)에 접속되고, M7의 게이트가 입력 단자(CK3)에 접속되고, M9의 게이트가 리셋 단자(RTm)에 접속되고, M11의 게이트가 입력 단자(CK4)에 접속되어 있다.

도 1 및 도 3 내지 도 5에, 실시예 1에 이러한 제1 및 제2 시프트 레지스터의 제1 내지 제n 단(m=1 내지 n)의 구성을 도시한다. 도 3 내지 도 5에 도시된 바와 같이, 도 2의 복수의 배선(IL1)은, 4상의 클럭 신호(CKA 내지 CKD)를 공급하는 배선(간배선)(A 내지 D)과, 2상의 (게이트)스타트 펄스 신호(SPX·SPY)를 공급하는 배선(간배선)(X·Y)과, 초기화 신호(INTL)를 공급하는 배선(간배선)(L)과, 저전원 전위(VSS)를 공급하는 배선(전원 배선)(P)을 포함하고, 도 2의 복수의 배선(IL2)은, 4상의 클럭 신호(CKa 내지 CKd)를 공급하는 배선(간배선)(a 내지 d)과, 2상의 (게이트)스타트 펄스 신호(SPx·SPy)를 공급하는 배선(간배선)(x·y)과, 초기화 신호(INTl)를 공급하는 배선(간배선)(l)과, 저전원 전위(VSS)를 공급하는 배선(전원 배선)(P)을 포함한다. 또한, 액정 패널(LCP)의 주사 신호선의 수는, 예를 들어 1286개(표시부 1280개, 표시부 상측의 더미 주사 신호선 0개 및 표시부 하측의 더미 주사 신호선 6개)이며, n=1286을 상정하고 있다. 즉, 시프트 레지스터(SR1·SR2)의 총단수는 1286=8×160+6이 된다. 단, 더미 주사 신호선 6개는 특별히 설치하지 않아도 상관없다.

또한, m=8k+1의 단위 회로(UCm)(k는 0 이상의 정수)에서는, 입력 단자(CK1)가 클럭 신호(CKA)를 공급하는 배선(A)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKD)를 공급하는 배선(D)에 접속되고, 입력 단자(CK3)가 클럭 신호(CKC)를 공급하는 배선(C)에 접속되고, 입력 단자(CK4)가 클럭 신호(CKB)를 공급하는 배선(B)에 접속되고, m=8k+2의 단위 회로(UCm)에서는, 입력 단자(CK1)가 클럭 신호(CKa)를 공급하는 배선(a)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKd)를 공급하는 배선(d)에 접속되고, 입력 단자(CK3)가 클럭 신호(CKc)를 공급하는 배선(c)에 접속되고, 입력 단자(CK4)가 클럭 신호(CKb)를 공급하는 배선(b)에 접속되어 있다.

또한, m=8k+3의 단위 회로(UCm)(k는 0 이상의 정수)에서는, 입력 단자(CK1)가 클럭 신호(CKC)를 공급하는 배선(C)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKA)를 공급하는 배선(A)에 접속되고, 입력 단자(CK3)가 클럭 신호(CKB)를 공급하는 배선(B)에 접속되고, 입력 단자(CK4)가 클럭 신호(CKD)를 공급하는 배선(D)에 접속되고, m=8k+4의 단위 회로(UCm)에서는, 입력 단자(CK1)가 클럭 신호(CKC)를 공급하는 배선(c)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKa)를 공급하는 배선(a)에 접속되고, 입력 단자(CK3)가 클럭 신호(CKb)를 공급하는 배선(b)에 접속되고, 입력 단자(CK4)가 클럭 신호(CKd)를 공급하는 배선(d)에 접속되어 있다.

또한, m=8k+5의 단위 회로(UCm)(k는 0 이상의 정수)에서는, 입력 단자(CK1)가 클럭 신호(CKB)를 공급하는 배선(B)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKC)를 공급하는 배선(C)에 접속되고, 입력 단자(CK3)가 클럭 신호(CKD)를 공급하는 배선(D)에 접속되고, 입력 단자(CK4)가 클럭 신호(CKA)를 공급하는 배선(A)에 접속되고, m=8k+6의 단위 회로(UCm)에서는, 입력 단자(CK1)가 클럭 신호(CKb)를 공급하는 배선(b)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKc)를 공급하는 배선(c)에 접속되고, 입력 단자(CK3)가 클럭 신호(CKd)를 공급하는 배선(d)에 접속되고, 입력 단자(CK4)가 클럭 신호(CKa)를 공급하는 배선(a)에 접속되어 있다.

또한, m=8k+7의 단위 회로(UCm)(k는 0 이상의 정수)에서는, 입력 단자(CK1)가 클럭 신호(CKD)를 공급하는 배선(D)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKB)를 공급하는 배선(B)에 접속되고, 입력 단자(CK3)가 클럭 신호(CKA)를 공급하는 배선(A)에 접속되고, 입력 단자(CK4)가 클럭 신호(CKC)를 공급하는 배선(C)에 접속되어 있다. 또한, m=8k+8의 단위 회로(UCm)(k는 0 이상의 정수)에서는, 입력 단자(CK1)가 클럭 신호(CKd)를 공급하는 배선(d)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKb)를 공급하는 배선(b)에 접속되고, 입력 단자(CK3)가 클럭 신호(CKa)를 공급하는 배선(a)에 접속되고, 입력 단자(CK4)가 클럭 신호(CKc)를 공급하는 배선(c)에 접속되어 있다.

또한, m=5 내지 n-6인 경우, 세트 단자(STm)는 m-4단의 출력 단자(OTm-4)에 접속되고, 리셋 단자(RTm)는 m+6단의 출력 단자(OTm+6)에 접속된다. 또한, m=1인 경우, 세트 단자(STm)는 스타트 펄스 신호(SPX)를 공급하는 배선(X)에 접속되고, 리셋 단자(RTm)는 m+6단의 출력 단자(OT7)에 접속되고, m=2인 경우, 세트 단자(STm)는 스타트 펄스 신호(SPx)를 공급하는 배선(x)에 접속되고, 리셋 단자(RTm)는 m+6단의 출력 단자(OT8)에 접속되고, m=3인 경우, 세트 단자(STm)는 스타트 펄스 신호(SPY)를 공급하는 배선(Y)에 접속되고, 리셋 단자(RTm)는 m+6단의 출력 단자(OT9)에 접속되고, m=4인 경우, 세트 단자(STm)는 스타트 펄스 신호(SPy)를 공급하는 배선(y)에 접속되고, 리셋 단자(RTm)는 m+6단의 출력 단자(OT10)에 접속된다. 또한, m=n-5·n-3·n-1인 경우, 세트 단자(STm)는 m-4단의 출력 단자(OTm-4)에 접속되고, 리셋 단자(RTm)는 초기화 신호(INTL)를 공급하는 배선(L)에 접속되고, m=n-4·n-2·n인 경우, 세트 단자(STm)는 m-4단의 출력 단자(OTm-4)에 접속되고, 리셋 단자(RTm)는 초기화 신호(INTl)를 공급하는 배선(l)에 접속된다.

도 1 내지 도 5의 배선(A 내지 D), 배선(a 내지 d), 배선(X·Y), 배선(x·y), 배선(L·l), 배선(P), (각 단에 접속되는) 주사 신호선(G1 내지 Gn) 및 (각 단의) 노드(nA)·노드(nB) 각각의 전위 변동(신호 파형)을 도 6에 나타내었다. 도 6에 나타낸 바와 같이, 배선(A 내지 D)으로부터의 클럭 신호(CKA 내지 CKD), 배선(a 내지 d)으로부터의 클럭 신호(CKa 내지 CKd), 배선(X·Y·x·y)으로부터의 스타트 펄스 신호(SPX·SPY·SPx·SPy) 및 배선(L·l)으로부터의 초기화 신호(INTL·INTl)는 모두, 4H(4수평 주사 기간)의 액티브 기간에 「High」가 되는 신호이며, (시프트 레지스터의) 동작 기간(PT)의 개시(스타트 펄스 신호(SPX)의 상승) 전의 비동작 기간(NT)에, 클럭 신호(CKA 내지 CKD) 및 클럭 신호(CKa 내지 CKd)는 모두 비액티브(Low)로 되어 있다. 또한, 표시부의 주사 신호선을 주사하고 있는 기간을 수직 주사 기간으로 하면, 수직 주사 기간은 동작 기간(PT)에 포함되고, 비동작 기간은 수직 블랭킹(귀선) 기간에 포함되게 된다.

또한, 스타트 펄스 신호(SPx)는 스타트 펄스 신호(SPX)보다도 1H 위상이 지연되고, 스타트 펄스 신호(SPY)는 스타트 펄스 신호(SPx)보다도 1H 위상이 지연되고, 스타트 펄스 신호(SPy)는 스타트 펄스 신호(SPY)보다도 1H 위상이 지연되어 있다.

또한, 스타트 펄스 신호(SPX)가 하강하는(비액티브가 되는) 것에 동기하여 클럭 신호(CKA)가 상승되고(액티브가 되고), 클럭 신호(CKa)는 클럭 신호(CKA)보다도 1H 위상이 지연되고, 클럭 신호(CKC)는 클럭 신호(CKa)보다도 1H 위상이 지연되고, 클럭 신호(CKc)는 클럭 신호(CKC)보다도 1H 위상이 지연되고, 클럭 신호(CKB)는 클럭 신호(CKc)보다도 1H 위상이 지연되고, 클럭 신호(CKb)는 클럭 신호(CKB)보다도 1H 위상이 지연되고, 클럭 신호(CKD)는 클럭 신호(CKb)보다도 1H 위상이 지연되고, 클럭 신호(CKd)는 클럭 신호(CKD)보다도 1H 위상이 지연되어 있다.

이 경우, m=8k+1(k는 1 이상)의 단위 회로(UCm)에서는, 입력 단자(CK1)에 입력되는 클럭 신호(CKA)가, 동작 기간 개시 후에 처음으로 상승되었을 때, 입력 단자(CK2)에 입력되는 클럭 신호(CKD)가 비액티브(노드(nB)가 「Low」이며 트랜지스터(M8)가 OFF) 그대로이다.

발명자들은 이 점에 착안하여, m=8k+1이 되는 단(제2 중도 단)을 구성하는 단위 회로(UCm)에, 트랜지스터(M4)를 포함하는 제어 회로(SC)를 설치하고, M4의 드레인 및 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPX)를 공급하는 배선(X)에 접속하였다(도 1·도 4·도 5 참조). 이렇게 하면, 스타트 펄스 신호(SPX)가 상승되었을 때(동작 기간(PT)의 개시 시), 노드(nB)를 「High」로 하여 트랜지스터(M8)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKA)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKD)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

마찬가지로, m=8k+2(k는 1 이상)의 단위 회로(UCm)에서도, 입력 단자(CK1)에 입력되는 클럭 신호(CKa)가, 동작 기간 개시 후에 처음으로 상승되었을 때, 입력 단자(CK2)에 입력되는 클럭 신호(CKd)가 비액티브 그대로이므로, 이러한 단위 회로(UCm)에, 트랜지스터(M4)를 포함하는 제어 회로(SC)를 설치하고, M4의 드레인 및 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPx)를 공급하는 배선(x)에 접속하고 있다(도 1·도 4·도 5 참조). 이렇게 하면, 스타트 펄스 신호(SPx)가 상승되었을 때, 노드(nB)를 「High」로 하여 트랜지스터(M8)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKa)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKd)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

그리고, m=1 내지 2, 8k+1 및 8k+2(k는 1 이상)의 단위 회로(UCm)에만 스타트 펄스 신호(SPX·SPx)를 입력함으로써, 스타트 펄스(SPX·SPx)의 부하(둔화 등)를 저감시킬 수 있다.

단, m=1·2인 경우에는, (M1의 게이트 및 드레인에 접속하는) 세트 출력 단자(STm)에 스타트 펄스 신호(SPX·SPx)가 입력되므로, 제어 회로(SC) 대신에 트랜지스터(M4)를 포함하는 조정 회로(AC)를 설치하고, M4의 드레인 및 게이트에 접속하는 제어 단자(CTm)를, 저전원 전위(VSS)를 공급하는 배선(P)에 접속하고 있다. 한편, m=8k+3, 8k+4, 8k+5, 8k+6, 8k+7 및 8k+8(k는 0 이상)의 단위 회로(UCm)에서는, 입력 단자(CK1)에 입력되는 클럭 신호가, 동작 기간 개시 후에 처음으로 상승되었을 때, 입력 단자(CK2)에 입력되는 클럭 신호가 액티브이므로(적어도 비액티브가 아니므로), 입력 단자(CK1)에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 상승되었을 때, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작의 우려는 적다. 따라서, 제어 회로(SC) 대신에 트랜지스터(M4)를 포함하는 조정 회로(AC)를 설치하고, M4의 드레인 및 게이트에 접속하는 제어 단자(CTm)를, 저전원 전위(VSS)를 공급하는 배선(P)에 접속하고 있다. 이와 같이, 제어 회로(SC)와 동일한 구성의 조정 회로(AC)를 설치함으로써 트랜지스터(M4) 주위의 부하를 각 단에서 정렬시키고, 주사 신호선에의 출력 신호의 파형이 단마다 어긋나는 것을 억제할 수 있다.

제1 단의 단위 회로(UC1)(도 3)의 동작은 이하와 같다. 배선(X)으로부터의 스타트 펄스 신호(SPX)가 상승되면, M1이 ON 되어 노드(nA)(도 6에서는 nA1)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 6에서는 nB1)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(A)으로부터의 클럭 신호(CKA)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKA)의 펄스(폭(4H))가 출력 단자(OT1)로부터 출력된다. 클럭 신호(CKA)가 하강하면, 노드(nA)의 전위도 하강한다. 계속하여 제7 단의 단위 회로(UC7)의 출력 단자(OT7)로부터 펄스가 출력됨과 동시에 배선(D)으로부터의 클럭 신호(CKD)가 상승하므로(M8·M9가 ON 되므로), 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 최종단의 단위 회로(UCn)의 출력 단자(OTn)로부터의 펄스가 하강됨과 동시에 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT1)가 「Low」로 충전된다. 또한, 초기화 신호(INTL)가 상승된 이후에는, 클럭 신호(CKA 내지 CKD) 및 클럭 신호(CKa 내지 CKd)는 모두 정지(비액티브 「Low」로 고정)된다.

제5 단의 단위 회로(UC5)(도 3)의 동작은 이하와 같다. 제1 단의 단위 회로(UC1)의 출력 단자(OT1)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)(도 6에서는 nA5)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 6에서는 nB5)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(B)으로부터의 클럭 신호(CKB)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKB)의 펄스(폭(4H))가 출력 단자(OT5)로부터 출력된다. 클럭 신호(CKB)가 하강하면, 노드(nA)의 전위도 하강한다. 계속하여 제11 단의 단위 회로(UC11)의 출력 단자(OT11)로부터 펄스가 출력됨과 동시에 배선(C)으로부터의 클럭 신호(CKC)가 상승되므로(M8·M9가 ON 되므로), 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 최종단의 단위 회로(UCn)의 출력 단자(OTn)로부터의 펄스가 하강함과 동시에 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT5)가 「Low」로 충전된다.

제9 단의 단위 회로(UC9)(도 4)의 동작은 이하와 같다. 먼저, 스타트 펄스 신호(SPX)가 상승되었을 때, 노드(nB)(도 6에서는 nB9)를 「High」로 하여 트랜지스터(M8)를 ON 하고, 노드(nA)(도 6에서는 nA9)를 「Low」로 충전한다. 이에 의해, 동작 기간 개시 후에 클럭 신호(CKA)가 처음으로 상승되었을 때, 출력 단자(OT9)로부터 펄스가 나와버리는 오동작은 방지된다. 그 후, 제5 단의 단위 회로(UC5)의 출력 단자(OT5)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(A)으로부터의 클럭 신호(CKA)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKA)의 펄스(폭(4H))이 출력 단자(OT9)로부터 출력된다. 클럭 신호(CKA)가 하강하면, 노드(nA)의 전위도 하강한다. 계속하여 제15 단의 단위 회로(UC15)의 출력 단자(OT15)로부터 펄스가 출력됨과 동시에 배선(D)으로부터의 클럭 신호(CKD)가 상승되므로(M8·M9가 ON 되므로), 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT9)가 「Low」로 충전된다.

제n 단의 단위 회로(UCn)(도 5)의 동작은 이하와 같다. 제n-4 단의 단위 회로(UCn-4)의 출력 단자(OTn-4)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(b)으로부터의 클럭 신호(CKb)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKb)의 펄스(폭(4H))이 출력 단자(OTn)로부터 출력된다. 클럭 신호(CKb)가 하강하면, 노드(nA)의 전위도 하강한다. 계속하여 배선(l)으로부터의 초기화 신호(INTl)가 상승되면(M9가 ON 되면), 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 동시에, 노드(nB) 및 출력 단자(OTn)도 「Low」로 충전된다.

도 3 내지 도 5에서는, 제어 회로(SC)의 M4의 드레인 및 게이트를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하였지만, 이것에 한정되지 않는다. 도 7 및 도 7의 각 부의 전위 변동(신호 파형)을 나타내는 도 8과 같이, 제어 회로(SC)의 M4의 드레인 및 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시킬 수 있다.

도 3 내지 도 5에서는, m=8k+1 및 8k+2(k는 1 이상)의 단위 회로(UCm)에만 제어 회로(SC)를 설치하였지만, 이것에 한정되지 않는다. 도 9 및 도 9의 각 부의 전위 변동(신호 파형)을 나타내는 도 10과 같이, m=5 내지 n의 단위 회로(UCm) 모두에 제어 회로(SC)를 설치하고, m=1 내지 4의 단위 회로(UCm)에는 조정 회로(AC)를 설치할 수도 있다. 이렇게 하면, 각 클럭 신호가 동작 기간 개시 후에 처음으로 상승되었을 때에 일어날 수 있는 오동작을 전체 단에 대하여 억제할 수 있다. 이 경우도, 도 11 및 도 11의 각 부의 전위 변동(신호 파형)을 나타내는 도 12와 같이, 제어 회로(SC)의 M4의 드레인 및 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시키는 효과도 얻을 수 있다.

도 1·도 3 내지 도 5에서는, 초기화 신호(INTL·INTl)를 공급하는 배선(L·l)을 설치하였지만, 이것에 한정되지 않는다. 배선(L·l)을 설치하지 않고(제거하여), 도 13의 (a), (b)에 도시한 바와 같이, 초기화 단자(LTm)를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하고, 배선(X·x)에, 초기화용의 2개의 펄스(최종단의 출력 단자로부터의 펄스가 하강함과 동시에 상승되는 폭(4H)의 펄스와, 이것보다 1H 지연되어 상승되는 동일한 형태의 펄스)를 올릴 수도 있다. 이렇게 하면 신호 입력용의 배선의 수를 삭감시킬 수 있다.

(실시예 2)

도 1·도 3 내지 도 5에서는, m=8k+1 및 8k+2(k는 1 이상)의 단위 회로(UCm) 이외의 단에 조정 회로(AC)를 설치하였지만, 이것에 한정되지 않는다. 도 14의 (a), (b)에 도시한 바와 같이, i=8k+1 및 8k+2(k는 1 이상)의 단위 회로(UCi)단에는 트랜지스터(M4)를 포함하는 제어 회로(SC)를 설치하는 한편, j=1, 2, 8k+3, 8k+4, 8k+5, 8k+6, 8k+7 및 8k+8(k는 0 이상)의 단위 회로(UCj)단에는 조정 회로(AC)를 설치하지 않는 구성도 가능하다. 이 경우의 제1 및 제2 시프트 레지스터의 제1 내지 제n 단(m=1 내지 n)의 구성을 도 15 내지 도 17에 도시한다. 또한, 도 15 내지 도 17의 각 부의 전위 변동(신호 파형)은 도 6과 같다. 실시예 2에서는, 각 시프트 레지스터 내의 트랜지스터의 수가 삭감되므로, 제조 수율을 높일 수 있다.

도 15 내지 도 17에서는, 제어 회로(SC)의 M4의 드레인 및 게이트를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하였지만, 이것에 한정되지 않는다. 도 18에 도시한 바와 같이, 제어 회로(SC)의 M4의 드레인 및 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시킬 수 있다.

도 14의 (a), (b)·도 15 내지 도 17에서는, 초기화 신호(INTL·INTl)를 공급하는 배선(L·l)을 설치하였지만, 이것에 한정되지 않는다. 배선(L·l)을 설치하지 않고(제거하여), 도 19의 (a) 내지 (c)에 도시한 바와 같이, 초기화 단자(LTi·LTj)를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하고, 배선(X·x)에, 초기화용의 2개의 펄스(최종단의 출력 단자로부터의 펄스가 하강함과 동시에 상승되는 폭(4H)의 펄스와, 이것보다 1H 지연되어 상승되는 동일한 형태의 펄스)를 올릴 수도 있다. 이렇게 하면 신호 입력용의 배선의 수를 삭감시킬 수 있다.

(실시예 3)

도 1·도 3 내지 도 5에서는, m단의 단위 회로(UCm)에 트랜지스터(M4)를 설치하였지만, 이것에 한정되지 않는다. 도 20에 도시한 바와 같이, (트랜지스터(M4) 대신에) 트랜지스터(Mz)를 설치할 수도 있다. 도 20에서는, M10의 드레인이 CK1에 접속되고, M10의 소스가, 용량(C1)의 한쪽 전극, M11의 드레인, M12의 드레인 및 출력 단자(OTm)에 접속되고, M10의 게이트(노드(nA))가, 용량(C1)의 다른 한쪽 전극, M9의 드레인, M8의 드레인, Mz의 드레인, M6의 게이트, M1의 소스 및 M2의 드레인에 접속되어 있다. 또한, M8의 게이트(노드(nB))가 M7의 드레인, M3의 드레인, M6의 드레인 및 M5의 소스에 접속되고, Mz, M2, M3, M6 내지 M9 및 M11 내지 M12 각각의 소스가, 저전원 전위(VSS)(VGL)에 접속되어 있다. 또한, M1의 드레인 및 게이트가 세트 단자(STm)에 접속되고, M5의 드레인 및 게이트가 입력 단자(CK2)에 접속되고, Mz(제어 트랜지스터)의 게이트가 제어 단자(CTm)에 접속되고, M2, M3 및 M12 각각의 게이트가 초기화 단자(LTm)에 접속되고, M7의 게이트가 입력 단자(CK3)에 접속되고, M9의 게이트가 리셋 단자(RTm)에 접속되고, M11의 게이트가 입력 단자(CK4)에 접속되어 있다.

실시예 3에 이러한 제1 및 제2 시프트 레지스터의 제1 내지 제n 단(m=1 내지 n)의 구성을 도 21 내지 도 23에 도시한다. 또한, 도 21 내지 도 23에서의 배선(A 내지 D), 배선(a 내지 d), 배선(X·Y), 배선(x·y), 배선(L·l) 및 배선(P)과, 단위 회로(UCm)(m=1 내지 n)에 포함되는 4개의 입력 단자(CK1 내지 CK4), 세트 단자(STm), 리셋 단자(RTm), 출력 단자(OTm), 제어 단자(CTm) 및 초기화 단자(LTm)의 접속 관계는, 도 1·도 3 내지 도 5와 동일하다.

또한, 도 21 내지 도 23의 배선(A 내지 D), 배선(a 내지 d), 배선(X·Y), 배선(x·y), 배선(L·l), 배선(P), (각 단에 접속되는) 주사 신호선(G1 내지 Gn) 및 (각 단의) 노드(nA)·노드(nB) 각각의 전위 변동(신호 파형)을 도 24에 나타내었다. 도 24에 나타낸 바와 같이, 배선(A 내지 D)으로부터의 클럭 신호(CKA 내지 CKD), 배선(a 내지 d)으로부터의 클럭 신호(CKa 내지 CKd), 배선(X·Y·x·y)으로부터의 스타트 펄스 신호(SPX·SPY·SPx·SPy) 및 배선(L·l)으로부터의 초기화 신호(INTL·INTl)는 모두 도 6과 동일하다.

발명자들은 이 점에 착안하여, m=8k+1이 되는 단(제2 중도 단)을 구성하는 단위 회로(UCm)에, 트랜지스터(Mz)를 포함하는 제어 회로(SC)를 설치하고, Mz의 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPX)를 공급하는 배선(X)에 접속하고 있다(도 20 내지 23 참조). 이렇게 하면, 스타트 펄스 신호(SPX)가 상승되었을 때(동작 기간(PT)의 개시 시), 트랜지스터(Mz)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKA)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKD)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

마찬가지로, m=8k+2(k는 1 이상)의 단위 회로(UCm)에서도, 입력 단자(CK1)에 입력되는 클럭 신호(CKA)가, 동작 기간 개시 후에 처음으로 상승되었을 때, 입력 단자(CK2)에 입력되는 클럭 신호(CKd)가 비액티브 그대로이므로, 이러한 단위 회로(UCm)에, 트랜지스터(Mz)를 포함하는 제어 회로(SC)를 설치하고, Mz의 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPx)를 공급하는 배선(x)에 접속하고 있다(도 20 내지 도 23 참조). 이렇게 하면, 스타트 펄스 신호(SPx)가 상승되었을 때, 트랜지스터(Mz)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKa)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKd)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

단, m=1·2인 경우에는, (M1의 게이트 및 드레인에 접속하는) 세트 출력 단자(STm)에 스타트 펄스 신호(SPX·SPx)가 입력되므로, 제어 회로(SC) 대신에 트랜지스터(Mz)를 포함하는 조정 회로(AC)를 설치하고, Mz의 게이트에 접속하는 제어 단자(CTm)를, 저전원 전위(VSS)를 공급하는 배선(P)에 접속하고 있다. 한편, m=8k+3, 8k+4, 8k+5, 8k+6, 8k+7 및 8k+8(k는 0 이상)의 단위 회로(UCm)에서는, 입력 단자(CK1)에 입력되는 클럭 신호가, 동작 기간 개시 후에 처음으로 상승되었을 때, 입력 단자(CK2)에 입력되는 클럭 신호가 액티브이므로(적어도 비액티브이지 않으므로), 입력 단자(CK1)에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 상승되었을 때, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작의 우려는 적다. 따라서, 제어 회로(SC) 대신에 트랜지스터(Mz)를 포함하는 조정 회로(AC)를 설치하고, Mz의 게이트에 접속하는 제어 단자(CTm)를, 저전원 전위(VSS)를 공급하는 배선(P)에 접속하고 있다. 이와 같이, 제어 회로(SC)와 동일한 구성의 조정 회로(AC)를 설치함으로써 트랜지스터(Mz) 주위의 부하를 각 단에서 정렬시킬 수 있다.

제1 단의 단위 회로(UC1)(도 21)의 동작은 이하와 같다. 배선(X)으로부터의 스타트 펄스 신호(SPX)가 상승되면, M1이 ON 되어 노드(nA)(도 24에서는 nA1)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 24에서는 nB1)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(A)으로부터의 클럭 신호(CKA)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKA)의 펄스(폭(4H))가 출력 단자(OT1)로부터 출력된다. 클럭 신호(CKA)가 하강하면, 노드(nA)의 전위도 하강한다. 계속하여 제7 단의 단위 회로(UC7)의 출력 단자(OT7)로부터 펄스가 출력됨과 동시에 배선(D)으로부터의 클럭 신호(CKD)가 상승되므로(M8·M9가 ON 되므로), 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고 (M10이 OFF), 리셋이 완료된다. 그 후, 최종단의 단위 회로(UCn)의 출력 단자(OTn)로부터의 펄스가 하강함과 동시에 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT1)가 「Low」로 충전된다. 또한, 초기화 신호(INTL)가 상승된 이후에는, 클럭 신호(CKA 내지 CKD) 및 클럭 신호(CKa 내지 CKd)는 모두 정지(비액티브 「Low」로 고정)된다.

제5 단의 단위 회로(UC5)(도 21)의 동작은 이하와 같다. 제1 단의 단위 회로(UC1)의 출력 단자(OT1)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)(도 24에서는 nA5)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 24에서는 nB5)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(B)으로부터의 클럭 신호(CKB)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKB)의 펄스(폭(4H))가 출력 단자(OT5)로부터 출력된다. 클럭 신호(CKB)가 하강하면, 노드(nA)의 전위도 하강한다. 계속하여 제11 단의 단위 회로(UC11)의 출력 단자(OT11)로부터 펄스가 출력됨과 동시에 배선(C)으로부터의 클럭 신호(CKC)가 상승되므로(M8·M9가 ON 되므로), 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 최종단의 단위 회로(UCn)의 출력 단자(OTn)로부터의 펄스가 하강함과 동시에 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT5)가 「Low」로 충전된다.

제9 단의 단위 회로(UC9)(도 22)의 동작은 이하와 같다. 먼저, 스타트 펄스 신호(SPX)가 상승되었을 때, 트랜지스터(Mz)를 ON 하고, 노드(nA)(도 24에서는 nA9)를 「Low」로 충전한다. 이에 의해, 동작 기간 개시 후에 클럭 신호(CKA)가 처음으로 상승되었을 때, 출력 단자(OT9)로부터 펄스가 나와버리는 오동작은 방지된다. 그 후, 제5 단의 단위 회로(UC5)의 출력 단자(OT5)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 24에서는 nB9)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(A)으로부터의 클럭 신호(CKA)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKA)의 펄스(폭(4H))이 출력 단자(OT9)로부터 출력된다. 클럭 신호(CKA)가 하강하면, 노드(nA)의 전위도 하강한다. 계속하여 제15 단의 단위 회로(UC15)의 출력 단자(OT15)로부터 펄스가 출력됨과 동시에 배선(D)으로부터의 클럭 신호(CKD)가 상승되므로(M8·M9가 ON 되므로), 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT9)가 「Low」로 충전된다.

제n 단의 단위 회로(UCn)(도 23)의 동작은 이하와 같다. 제n-4 단의 단위 회로(UCn-4)의 출력 단자(OTn-4)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(b)으로부터의 클럭 신호(CKb)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKb)의 펄스(폭(4H))이 출력 단자(OTn)로부터 출력된다. 클럭 신호(CKb)가 하강하면, 노드(nA)의 전위도 하강한다. 계속하여 배선(L)으로부터의 초기화 신호(INTL)가 상승되면(M9가 ON 되면), 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 동시에, 노드(nB) 및 출력 단자(OTn)도 「Low」로 충전된다.

도 21 내지 도 23에서는, 제어 회로(SC)의 Mz의 게이트를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하였지만, 이것에 한정되지 않는다. 도 25 및 도 25의 각 부의 전위 변동(신호 파형)을 나타내는 도 26과 같이, 제어 회로(SC)의 Mz의 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시킬 수 있다.

도 21 내지 도 23에서는, m=8k+1 및 8k+2(k는 1 이상)의 단위 회로(UCm)에만 제어 회로(SC)를 설치하였지만, 이것에 한정되지 않는다. 도 27 및 도 27의 각 부의 전위 변동(신호 파형)을 나타내는 도 28과 같이, m=5 내지 n단위 회로(UCm) 모두에 제어 회로(SC)를 설치하고, m=1 내지 4의 단위 회로(UCm)에는 조정 회로(AC)를 설치할 수도 있다. 이렇게 하면, 각 클럭 신호가 동작 기간 개시 후에 처음으로 상승되었을 때에 일어날 수 있는 오동작을 전체 단에 대하여 억제할 수 있다. 이 경우도, 도 29에 도시한 바와 같이(또한, 도 29의 각 부의 전위 변동은 도 28과 동일), 제어 회로(SC)의 Mz의 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시키는 효과도 얻을 수 있다.

도 20 내지 도 23에서는, 초기화 신호(INTL·INTl)를 공급하는 배선(L·l)을 설치하였지만, 이것에 한정되지 않는다. 배선(L·l)을 설치하지 않고(제거하여), 도 30의 (a), (b)에 도시한 바와 같이, 초기화 단자(LTm)를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하고, 배선(X·x)에, 초기화용의 2개의 펄스(최종단의 출력 단자로부터의 펄스가 하강함과 동시에 상승되는 폭(4H)의 펄스와, 이것보다 1H 지연되어 상승되는 동일한 형태의 펄스)를 올릴 수도 있다. 이렇게 하면 신호 입력용의 배선의 수를 삭감시킬 수 있다.

(실시예 4)

도 20 내지 도 23에서는, m=8k+1 및 8k+2(k는 1 이상)의 단위 회로(UCm) 이외의 단에 조정 회로(AC)를 설치하였지만, 이것에 한정되지 않는다. 도 31의 (a), (b)에 도시한 바와 같이, i=8k+1 및 8k+2(k는 1 이상)의 단위 회로(UCi)단에는 트랜지스터(Mz)를 포함하는 제어 회로(SC)를 설치하는 한편, j=1, 2, 8k+3, 8k+4, 8k+5, 8k+6, 8k+7 및 8k+8(k는 0 이상)의 단위 회로(UCj)단에는 조정 회로(AC)를 설치하지 않는 구성도 가능하다. 이 경우의 제1 및 제2 시프트 레지스터의 제1 내지 제n 단(m=1 내지 n)의 구성을 도 32 내지 도 34에 도시한다. 또한, 도 32 내지 도 34의 각 부의 전위 변동(신호 파형)은 도 24 대로이다. 실시예 4에서는, 각 시프트 레지스터 내의 트랜지스터의 수가 삭감되므로, 제조 수율을 높일 수 있다.

도 32 내지 도 34에서는, 제어 회로(SC)의 Mz의 게이트를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하였지만, 이것에 한정되지 않는다. 도 35에 도시한 바와 같이, 제어 회로(SC)의 Mz의 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시킬 수 있다.

도 31의 (a), (b)·도 32 내지 도 34에서는, 초기화 신호(INTL·INTl)를 공급하는 배선(L·l)을 설치하였지만, 이것에 한정되지 않는다. 배선(L·l)을 설치하지 않고(제거하여), 도 36의 (a) 내지 (c)에 도시한 바와 같이, 초기화 단자(LTi·LTj)를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하고, 배선(X·x)에, 초기화용의 2개의 펄스(최종단의 출력 단자로부터의 펄스가 하강함과 동시에 상승되는 폭(4H)의 펄스와, 이것보다 1H 지연되어 상승되는 동일한 형태의 펄스)를 올릴 수도 있다. 이렇게 하면 신호 입력용의 배선의 수를 삭감시킬 수 있다.

(실시예 5)

실시예 4에서 트랜지스터(Mz)를 제거하고, 그 대신에 M2를 제어 트랜지스터로서, M2의 게이트를 제어 단자(CTm)에 접속하는 구성도 가능하다. 즉, 도 37의 (a), (b)에 도시한 바와 같이, i=8k+1 및 8k+2(k는 1 이상)의 단위 회로(UCi)단에서는 트랜지스터(M2)를 제어 회로(SC)로 하고, M2의 게이트를 제어 단자(CTm)에 접속하는 한편, j=1, 2, 8k+3, 8k+4, 8k+5, 8k+6, 8k+7 및 8k+8(k는 0 이상)의 단위 회로(UCj)단에서는 M2의 게이트를 초기화 단자(LTi)에 접속한다.

실시예 5에 이러한 제1 및 제2 시프트 레지스터의 제1 내지 제n 단(m=1 내지 n)의 구성을 도 38에 도시한다. 또한, 도 38에서의 배선(A 내지 D), 배선(a 내지 d), 배선(X·Y), 배선(x·y), 배선(L·l) 및 배선(P)과, 단위 회로(UCm)(m=1 내지 n)에 포함되는 4개의 입력 단자(CK1 내지 CK4), 세트 단자(STm), 리셋 단자(RTm), 출력 단자(OTm), 제어 단자(CTm) 및 초기화 단자(LTm)의 접속 관계는, 도 1·도 3 내지 도 5와 동일하다. 또한, 도 38의 각 부의 전위 변동(신호 파형)은 도 24 대로이다.

발명자들은 이 점에 착안하여, i=8k+1이 되는 단(제2 중도 단)을 구성하는 단위 회로(UCi)에서는, 트랜지스터(M2)의 게이트에 접속하는 제어 단자(CTi)를, 스타트 펄스 신호(SPX)를 공급하는 배선(X)에 접속하고 있다(도 37·도 38 참조). 이렇게 하면, 스타트 펄스 신호(SPX)가 상승되었을 때(동작 기간(PT)의 개시 시), 트랜지스터(M2)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKA)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKD)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

마찬가지로, i=8k+2(k는 1 이상)의 단위 회로(UCi)에서도, 트랜지스터(M2)의 게이트에 접속하는 제어 단자(CTi)를, 스타트 펄스 신호(SPx)를 공급하는 배선(x)에 접속하고 있다(도 37·도 38 참조). 이렇게 하면, 스타트 펄스 신호(SPx)가 상승되었을 때, 트랜지스터(M2)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKa)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKd)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

제7 단의 단위 회로(UC7)(도 38)의 동작은 이하와 같다. 제3 단의 단위 회로의 출력 단자로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)(도 24에서는 nA7)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 24에서는 nB7)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(D)으로부터의 클럭 신호(CKD)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKD)의 펄스(폭(4H))가 출력 단자(OT7)로부터 출력된다. 클럭 신호(CKD)가 하강하면, 노드(nA)의 전위도 하강한다. 계속하여 제13 단의 단위 회로의 출력 단자로부터 펄스가 출력됨과 동시에 배선(B)으로부터의 클럭 신호(CKB)가 상승되므로(M8·M9가 ON 되므로), 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고 (M10이 OFF), 리셋이 완료된다. 그 후, 최종단의 단위 회로(UCn)의 출력 단자(OTn)로부터의 펄스가 하강함과 동시에 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT7)가 「Low」로 충전된다.

제9 단의 단위 회로(UC9)(도 38)의 동작은 이하와 같다. 먼저, 스타트 펄스 신호(SPX)가 상승되었을 때, 트랜지스터(M2)를 ON 하고, 노드(nA)(도 24에서는 nA9)를 「Low」로 충전한다. 이에 의해, 동작 기간 개시 후에 클럭 신호(CKA)가 처음으로 상승되었을 때, 출력 단자(OT9)로부터 펄스가 나와버리는 오동작은 방지된다. 그 후, 제5 단의 단위 회로(UC5)의 출력 단자(OT5)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 24에서는 nB9)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(A)로부터의 클럭 신호(CKA)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKA)의 펄스(폭(4H))이 출력 단자(OT9)로부터 출력된다. 클럭 신호(CKA)가 하강하면, 노드(nA)의 전위도 하강한다. 계속하여 제15 단의 단위 회로(UC15)의 출력 단자(OT15)로부터 펄스가 출력됨과 동시에 배선(D)으로부터의 클럭 신호(CKD)가 상승되므로(M8·M9가 ON 되므로), 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 초기화 신호(INTL)가 상승되어 M3·12가 ON 되면, 노드(nB) 및 출력 단자(OT9)가 「Low」로 충전된다.

도 38에서는, 제어 회로(SC)의 Mz의 게이트를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하였지만, 이것에 한정되지 않는다. 도 39에 도시한 바와 같이, 제어 회로(SC)의 M2의 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시킬 수 있다.

(실시예 6)

실시예 6에 이러한 제1 및 제2 시프트 레지스터(SR1·SR2)의 m단(단위 회로(UCm))의 구성을 도 40에 도시하였다(m은 자연수). 또한, m이 홀수인 단은 제1 시프트 레지스터(SR1)에 포함되고, m이 짝수인 단은 제2 시프트 레지스터(SR2)에 포함되는 것으로 한다.

도 40에 도시한 바와 같이, 단위 회로(UCm)는, 2개의 입력 단자(CK1 내지 CK2)와, 세트 단자(STm)와, 리셋 단자(RTm)와, 출력 단자(OTm)와, 제어 단자(CTm)와, 초기화 단자(LTm)와, N채널의 트랜지스터(M1 내지 M12)와, 용량(C1)을 구비하고, 출력 단자(OTm)가 액정 패널의 m번째의 주사 신호선(Gm)에 접속되어 있다.

도 40에서는, M10의 드레인 및 M7의 게이트가 CK1에 접속되고, M10의 소스가, 용량(C1)의 한쪽 전극, M11의 드레인, M12의 드레인 및 출력 단자(OTm)에 접속되고, M10의 게이트(노드(nA))가, 용량(C1)의 다른 한쪽 전극, M9의 드레인, M8의 드레인, M6의 게이트, M1의 소스 및 M2의 드레인에 접속되어 있다. 또한, M8의 게이트(노드(nB))가, M4의 소스, M7의 드레인, M3의 드레인, M6의 드레인 및 M5의 소스에 접속되고, M2, M3, M6 내지 M9 및 M11 내지 M12 각각의 소스가, 저전원 전위(VSS)(VGL)에 접속되어 있다. 또한, M1의 드레인 및 게이트가 세트 단자(STm)에 접속되고, M5의 드레인 및 게이트 및 M11의 게이트가 입력 단자(CK2)에 접속되고, M4(제어 트랜지스터)의 드레인 및 게이트가 제어 단자(CTm)에 접속되고, M2, M3 및 M12 각각의 게이트가 초기화 단자(LTm)에 접속되고, M9의 게이트가 리셋 단자(RTm)에 접속되고, M11의 게이트가 입력 단자(CK2)에 접속되어 있다.

도 40 내지 도 43에, 실시예 6에 이러한 제1 및 제2 시프트 레지스터의 제1 내지 제n 단(m=1 내지 n)의 구성을 도시한다. 도 41 내지 도 43에 도시된 바와 같이, 실시예 6에서도, 도 2의 복수의 배선(IL1)에, 4상의 클럭 신호(CKA 내지 CKd)를 공급하는 배선(간배선)(A 내지 D)과, 2상의 (게이트) 스타트 펄스 신호(SPX·SPY)를 공급하는 배선(간배선)(X·Y)과, 초기화 신호(INTL)를 공급하는 배선(간배선)(L)과, 저전원 전위(VSS)를 공급하는 배선(전원 배선)(P)이 포함되고, 도 2의 복수의 배선(IL2)에, 4상의 클럭 신호(CKA 내지 CKd)를 공급하는 배선(간배선)(a 내지 d)과, 2상의 (게이트) 스타트 펄스 신호(SPx·SPy)를 공급하는 배선(간배선)(x·y)과, 초기화 신호(INTl)를 공급하는 배선(간배선)(l)과, 저전원 전위(VSS)를 공급하는 배선(전원 배선)(P)이 포함된다.

또한, m=8k+1의 단위 회로(UCm)(k는 0 이상의 정수)에서는, 입력 단자(CK1)가 클럭 신호(CKA)를 공급하는 배선(A)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKB)를 공급하는 배선(B)에 접속되고, m=8k+2의 단위 회로(UCm)에서는, 입력 단자(CK1)가 클럭 신호(CKa)를 공급하는 배선(a)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKb)를 공급하는 배선(b)에 접속되어 있다.

또한, m=8k+3의 단위 회로(UCm)(k는 0 이상의 정수)에서는, 입력 단자(CK1)가 클럭 신호(CKC)를 공급하는 배선(C)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKD)를 공급하는 배선(D)에 접속되고, m=8k+4의 단위 회로(UCm)에서는, 입력 단자(CK1)가 클럭 신호(CKc)를 공급하는 배선(c)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKd)를 공급하는 배선(d)에 접속되어 있다.

또한, m=8k+5의 단위 회로(UCm)(k는 0 이상의 정수)에서는, 입력 단자(CK1)가 클럭 신호(CKB)를 공급하는 배선(B)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKA)를 공급하는 배선(A)에 접속되고, m=8k+6의 단위 회로(UCm)에서는, 입력 단자(CK1)가 클럭 신호(CKb)를 공급하는 배선(b)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKa)를 공급하는 배선(a)에 접속되어 있다.

또한, m=8k+7의 단위 회로(UCm)(k는 0 이상의 정수)에서는, 입력 단자(CK1)가 클럭 신호(CKD)를 공급하는 배선(D)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKC)를 공급하는 배선(C)에 접속되어 있다. 또한, m=8k+8의 단위 회(UCm)(k는 0 이상의 정수)에서는, 입력 단자(CK1)가 클럭 신호(CKd)를 공급하는 배선(d)에 접속되고, 입력 단자(CK2)가 클럭 신호(CKc)를 공급하는 배선(c)에 접속되어 있다.

도 41 내지 도 43의 배선(A 내지 D), 배선(a 내지 d), 배선(X·y), 배선(X·y), 배선(L·l), 배선(P), (각 단에 접속되는) 주사 신호선(G1 내지 Gn) 및 (각 단의) 노드(nA)·노드(nB) 각각의 전위 변동(신호 파형)은 도 44에 도시한 바와 같이, 도 6과 동일하다.

이 경우, m=8k+1(k는 1 이상)의 단위 회로(UCm)에서는, 입력 단자(CK1)에 입력되는 클럭 신호(CKA)가, 동작 기간 개시 후에 처음으로 상승되었을 때, 입력 단자(CK2)에 입력되는 클럭 신호(CKB)가 비액티브(노드(nB)가 「Low」이며 트랜지스터(M8)가 OFF) 그대로이다.

발명자들은 이 점에 착안하여, m=8k+1이 되는 단(제2 중도 단)을 구성하는 단위 회로(UCm)에, 트랜지스터(M4)를 포함하는 제어 회로(SC)를 설치하고, M4의 드레인 및 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPX)를 공급하는 배선(X)에 접속하였다(도 42 참조). 이렇게 하면, 스타트 펄스 신호(SPX)가 상승되었을 때(동작 기간(PT)의 개시 시), 노드(nB)를 「High」로 하여 트랜지스터(M8)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKA)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKB)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

또한, m=8k+2(k는 1 이상)의 단위 회로(UCm)에서도, 입력 단자(CK1)에 입력되는 클럭 신호(CKa)가, 동작 기간 개시 후에 처음으로 상승되었을 때, 입력 단자(CK2)에 입력되는 클럭 신호(CKb)가 비액티브 그대로이므로, 이러한 단위 회로(UCm)에, 트랜지스터(M4)를 포함하는 제어 회로(SC)를 설치하고, M4의 드레인 및 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPx)를 공급하는 배선(x)에 접속하고 있다(도 42 참조). 이렇게 하면, 스타트 펄스 신호(SPx)가 상승되었을 때, 노드(nB)를 「High」로 하여 트랜지스터(M8)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKa)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKb)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

마찬가지로, m=8k+3(k는 1 이상)의 단위 회로(UCm)에, 트랜지스터(M4)를 포함하는 제어 회로(SC)를 설치하고, M4의 드레인 및 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPX)를 공급하는 배선(X)에 접속하고 있다(도 42 참조). 이렇게 하면, 스타트 펄스 신호(SPX)가 상승되었을 때, 노드(nB)를 「High」로 하여 트랜지스터(M8)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKC)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKD)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

또한, m=8k+4(k는 1 이상)의 단위 회로(UCm)에, 트랜지스터(M4)를 포함하는 제어 회로(SC)를 설치하고, M4의 드레인 및 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPx)를 공급하는 배선(x)에 접속하고 있다(도 42 참조). 이렇게 하면, 스타트 펄스 신호(SPx)가 상승되었을 때, 노드(nB)를 「High」로 하여 트랜지스터(M8)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKC)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKD)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

그리고, m=1 내지 4, 8k+1 및 8k+2 및 8k+3 및 8k+4(k는 1 이상)의 단위 회로(UCm)에만 스타트 펄스 신호(SPX·SPx)를 입력함으로써, 스타트 펄스(SPX·SPx)의 부하(둔화 등)를 저감시킬 수 있다.

단, m=1 내지 4인 경우에는, (M1의 게이트 및 드레인에 접속하는) 세트 출력 단자(STm)에 스타트 펄스 신호(SPX·SPx·SPY·SPy)가 입력되므로, 제어 회로(SC) 대신에 트랜지스터(M4)를 포함하는 조정 회로(AC)를 설치하고, M4의 드레인 및 게이트에 접속하는 제어 단자(CTm)를, 저전원 전위(VSS)를 공급하는 배선(P)에 접속하고 있다. 한편, m=8k+5, 8k+6, 8k+7 및 8k+8(k는 0 이상)의 단위 회로(UCm)에서는, 입력 단자(CK1)에 입력되는 클럭 신호가, 동작 기간 개시 후에 처음으로 상승되었을 때, 입력 단자(CK2)에 입력되는 클럭 신호가 액티브이므로(적어도 비액티브이지 않으므로), 입력 단자(CK1)에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 상승되었을 때, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작의 우려는 적다. 따라서, 제어 회로(SC) 대신에 트랜지스터(M4)를 포함하는 조정 회로(AC)를 설치하고, M4의 드레인 및 게이트에 접속하는 제어 단자(CTm)를, 저전원 전위(VSS)를 공급하는 배선(P)에 접속하고 있다. 이와 같이, 제어 회로(SC)와 동일한 구성의 조정 회로(AC)를 설치함으로써 트랜지스터(M4) 주위의 부하를 각 단에서 정렬시키고, 주사 신호선에의 출력 신호의 파형이 단마다 어긋나는 것을 억제할 수 있다.

제1 단의 단위 회로(UC1)(도 41)의 동작은 이하와 같다. 배선(X)으로부터의 스타트 펄스 신호(SPX)가 상승되면, M1이 ON 되어 노드(nA)(도 44에서는 nA1)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 44에서는 nB1)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(A)으로부터의 클럭 신호(CKA)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKA)의 펄스(폭(4H))가 출력 단자(OT1)로부터 출력된다. 클럭 신호(CKA)가 하강하면 노드(nA)의 전위도 하강하고, 계속하여 제7 단의 단위 회로(UC7)의 출력 단자(OT7)로부터 펄스가 출력되면(M9가 ON 되면) 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 최종단의 단위 회로(UCn)의 출력 단자(OTn)로부터의 펄스가 하강함과 동시에 초기화 신호(INTL)이 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT1)가 「Low」로 충전된다. 또한, 초기화 신호(INTL)가 상승된 이후에는, 클럭 신호(CKA 내지 CKD) 및 클럭 신호(CKa 내지 CKd)는 모두 정지(비액티브 「Low」로 고정)된다.

제5 단(제1 중도 단)의 단위 회로(UC5)(도 41)의 동작은 이하와 같다. 제1 단의 단위 회로(UC1)의 출력 단자(OT1)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)(도 44에서는 nA5)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 44에서는 nB5)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(B)으로부터의 클럭 신호(CKB)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKB)의 펄스(폭(4H))이 출력 단자(OT5)로부터 출력된다. 클럭 신호(CKB)가 하강하면 노드(nA)의 전위도 하강하고, 계속하여 제11 단의 단위 회로(UC11)의 출력 단자(OT11)로부터 펄스가 출력되면(M9가 ON 되면) 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 최종단의 단위 회로(UCn)의 출력 단자(OTn)로부터의 펄스가 하강함과 동시에 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT5)가 「Low」로 충전된다.

제9 단(제2 중도 단)의 단위 회로(UC9)(도 42)의 동작은 이하와 같다. 먼저, 스타트 펄스 신호(SPX)가 상승되었을 때, 노드(nB)(도 44에서는 nB9)를 「High」로 하여 트랜지스터(M8)를 ON 하고, 노드(nA)(도 44에서는 nA9)를 「Low」로 충전한다. 이에 의해, 동작 기간 개시 후에 클럭 신호(CKA)가 처음으로 상승되었을 때, 출력 단자(OT9)로부터 펄스가 나와버리는 오동작은 방지된다. 그 후, 제5 단의 단위 회로(UC5)의 출력 단자(OT5)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(A)으로부터의 클럭 신호(CKA)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKA)의 펄스(폭(4H))가 출력 단자(OT9)로부터 출력된다. 클럭 신호(CKA)가 하강하면 노드(nA)의 전위도 하강하고, 계속하여 제15 단의 단위 회로(UC15)의 출력 단자(OT15)로부터 펄스가 출력되면(M9가 ON 되면) 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT9)가 「Low」로 충전된다.

제n 단의 단위 회로(UCn)(도 43)의 동작은 이하와 같다. 제n-4 단의 단위 회로(UCn-4)의 출력 단자(OTn-4)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(b)으로부터의 클럭 신호(CKb)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKb)의 펄스(폭(4H))이 출력 단자(OTn)로부터 출력된다. 클럭 신호(CKb)가 하강하면, 노드(nA)의 전위도 하강한다. 계속하여 배선(l)으로부터의 초기화 신호(INTl)가 상승되면(M9가 ON 되면), 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 동시에, 노드(nB) 및 출력 단자(OTn)도 「Low」로 충전된다.

도 41 내지 도 43에서는, 제어 회로(SC)의 M4의 드레인 및 게이트를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하였지만, 이것에 한정되지 않는다. 도 45 및 도 45의 각 부의 전위 변동(신호 파형)을 나타내는 도 46과 같이, 제어 회로(SC)의 M4의 드레인 및 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시킬 수 있다.

도 41 내지 도 43에서는, m=8k+1 및 8k+2 및 8k+3 및 8k+4(k는 1 이상)의 단위 회로(UCm)에만 제어 회로(SC)를 설치하였지만, 이것에 한정되지 않는다. 도 47 및 도 47의 각 부의 전위 변동(신호 파형)을 나타내는 도 48과 같이, m=5 내지 n의 단위 회로(UCm) 모두에 제어 회로(SC)를 설치하고, m=1 내지 4의 단위 회로(UCm)에는 조정 회로(AC)를 설치할 수도 있다. 이렇게 하면, 각 클럭 신호가 동작 기간 개시 후에 처음으로 상승되었을 때에 일어날 수 있는 오동작을 전체 단에 대하여 억제할 수 있다. 이 경우도, 도 49 및 도 49의 각 부의 전위 변동(신호 파형)을 나타내는 도 50과 같이, 제어 회로(SC)의 M4의 드레인 및 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시키는 효과도 얻을 수 있다.

도 40 내지 도 43에서는, 초기화 신호(INTL·INTl)를 공급하는 배선(L·l)을 설치하였지만, 이것에 한정되지 않는다. 배선(L·l)을 설치하지 않고(제거하여), 도 51의 (a), (b)에 도시한 바와 같이, 초기화 단자(LTm)를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하고, 배선(X·x)에, 초기화용의 2개의 펄스(최종단의 출력 단자로부터의 펄스가 하강함과 동시에 상승되는 폭(4H)의 펄스와, 이것보다 1H 지연되어 상승되는 동일한 형태의 펄스)를 올릴 수도 있다. 이렇게 하면 신호 입력용의 배선의 수를 삭감시킬 수 있다.

(실시예 7)

도 40 내지 도 43에서는, m=8k+1 및 8k+2 및 8k+3 및 8k+4(k는 1 이상)의 단위 회로(UCm) 이외의 단에 조정 회로(AC)를 설치하였지만, 이것에 한정되지 않는다. 도 52의 (a), (b)에 도시한 바와 같이, i=8k+1 및 8k+2 및 8k+3 및 8k+4(k는 1 이상)의 단위 회로(UCi)단에는 트랜지스터(M4)를 포함하는 제어 회로(SC)를 설치하는 한편, j=1 내지 4, 8k+5, 8k+6, 8k+7 및 8k+8(k는 0 이상)의 단위 회로(UCj)단에는 조정 회로(AC)를 설치하지 않는 구성도 가능하다. 이 경우의 제1 및 제2 시프트 레지스터의 제1 내지 제n 단(m=1 내지 n)의 구성을 도 53 내지 도 55에 도시한다. 또한, 도 53 내지 도 55의 각 부의 전위 변동(신호 파형)은 도 44 대로이다. 실시예 7에서는, 각 시프트 레지스터 내의 트랜지스터의 수가 삭감되므로, 제조 수율을 높일 수 있다.

도 53 내지 도 55에서는, 제어 회로(SC)의 M4의 드레인 및 게이트를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하였지만, 이것에 한정되지 않는다. 도 56에 도시한 바와 같이, 제어 회로(SC)의 M4의 드레인 및 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시킬 수 있다.

도 52 내지 도 55에서는, 초기화 신호(INTL·INTl)를 공급하는 배선(L·l)을 설치하였지만, 이것에 한정되지 않는다. 배선(L·l)을 설치하지 않고(제거하여), 도 57의 (a) 내지 (c)에 도시한 바와 같이, 초기화 단자(LTi·LTj)를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하고, 배선(X·x)에, 초기화용의 2개의 펄스(최종단의 출력 단자로부터의 펄스가 하강함과 동시에 상승되는 폭(4H)의 펄스와, 이것보다 1H 지연되어 상승되는 동일한 형태의 펄스)를 올릴 수도 있다. 이렇게 하면 신호 입력용의 배선의 수를 삭감시킬 수 있다.

(실시예 8)

도 40 내지 도 43에서는, m단의 단위 회로(UCm)에 트랜지스터(M4)를 설치하였지만, 이것에 한정되지 않는다. 도 58에 도시한 바와 같이, (트랜지스터(M4) 대신에) 트랜지스터(Mz)를 설치할 수도 있다. 도 58에서는, M10의 드레인 및 M7의 게이트가 CK1에 접속되고, M10의 소스가, 용량(C1)의 한쪽 전극, M11의 드레인, M12의 드레인 및 출력 단자(OTm)에 접속되고, M10의 게이트(노드(nA))가, 용량(C1)의 다른 한쪽 전극, M9의 드레인, M8의 드레인, Mz의 드레인, M6의 게이트, M1의 소스 및 M2의 드레인에 접속되어 있다. 또한, M8의 게이트(노드(nB))가, M7의 드레인, M3의 드레인, M6의 드레인 및 M5의 소스에 접속되고, Mz, M2, M3, M6 내지 M9 및 M11 내지 M12 각각의 소스가, 저전원 전위(VSS)(VGL)에 접속되어 있다. 또한, M1의 드레인 및 게이트가 세트 단자(STm)에 접속되고, M5의 드레인 및 게이트 및 M11의 게이트가 입력 단자(CK2)에 접속되고, Mz(제어 트랜지스터)의 게이트가 제어 단자(CTm)에 접속되고, M2, M3 및 M12 각각의 게이트가 초기화 단자(LTm)에 접속되고, M9의 게이트가 리셋 단자(RTm)에 접속되어 있다.

실시예 8에 이러한 제1 및 제2 시프트 레지스터의 제1 내지 제n 단(m=1 내지 n)의 구성을 도 59 내지 도 61에 도시한다. 또한, 도 59 내지 도 61에서의 배선(A 내지 D), 배선(a 내지 d), 배선(X·Y), 배선(x·y), 배선(L·l) 및 배선(P)과, 단위 회로(UCm)(m=1 내지 n)에 포함되는 2개의 입력 단자(CK1 내지 CK2), 세트 단자(STm), 리셋 단자(RTm), 출력 단자(OTm), 제어 단자(CTm) 및 초기화 단자(LTm)의 접속 관계는, 도 40 내지 도 43과 동일하다.

또한, 도 59 내지 도 61의 배선(A 내지 D), 배선(a 내지 d), 배선(X·Y), 배선(x·y), 배선(L·l), 배선(P), (각 단에 접속되는) 주사 신호선(G1 내지 Gn) 및 (각 단의) 노드(nA)·노드(nB) 각각의 전위 변동(신호 파형)을 도 62에 나타내었다. 도 62에 나타낸 바와 같이, 배선(A 내지 D)으로부터의 클럭 신호(CKA 내지 CKD), 배선(a 내지 d)으로부터의 클럭 신호(CKa 내지 CKd), 배선(X·Y·x·y)으로부터의 스타트 펄스 신호(SPX·SPY·SPx·SPy) 및 배선(L·l)으로부터의 초기화 신호(INTL·INTl)는 모두 도 44(도 6)와 동일하다.

발명자들은 이 점에 착안하여, m=8k+1이 되는 단(제2 중도 단)을 구성하는 단위 회로(UCm)에, 트랜지스터(Mz)를 포함하는 제어 회로(SC)를 설치하고, Mz의 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPX)를 공급하는 배선(X)에 접속하고 있다(도 60 참조). 이렇게 하면, 스타트 펄스 신호(SPX)가 상승되었을 때(동작 기간(PT)의 개시 시), 트랜지스터(Mz)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKA)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKB)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

또한, m=8k+2(k는 1 이상)의 단위 회로(UCm)에도, 트랜지스터(Mz)를 포함하는 제어 회로(SC)를 설치하고, Mz의 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPx)를 공급하는 배선(x)에 접속하고 있다(도 60 참조). 이렇게 하면, 스타트 펄스 신호(SPx)가 상승되었을 때, 트랜지스터(Mz)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKa)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKb)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

또한, m=8k+3(k는 1 이상)의 단위 회로(UCm)에도, 트랜지스터(Mz)를 포함하는 제어 회로(SC)를 설치하고, Mz의 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPX)를 공급하는 배선(X)에 접속하고 있다(도 60 참조). 이렇게 하면, 스타트 펄스 신호(SPX)가 상승되었을 때, 트랜지스터(Mz)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKC)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKD)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

또한, m=8k+4(k는 1 이상)의 단위 회로(UCm)에도, 트랜지스터(Mz)를 포함하는 제어 회로(SC)를 설치하고, Mz의 게이트에 접속하는 제어 단자(CTm)를, 스타트 펄스 신호(SPx)를 공급하는 배선(x)에 접속하고 있다(도 60 참조). 이렇게 하면, 스타트 펄스 신호(SPx)가 상승되었을 때, 트랜지스터(Mz)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKc)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKd)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

단, m=1 내지 4인 경우에는, (M1의 게이트 및 드레인에 접속하는) 세트 출력 단자(STm)에 스타트 펄스 신호(SPX·SPx·SPY·SPy)가 입력되므로, 제어 회로(SC) 대신에 트랜지스터(Mz)를 포함하는 조정 회로(AC)를 설치하고, Mz의 게이트에 접속하는 제어 단자(CTm)를, 저전원 전위(VSS)를 공급하는 배선(P)에 접속하고 있다. 한편, m=8k+5, 8k+6, 8k+7 및 8k+8(k는 0 이상)의 단위 회로(UCm)에서는, 입력 단자(CK1)에 입력되는 클럭 신호가, 동작 기간 개시 후에 처음으로 상승되었을 때, 입력 단자(CK2)에 입력되는 클럭 신호가 액티브이므로(적어도 비액티브이지 않으므로), 입력 단자(CK1)에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 상승되었을 때, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작의 우려는 적다. 따라서, 제어 회로(SC) 대신에 트랜지스터(Mz)를 포함하는 조정 회로(AC)를 설치하고, Mz의 게이트에 접속하는 제어 단자(CTm)를, 저전원 전위(VSS)를 공급하는 배선(P)에 접속하고 있다. 이와 같이, 제어 회로(SC)와 동일한 구성의 조정 회로(AC)를 설치함으로써 트랜지스터(Mz) 주위의 부하를 각 단에서 정렬시킬 수 있다.

제5 단(제1 중도 단)의 단위 회로(UC5)(도 60)의 동작은 이하와 같다. 제1 단의 단위 회로(UC1)의 출력 단자(OT1)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)(도 62에서는 nA5)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 62에서는 nB5)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(B)으로부터의 클럭 신호(CKB)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKB)의 펄스(폭(4H))이 출력 단자(OT5)로부터 출력된다. 클럭 신호(CKB)가 하강하면 노드(nA)의 전위도 하강하고, 계속하여 제11 단의 단위 회로(UC11)의 출력 단자(OT11)로부터 펄스가 출력되면(M9가 ON 되면) 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 최종단의 단위 회로(UCn)의 출력 단자(OTn)로부터의 펄스가 하강함과 동시에 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT5)가 「Low」로 충전된다.

제9 단(제2 중도 단)의 단위 회로(UC9)(도 60)의 동작은 이하와 같다. 먼저, 스타트 펄스 신호(SPX)가 상승되었을 때, 트랜지스터(Mz)를 ON 하고, 노드(nA)(도 62에서는 nA9)를 「Low」로 충전한다. 이에 의해, 동작 기간 개시 후에 클럭 신호(CKA)가 처음으로 상승되었을 때, 출력 단자(OT9)로부터 펄스가 나와버리는 오동작은 방지된다. 그 후, 제5 단의 단위 회로(UC5)의 출력 단자(OT5)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(A)으로부터의 클럭 신호(CKA)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKA)의 펄스(폭(4H))가 출력 단자(OT9)로부터 출력된다. 클럭 신호(CKA)가 하강하면 노드(nA)의 전위도 하강하고, 계속하여 제15 단의 단위 회로(UC15)의 출력 단자(OT15)로부터 펄스가 출력되면(M9가 ON 되면) 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT9)가 「Low」로 충전된다.

도 59 내지 도 61에서는, 제어 회로(SC)의 Mz의 게이트를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하였지만, 이것에 한정되지 않는다. 도 63 및 도 63의 각 부의 전위 변동(신호 파형)을 나타내는 도 64와 같이, 제어 회로(SC)의 Mz의 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시킬 수 있다.

도 59 내지 도 61에서는, m=8k+1 및 8k+2 및 8k+3 및 8k+4(k는 1 이상)의 단위 회로(UCm)에만 제어 회로(SC)를 설치하였지만, 이것에 한정되지 않는다. 도 65 및 도 65의 각 부의 전위 변동(신호 파형)을 나타내는 도 66과 같이, m=5 내지 n의 단위 회로(UCm) 모두에 제어 회로(SC)를 설치하고, m=1 내지 4의 단위 회로(UCm)에는 조정 회로(AC)를 설치할 수도 있다. 이렇게 하면, 각 클럭 신호가 동작 기간 개시 후에 처음으로 상승되었을 때에 일어날 수 있는 오동작을 전체 단에 대하여 억제할 수 있다. 이 경우도, 도 67에 도시한 바와 같이(또한, 도 67의 각 부의 전위 변동은 도 64와 동일함), 제어 회로(SC)의 Mz의 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시키는 효과도 얻을 수 있다.

도 59 내지 도 61에서는, 초기화 신호(INTL·INTl)를 공급하는 배선(L·l)을 설치하였지만, 이것에 한정되지 않는다. 배선(L·l)을 설치하지 않고(제거하여), 도 68의 (a), (b)에 도시한 바와 같이, 초기화 단자(LTm)를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하고, 배선(X·x)에, 초기화용의 2개의 펄스(최종단의 출력 단자로부터의 펄스가 하강함과 동시에 상승되는 폭(4H)의 펄스와, 이것보다 1H 지연되어 상승되는 동일한 형태의 펄스)를 올릴 수도 있다. 이렇게 하면 신호 입력용의 배선의 수를 삭감시킬 수 있다.

(실시예 9)

도 59 내지 도 61에서는, m=8k+1 및 8k+2 및 8k+3 및 8k+4(k는 1 이상)의 단위 회로(UCm) 이외의 단에 조정 회로(AC)를 설치하였지만, 이것에 한정되지 않는다. 도 69의 (a), (b)에 도시한 바와 같이, i=8k+1 및 8k+2 및 8k+3 및 8k+4(k는 1 이상)의 단위 회로(UCi)단에는 트랜지스터(Mz)를 포함하는 제어 회로(SC)를 설치하는 한편, j=1, 2, 8k+5, 8k+6, 8k+7 및 8k+8(k는 0 이상)의 단위 회로(UCj)단에는 조정 회로(AC)를 설치하지 않는 구성도 가능하다. 이 경우의 제1 및 제2 시프트 레지스터의 제1 내지 제n 단(m=1 내지 n)의 구성을 도 70 내지 도 72에 도시한다. 또한, 도 70 내지 도 72의 각 부의 전위 변동(신호 파형)은 도 62와 동일하다. 실시예 9에서는, 각 시프트 레지스터 내의 트랜지스터의 수가 삭감되므로, 제조 수율을 높일 수 있다.

도 70 내지 도 72에서는, 제어 회로(SC)의 Mz의 게이트를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하였지만, 이것에 한정되지 않는다. 도 73에 도시한 바와 같이, 제어 회로(SC)의 Mz의 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시킬 수 있다.

도 58 내지 도 61에서는, 초기화 신호(INTL·INTl)를 공급하는 배선(L·l)을 설치하였지만, 이것에 한정되지 않는다. 배선(L·l)을 설치하지 않고(제거하여), 도 74의 (a) 내지 (c)에 도시한 바와 같이, 초기화 단자(LTi·LTj)를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하고, 배선(X·x)에, 초기화용의 2개의 펄스(최종단의 출력 단자로부터의 펄스가 하강함과 동시에 상승되는 폭(4H)의 펄스와, 이것보다 1H 지연되어 상승되는 동일한 형태의 펄스)를 올릴 수도 있다. 이렇게 하면 신호 입력용의 배선의 수를 삭감시킬 수 있다.

(실시예 10)

실시예 9에서 트랜지스터(Mz)를 제거하고, 그 대신에 M2를 제어 트랜지스터로서 M2의 게이트를 제어 단자(CTm)에 접속하는 구성도 가능하다. 즉, 도 75의 (a), (b)에 도시한 바와 같이, i=8k+1 및 8k+2 및 8k+3 및 8k+4(k는 1 이상)의 단위 회로(UCi)단에서는 트랜지스터(M2)를 제어 회로(SC)로 하고, M2의 게이트를 제어 단자(CTm)에 접속하는 한편, j=1, 2, 8k+5, 8k+6, 8k+7 및 8k+8(k는 0 이상)의 단위 회로(UCj)단에서는 M2의 게이트를 초기화 단자(LTi)에 접속한다.

실시예 10에 이러한 제1 및 제2 시프트 레지스터의 제1 내지 제n 단(m=1 내지 n)의 구성을 도 76에 도시한다. 또한, 도 76에서의 배선(A 내지 D), 배선(a 내지 d), 배선(X·Y), 배선(x·y), 배선(L·l) 및 배선(P)과, 단위 회로(UCm)(m=1 내지 n)에 포함되는 2개의 입력 단자(CK1 내지 CK2), 세트 단자(STm), 리셋 단자(RTm), 출력 단자(OTm), 제어 단자(CTm) 및 초기화 단자(LTm)의 접속 관계는, 도 40 내지 도 43과 동일하다. 또한, 도 76의 각 부의 전위 변동(신호 파형)은 도 62와 동일하다.

발명자들은 이 점에 착안하여, i=8k+1이 되는 단(제2 중도 단)을 구성하는 단위 회로(UCi)에서는, 트랜지스터(M2)의 게이트에 접속하는 제어 단자(CTi)를, 스타트 펄스 신호(SPX)를 공급하는 배선(X)에 접속하고 있다(도 75·도 76 참조). 이렇게 하면, 스타트 펄스 신호(SPX)가 상승되었을 때(동작 기간(PT)의 개시 시), 트랜지스터(M2)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKA)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKB)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

또한, i=8k+2(k는 1 이상)의 단위 회로(UCi)에서도, 트랜지스터(M2)의 게이트에 접속하는 제어 단자(CTi)를, 스타트 펄스 신호(SPx)를 공급하는 배선(x)에 접속하고 있다. 이렇게 하면, 스타트 펄스 신호(SPx)가 상승되었을 때, 트랜지스터(M2)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKa)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKb)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

또한, i=8k+3(k는 1 이상)의 단위 회로(UCi)에서도, 트랜지스터(M2)의 게이트에 접속하는 제어 단자(CTi)를, 스타트 펄스 신호(SPX)를 공급하는 배선(X)에 접속하고 있다. 이렇게 하면, 스타트 펄스 신호(SPX)가 상승되었을 때, 트랜지스터(M2)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKC)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKD)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

또한, i=8k+4(k는 1 이상)의 단위 회로(UCi)에서도, 트랜지스터(M2)의 게이트에 접속하는 제어 단자(CTi)를, 스타트 펄스 신호(SPx)를 공급하는 배선(x)에 접속하고 있다. 이렇게 하면, 스타트 펄스 신호(SPx)가 상승되었을 때, 트랜지스터(M2)를 ON 하고, 노드(nA)(트랜지스터(M10)의 게이트)를 「Low」로 충전할 수 있다. 따라서, 클럭 신호(CKc)가 동작 기간 개시 후에 처음으로 상승되었을 때에 클럭 신호(CKd)가 비액티브 그대로이어도, (트랜지스터(M10)의 게이트·드레인 기생 용량(PC)에 기인하여) 출력 단자(OTm)로부터 펄스가 나와버리는 오동작은 방지된다.

제7 단의 단위 회로(UC7)(도 76)의 동작은 이하와 같다. 제3 단의 단위 회로의 출력 단자로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)(도 62에서는 nA7)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 62에서는 nB7)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(D)으로부터의 클럭 신호(CKD)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKD)의 펄스(폭(4H))가 출력 단자(OT7)로부터 출력된다. 클럭 신호(CKD)가 하강하면 노드(nA)의 전위도 하강하고, 계속하여 제13 단의 단위 회로(UC13)의 출력 단자(OT13)로부터 펄스가 출력되면(M9가 ON 되면) 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 최종단의 단위 회로(UCn)의 출력 단자(OTn)로부터의 펄스가 하강함과 동시에 초기화 신호(INTL)가 상승되어 M2·3·12가 ON 되면, 노드(nA) 및 노드(nB) 및 출력 단자(OT7)가 「Low」로 충전된다.

제9 단의 단위 회로(UC9)(도 76)의 동작은 이하와 같다. 먼저, 스타트 펄스 신호(SPX)가 상승되었을 때, 트랜지스터(M2)를 ON 하고, 노드(nA)(도 62에서는 nA9)를 「Low」로 충전한다. 이에 의해, 동작 기간 개시 후에 클럭 신호(CKA)가 처음으로 상승되었을 때, 출력 단자(OT9)로부터 펄스가 나와버리는 오동작은 방지된다. 그 후, 제5 단의 단위 회로(UC5)의 출력 단자(OT5)로부터 펄스가 출력되면, M1이 ON 되어 노드(nA)가 「High」가 되고, M6·M10이 ON 된다. 한편, 노드(nB)(도 62에서는 nB9)는 「Low」가 되어 M8은 OFF 된다. 이 상태에서, 배선(A)으로부터의 클럭 신호(CKA)가 상승되면 노드(nA)의 전위가 더욱 상승하여 클럭 신호(CKA)의 펄스(폭(4H))이 출력 단자(OT9)로부터 출력된다. 클럭 신호(CKA)가 하강하면 노드(nA)의 전위도 하강하고, 계속하여 제15 단의 단위 회로(UC15)의 출력 단자(OT15)로부터 펄스가 출력되면(M9가 ON 되면) 노드(nB)가 「High」이며 노드(nA)가 「Low」가 되고(M10이 OFF), 리셋이 완료된다. 그 후, 초기화 신호(INTL)가 상승되어 M3·12가 ON 되면, 노드(nB) 및 출력 단자(OT9)가 「Low」로 충전된다.

도 76에서는, 제어 회로(SC)의 Mz의 게이트를, 스타트 펄스 신호(SPX·SPx)를 공급하는 배선(X·x)에 접속하였지만, 이것에 한정되지 않는다. 도 77에 도시한 바와 같이, 제어 회로(SC)의 M2의 게이트를, 배선(X·x)과는 다른 배선(W·w)에 접속하고, 홀수단에 접속되는 배선(W)에 스타트 펄스 신호(SPX)와 동기하는 제어 신호를 공급하고, 짝수단에 접속되는 배선(w)에 스타트 펄스 신호(SPx)와 동기하는 제어 신호를 공급할 수도 있다. 이렇게 하면, 스타트 펄스 신호의 부하를 저감시킬 수 있다.

(실시예 1 내지 10에 대해서)

도 2의 게이트 드라이버에는, 4상의 (게이트) 스타트 펄스 신호(SPX·SPY·SPx·SPy) 각각을 공급하는 배선(간배선)(X·Y·x·y)과, 상기 실시예 1 내지 10의 제1 및 제2 시프트 레지스터(SR1·SR2)가 포함되지만, 스타트 펄스 신호의 부하를 저감시키므로, 배선(간배선)(X·Y·x·y)을 제1 및 제2 시프트 레지스터(SR1·SR2)에 겹치지 않도록 배치하는 것이 바람직하다. 예를 들어, 도 78의 (a)에 도시한 바와 같이, 액정 패널 상에 게이트 드라이버를 모놀리식 형성하는 경우에는, 유리 기판의 짧은 변이 되는 2개의 에지(유리 단부면)의 한쪽과 제1 시프트 레지스터(SR1)의 사이에 배선(X·Y)을 형성하고, 상기 2개의 에지의 다른 쪽과 제2 시프트 레지스터(SR2)의 사이에 배선(X·y)을 형성하거나, 도 78의 (b)에 도시한 바와 같이, 표시부(DA)와 제1 시프트 레지스터(SR1)의 사이에 배선(X·Y)을 형성(배선(A 내지 D·L)은 상기 2개의 에지의 한쪽과 제1 시프트 레지스터(SR1)의 사이에 형성)하고, 표시부(DA)와 제2 시프트 레지스터(SR2)의 사이에 배선(x·y)을 형성(배선(a 내지 d·l)은 상기 2개의 에지의 다른 쪽과 제2 시프트 레지스터(SR2)의 사이에 형성)하거나 한다. 또한, 프레임 스페이스를 확보할 수 없는 경우에는, 도 78의 (c)에 도시한 바와 같이, 다른 배선(예를 들어, 배선(L·l)) 각각을 제1 및 제2 시프트 레지스터(SR1·SR2)에 겹쳐서 배치할 수도 있다.

또한, 배선(L·l)을 설치하지 않고(제거하고), 초기화 단자(LTm)를, 스타트 펄스 신호를 공급하는 배선(X·x·Y·y)에 접속하는 구성에서는, 도 79에 도시한 바와 같이, 배선(X·x·Y·y)에 스타트 펄스(동작 기간 개시 직전에 상승되는 펄스) 1개만을 올리는 구성도 가능하다.

또한, 배선(W/w)을 사용하는 구성에 있어서 배선(W/w)에 올리는 펄스는, 가장 위상이 진행된 클럭 신호(CKA)의 최초의 클럭보다도 앞에 서면 되고, 스타트 펄스와 시간적으로 어긋나 있어도 된다(도 80 참조).

또한, 스타트 펄스 신호의 부하를 저감시키는 점에 감안하여, 제어 회로(SC)에 포함되는 제어 트랜지스터를 배선(X) 또는 배선(x)에 접속하는 상기 실시예에 있어서는, 이들 제어 트랜지스터를, 배선(X), 배선(x), 배선(Y) 및 배선(y)에 선택적으로 접속하는(2 배선이 아니라 4 배선에 부하를 분담시키는) 구성도 가능하다. 예를 들어, 실시예 1의 도 5를 변형하여, 도 81과 같이, 단위 회로(UCn-5)의 M4의 드레인 및 게이트를 배선(Y)에 접속하고, 단위 회로(UCn-4)의 M4의 드레인 및 게이트를 배선(y)에 접속한다. 마찬가지로, 실시예 2의 도 17을 도 82와 같이 변형하고, 실시예 3의 도 23을 도 83과 같이 변형하고, 실시예 4의 도 34를 도 84와 같이 변형한다. 또한, 실시예 6의 도 42를 변형하고, 도 85와 같이, 단위 회로(UC11)의 M4의 드레인 및 게이트를 배선(Y)에 접속하고, 단위 회로(UC11)의 M4의 드레인 및 게이트를 배선(y)에 접속한다. 마찬가지로, 실시예 7의 도 54를 도 86과 같이 변형하고, 실시예 8의 도 60을 도 87과 같이 변형하고, 실시예 9의 도 71을 도 88과 같이 변형한다.

상기 실시예 1 내지 10의 제1 및 제2 시프트 레지스터(SR1·SR2)의 각 트랜지스터로서, 반도체층에 산화물 반도체, 예를 들어 IGZO(InGaZnOx)을 사용한 TFT(박막 트랜지스터)를 사용해도 된다. 이 경우, 트랜지스터(M10)의 게이트·드레인간 기생 용량(PC)에 의해 트랜지스터(M10)의 게이트(노드(nA))의 전위가 치솟음에 따라 누설 전류가 발생하기 쉽다고 생각되므로(산화물 반도체를 사용한 TFT는 ON 특성이 우수하므로), 상기 각 실시예와 같이 동작 기간 개시 시에 노드(nA)를 확실하게 VSS(Low)로 충전하는 의의는 크다고 할 수 있다. 또한, 산화물 반도체를 사용한 액정 패널에서는 소비 전력 저감을 위하여 수직 블랭킹 기간(비동작 기간을 포함함)을 길게 하는 경우가 많고, 그 동안에 노드(nA)가 방전되어버리는 것도 생각할 수 있으므로, 이 점에서도, 동작 기간 개시 시에 노드(nA)를 확실하게 VSS로 충전하는 의의는 크다고 할 수 있다.

물론, 상기 실시예 1 내지 10의 제1 및 제2 시프트 레지스터(SR1·SR2)의 각 트랜지스터로서, 반도체층에 아몰퍼스 실리콘이나 폴리실리콘을 사용한 TFT(박막 트랜지스터)를 사용해도 된다. 이러한 TFT는, 산화물 반도체를 사용한 TFT와 비교하여 OFF 시의 누설 전류가 많고, 수직 블랭킹 기간에 (수직 블랭킹 기간이 비록 길지 않아도) 노드(nA)가 방전되어버리는 것을 생각할 수 있는 것, 또한, 아몰퍼스 실리콘을 사용한 경우에는 트랜지스터(M10)의 기생 용량이 크고, 클럭 상승 시의 드레인의 치솟음에 의해 M10에 많은 누설 전류가 발생하기 쉬운 점에서, 동작 기간 개시 시에 노드(nA)를 확실하게 VSS로 충전하는 의의는 크다고 할 수 있다.

이상과 같이, 본 시프트 레지스터는, 첫 단, 제1 중도 단, 제2 중도 단 및 끝 단을 포함하고, 제1 및 제2 중도 단 각각에, 제1 입력 단자와, 제2 입력 단자와, 출력 트랜지스터를 통해 제1 입력 단자에 접속된 출력 단자와, 제2 입력 단자 및 출력 트랜지스터에 접속하고, 출력 트랜지스터의 제어 단자의 전위를 설정하는 설정 회로가 설치되고, 제1 입력 단자와 제2 입력 단자에 다른 위상의 클럭 신호가 입력되고, 제2 중도 단에, 상기 설정 회로에 접속하고, 제어 신호가 입력되는 제어 회로가 설치되고, 첫 단에 입력되는 시프트 개시 신호가 액티브로 되고 나서 끝 단의 출력이 액티브로부터 비액티브로 될 때까지의 기간(또는 시프트 개시 신호가 액티브로 되고 나서 끝 단이 리셋될 때까지의 기간)을 동작 기간으로 하여, 제2 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제2 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브이다.

이렇게 제2 중도 단에 설정 회로를 설치함으로써, 제2 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제2 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브이어도, 제2 중도 단의 오동작을 방지할 수 있다.

본 시프트 레지스터에서는, 제2 중도 단의 제1 입력 단자에 입력되는 클럭 신호 및 제2 중도 단의 제2 입력 단자에 입력되는 클럭 신호는, 동작 기간 개시 전에 비액티브로 고정되어 있는 구성으로 할 수도 있다.

본 시프트 레지스터에서는, 제1 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제1 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브가 아닌 구성으로 할 수도 있다.

본 시프트 레지스터에서는, 제1 중도 단에는 상기 제어 회로가 설치되어 있지 않은 구성으로 할 수도 있다.

본 시프트 레지스터에서는, 제1 중도 단에, 상기 제어 회로와 동일한 구성을 갖고, 제어 신호 대신에 정전위 신호가 입력되는 조정 회로가 설치된 구성으로 할 수도 있다.

본 시프트 레지스터에서는, 상기 제1 중도 단에, 상기 제어 회로와 동일한 구성을 갖고, 초기화 신호가 입력되는 초기화 회로가 설치된 구성으로 할 수도 있다.

본 시프트 레지스터에서는, 상기 제어 신호는, 첫 단에 입력되는 시프트 개시 신호인 구성으로 할 수도 있다.

본 시프트 레지스터에서는, 상기 설정 회로에 제1 및 제2 설정 트랜지스터가 포함되고, 제2 입력 단자가 제1 설정 트랜지스터를 통해 제2 설정 트랜지스터의 제어 단자에 접속됨과 함께, 출력 트랜지스터의 제어 단자가, 제2 설정 트랜지스터를 통해 정전위원에 접속되고, 제2 입력 단자에 입력되는 클럭 신호가 액티브일 때, 출력 트랜지스터가 OFF 되는 구성으로 할 수도 있다.

본 시프트 레지스터에서는, 상기 제어 회로에, 제2 설정 트랜지스터의 제어 단자에 접속하는 제어 트랜지스터가 포함되고, 이 제어 트랜지스터의 제어 단자에 상기 제어 신호가 입력되는 구성으로 할 수도 있다.

본 시프트 레지스터에서는, 상기 제어 회로에, 출력 트랜지스터의 제어 단자에 접속하는 제어 트랜지스터가 포함되고, 이 제어 트랜지스터의 제어 단자에 상기 제어 신호가 입력되는 구성으로 할 수도 있다.

본 시프트 레지스터에서는, 출력 트랜지스터의 반도체층에, 산화물 반도체가 사용되어 있는 구성으로 할 수도 있다.

본 시프트 레지스터에서는, 제3 중도 단을 또한 포함하고, 제3 중도 단에, 제1 입력 단자와, 제2 입력 단자와, 출력 트랜지스터를 통해 제1 입력 단자에 접속된 출력 단자와, 제2 입력 단자 및 출력 트랜지스터에 접속하고, 출력 트랜지스터의 제어 단자의 전위를 설정하는 설정 회로가 설치되고, 상기 제1 입력 단자와 제2 입력 단자에 다른 위상의 클럭 신호가 입력되고, 제3 중도 단에, 상기 설정 회로에 접속하고, 제어 신호가 입력되는 제어 회로가 설치되고, 제3 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제3 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브이고, 상기 제2 중도 단의 제어 회로에 입력되는 제어 신호와 제3 중도 단의 제어 회로에 입력되는 제어 신호가, 상이한 배선으로부터 공급되는 구성으로 할 수도 있다.

본 드라이버 회로는, 상기 시프트 레지스터를 구비하고, 상기 제어 신호를 전달하는 제어 배선과, 제1 입력 단자에 입력되는 클럭 신호를 전달하는 제1 클럭 배선과, 제2 입력 단자에 입력되는 클럭 신호를 전달하는 제2 클럭 배선이 설치된 구성이다.

본 드라이버 회로에서는, 상기 제어 배선이 시프트 레지스터와 겹치지 않도록 배치되어 있는 구성으로 할 수도 있다.

본 발명은 상기의 실시 형태에 한정되지 않고, 상기 실시 형태를 기술 상식에 기초하여 적절히 변경한 것이나 그것들을 조합하여 얻을 수 있는 것도 본 발명의 실시 형태에 포함된다.

본 발명의 액정 표시 장치는, 예를 들어 각종 액정 디스플레이나 액정TV에 적합하다.

LCD : 액정 표시 장치
SR1 : 제1 시프트 레지스터
SR2 : 제2 시프트 레지스터
GD : 게이트 드라이버
SD : 소스 드라이버
DCC : 표시 제어 회로
GLm : (m단에 접속하는) 주사 신호선
UCm : 단위 회로(m단)
CK1 내지 CK4 : 입력 단자
STm : 세트 단자(m단)
CTm : 제어 단자(m단)
RTm : 리셋 단자(m단)
OTm : 출력 단자(m단)
M1 내지 M12 : 트랜지스터
SC : 제어 회로
AC : 조정 회로
A 내지 D : 클럭 신호(CKA 내지 CKd)를 공급하는 배선
a 내지 d : 클럭 신호(CKa 내지 CKd)를 공급하는 배선
X·Y : 스타트 펄스 신호(SPX·SPY)(제어 신호)를 공급하는 배선
x·y : 스타트 펄스 신호(SPx·SPy)(제어 신호)를 공급하는 배선
L·l : 초기화 신호(INTL·INTl)를 공급하는 배선
P : 전원 전위(VSS)를 공급하는 배선
W·w : 제어 신호를 공급하는 배선
PT : 동작 기간
NT : 비동작 기간

Claims

시프트 레지스터로서,
첫 단, 제1 중도 단, 제2 중도 단 및 끝 단을 포함하고,
제1 및 제2 중도 단 각각에, 클럭 신호가 입력되는 제1 입력 단자와, 상기 클럭 신호와 다른 위상의 클럭 신호가 입력되는 제2 입력 단자와, 출력 트랜지스터를 통해 제1 입력 단자에 접속된 출력 단자와, 제2 입력 단자 및 출력 트랜지스터에 접속하고, 출력 트랜지스터의 제어 단자의 전위를 설정하는 설정 회로가 설치되고, 제1 입력 단자와 제2 입력 단자에 다른 위상의 클럭 신호가 입력되고,
제2 중도 단에, 상기 설정 회로에 접속하고, 제어 신호가 입력되는 제어 회로가 설치되고,
제1 중도 단에, 상기 제어 회로와 동일한 구성을 갖고, 제어 신호 대신에 정전위 신호가 입력되는 조정 회로가 설치되고,
첫 단에 입력되는 시프트 개시 신호가 액티브로 되고 나서 끝 단의 출력이 액티브로부터 비액티브로 될 때까지의 기간을 동작 기간으로 하여,
제2 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제2 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브인, 시프트 레지스터.
시프트 레지스터로서,
첫 단, 제1 중도 단, 제2 중도 단 및 끝 단을 포함하고,
제1 및 제2 중도 단 각각에, 클럭 신호가 입력되는 제1 입력 단자와, 상기 클럭 신호와 다른 위상의 클럭 신호가 입력되는 제2 입력 단자와, 출력 트랜지스터를 통해 제1 입력 단자에 접속된 출력 단자와, 제2 입력 단자 및 출력 트랜지스터에 접속하고, 출력 트랜지스터의 제어 단자의 전위를 설정하는 설정 회로가 설치되고, 제1 입력 단자와 제2 입력 단자에 다른 위상의 클럭 신호가 입력되고,
제2 중도 단에, 상기 설정 회로에 접속하고, 제어 신호가 입력되는 제어 회로가 설치되고,
상기 제1 중도 단에, 상기 제어 회로와 동일한 구성을 갖고, 초기화 신호가 입력되는 초기화 회로가 설치되고,
첫 단에 입력되는 시프트 개시 신호가 액티브로 되고 나서 끝 단의 출력이 액티브로부터 비액티브로 될 때까지의 기간을 동작 기간으로 하여,
제2 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제2 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브인, 시프트 레지스터.
시프트 레지스터로서,
첫 단, 제1 중도 단, 제2 중도 단, 제3 중도 단 및 끝 단을 포함하고,
제1 및 제2 중도 단 각각에, 클럭 신호가 입력되는 제1 입력 단자와, 상기 클럭 신호와 다른 위상의 클럭 신호가 입력되는 제2 입력 단자와, 출력 트랜지스터를 통해 제1 입력 단자에 접속된 출력 단자와, 제2 입력 단자 및 출력 트랜지스터에 접속하고, 출력 트랜지스터의 제어 단자의 전위를 설정하는 설정 회로가 설치되고, 제1 입력 단자와 제2 입력 단자에 다른 위상의 클럭 신호가 입력되고,
제2 중도 단에, 상기 설정 회로에 접속하고, 제어 신호가 입력되는 제어 회로가 설치되고,
첫 단에 입력되는 시프트 개시 신호가 액티브로 되고 나서 끝 단의 출력이 액티브로부터 비액티브로 될 때까지의 기간을 동작 기간으로 하여,
제2 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제2 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브이고,
제3 중도 단에, 제1 입력 단자와, 제2 입력 단자와, 출력 트랜지스터를 통해 제1 입력 단자에 접속된 출력 단자와, 제2 입력 단자 및 출력 트랜지스터에 접속하고, 출력 트랜지스터의 제어 단자의 전위를 설정하는 설정 회로가 설치되고, 상기 제1 입력 단자와 제2 입력 단자에 다른 위상의 클럭 신호가 입력되고, 제3 중도 단에, 상기 설정 회로에 접속하고, 제어 신호가 입력되는 제어 회로가 설치되고, 제3 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제3 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브이고,
상기 제2 중도 단의 제어 회로에 입력되는 제어 신호와 제3 중도 단의 제어 회로에 입력되는 제어 신호가, 다른 배선으로부터 공급되는, 시프트 레지스터.
제1항 또는 제3항에 있어서, 제2 중도 단의 제1 입력 단자에 입력되는 클럭 신호 및 제2 중도 단의 제2 입력 단자에 입력되는 클럭 신호는, 동작 기간 개시 전에 비액티브로 고정되어 있는, 시프트 레지스터.
제1항 또는 제3항에 있어서, 제1 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제1 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브가 아닌, 시프트 레지스터.
제1항 또는 제3항에 있어서, 상기 제어 신호로서 상기 시프트 개시 신호가 사용되는, 시프트 레지스터.
제1항 또는 제3항에 있어서, 상기 설정 회로에 제1 및 제2 설정 트랜지스터가 포함되고,
제2 입력 단자가 제1 설정 트랜지스터를 통해 제2 설정 트랜지스터의 제어 단자에 접속됨과 함께, 출력 트랜지스터의 제어 단자가, 제2 설정 트랜지스터를 통해 정전위원에 접속되고,
제2 입력 단자에 입력되는 클럭 신호가 액티브일 때, 출력 트랜지스터가 OFF 되는, 시프트 레지스터.
제7항에 있어서, 상기 제어 회로에, 제2 설정 트랜지스터의 제어 단자에 접속하는 제어 트랜지스터가 포함되고, 이 제어 트랜지스터의 제어 단자에 상기 제어 신호가 입력되는, 시프트 레지스터.
제7항에 있어서, 상기 제어 회로에, 출력 트랜지스터의 제어 단자에 접속하는 제어 트랜지스터가 포함되고, 이 제어 트랜지스터의 제어 단자에 상기 제어 신호가 입력되는, 시프트 레지스터.
제1항 또는 제3항에 있어서, 출력 트랜지스터의 반도체층에, 산화물 반도체가 사용되고 있는, 시프트 레지스터.
삭제
제1항에 있어서, 제3 중도 단을 더 포함하고,
제3 중도 단에, 제1 입력 단자와, 제2 입력 단자와, 출력 트랜지스터를 통해 제1 입력 단자에 접속된 출력 단자와, 제2 입력 단자 및 출력 트랜지스터에 접속하고, 출력 트랜지스터의 제어 단자의 전위를 설정하는 설정 회로가 설치되고, 상기 제1 입력 단자와 제2 입력 단자에 다른 위상의 클럭 신호가 입력되고, 제3 중도 단에, 상기 설정 회로에 접속하고, 제어 신호가 입력되는 제어 회로가 설치되고, 제3 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제3 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브이고,
상기 제2 중도 단의 제어 회로에 입력되는 제어 신호와 제3 중도 단의 제어 회로에 입력되는 제어 신호가, 다른 배선으로부터 공급되는, 시프트 레지스터.
드라이버 회로로서,
제1항 또는 제3항에 기재된 시프트 레지스터를 구비하고, 상기 제어 신호를 전달하는 제어 배선과, 제1 입력 단자에 입력되는 클럭 신호를 전달하는 제1 클럭 배선과, 제2 입력 단자에 입력되는 클럭 신호를 전달하는 제2 클럭 배선이 설치된, 드라이버 회로.
제13항에 있어서, 상기 제어 배선이 시프트 레지스터와 겹치지 않도록 배치되어 있는, 드라이버 회로.
표시 장치로서,
제1항 또는 제3항에 기재된 시프트 레지스터를 구비한, 표시 장치.