JP2010049767A - シフトレジスタ及び表示装置 - Google Patents

Abstract

【課題】フリップフロップの出力ノードを安定化させ、誤動作の発生を防止することができるシフトレジスタ及び表示装置を提供する。
【解決手段】複数段のリセット・セット型のフリップフロップ（ＲＳ−ＦＦ）３４を備えるシフトレジスタであって、ＲＳ−ＦＦ３４の出力信号Ｑの出力ノードとＬレベルの電源との間に、初期化信号ＲＳＴによって導通状態に制御され、上記出力ノードの電圧レベルをＬレベルに固定するためのトランジスタＴｒ９を設ける。初期化信号ＲＳＴは、電源投入直後やブランキング期間内の所定タイミングでアクティブになる信号、もしくは垂直スタート信号ＳＴＶ、水平スタート信号ＳＴＨを用いる。
【選択図】図４

Description

本発明は、リセット・セット型のフリップフロップ（ＲＳ−ＦＦ）を備えるシフトレジスタ、及びこのシフトレジスタを用いた表示装置に関する。

従来、シフトレジスタを構成するフリップフロップとして、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）が広く用いられている。
リセット・セット型フリップフロップは、セット端子に入力されるセット信号がアクティブになることでセットされ、出力端子から出力される出力信号がＨレベルとなる。そして、セット信号が非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号がアクティブになることでリセットされて、出力信号がＬレベルとなる。その後、リセット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態を保持し続ける（例えば、特許文献１参照）。
特許第３５８８０２０号明細書

しかしながら、上記特許文献１に記載のシフトレジスタにあっては、電源投入後、最初のスキャンが行われるまでの期間にフリップフロップのラッチ部が不安定状態となり、ラッチアップするおそれがある。したがって、電源投入直後に消費電流が増加したり誤動作が発生したりするおそれがある。
そこで、本発明は、フリップフロップの出力ノードを安定化させ、誤動作の発生を防止することができるシフトレジスタ及び表示装置を提供することを課題としている。

上記課題を解決するために、本発明に係るシフトレジスタは、複数のリセット・セット型のフリップフロップと、前記フリップフロップ毎に設けられ、各段のフリップフロップの出力に基づいて開閉制御されて、クロック信号のデューティ比に応じたパルス幅を有する出力パルスを出力するスイッチとを備えるシフトレジスタであって、前記フリップフロップの出力ノードの電圧レベルを初期化レベルに固定する初期化手段を有することを特徴とするシフトレジスタ。

これにより、フリップフロップの出力ノードを安定化させることができ、消費電流の増加や誤動作の発生を防止することができる。
また、本発明に係るシフトレジスタは、上記において、前記初期化手段は、前記出力ノードと前記初期化レベルの電圧源との間に介装されたスイッチング素子により構成され、所定の初期化信号によって前記スイッチング素子を制御することで、前記出力ノードに前記初期化レベルの電圧供給を行うように構成されていることを特徴としている。

これにより、比較的簡易な回路構成で初期化手段を実現することができる。また、初期化信号をアクティブにするタイミングを制御することで、所望のタイミングで初期化手段を作動させることができる。
さらに、本発明に係るシフトレジスタは、上記において、前記初期化信号は、電源投入直後にアクティブになるように構成されていることを特徴としている。

これにより、フリップフロップの出力ノードが最も不安定状態となり易い電源投入直後に、当該フリップフロップの初期化を行うことができる。
また、本発明に係るシフトレジスタは、上記において、前記初期化信号は、最終段の前記フリップフロップがリセットされてから初段のフリップフロップがセットされるまでの期間内にアクティブになるように構成されていることを特徴としている。

これにより、スキャン開始前にフリップフロップの出力ノードを安定化させることができ、フリップフロップの誤動作を抑制することができる。
さらに、本発明に係るシフトレジスタは、上記において、前記初期化信号は、スタート信号であることを特徴としている。
これにより、スキャン開始時にフリップフロップの出力ノードを安定化させることができる。また、初期化信号を入力する端子を削減することができるので、回路面積を縮小化することができる。

またさらに、本発明に係るシフトレジスタは、上記において、初段のフリップフロップのセット端子に前記スタート信号が入力されるように構成されており、前記初期化手段は、初段を除くフリップフロップの出力ノードの電圧レベルを初期化レベルに固定することを特徴としている。
これにより、スタート信号を初段のセット信号として用いる場合に、初期化信号の入力が初段のフリップフロップのセット動作に悪影響を与えるのを防止することができる。

さらに、本発明に係る表示装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える表示装置であって、前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、選択された走査線に対応する画素に対し、画像信号を、前記データ線を介して供給するデータ線駆動回路と、を備え、前記走査線駆動回路および前記データ線駆動回路の少なくとも一方は、上記の何れかのシフトレジスタを備えることを特徴としている。
これにより、誤動作の発生を防止した駆動回路を備える表示装置とすることができる。

以下、本発明の実施の形態を図面に基づいて説明する。
図１は本実施形態における表示装置１０の構成を示すブロック図である。
表示装置１０は、例えば、アクティブマトリクス方式の薄膜トランジスタ（ＴＦＴ）を用いた液晶パネルを備える液晶表示装置であって、図１に示すように、表示装置１０は、表示領域１００を有しており、この表示領域１００の周囲に、制御回路２０、走査線駆動回路３０、データ線駆動回路４０が配置されている。

液晶パネルは、特に図示しないが、素子基板と対向基板とが、互いに電極形成面が対向するように一定の間隙を保って貼り合わせられているとともに、この間隙に液晶を封止した構成となっている。液晶パネルの素子基板には、後述する画素のスイッチング素子が共通プロセスによって形成されるとともに、走査線駆動回路３０とデータ線駆動回路４０とが、素子基板上にＳＯＧ（System On Glass）の技術により形成されている。そして、走査線駆動回路３０やデータ線駆動回路４０には、各種の制御信号が素子基板上にＣＯＧ技術等により実装されている制御回路２０から供給される。

液晶パネルが有する表示領域１００には、複数（Ｎ本）の走査線１１２が行（Ｘ）方向に延在するように設けられ、また、複数（Ｍ本）のデータ線１１４が列（Ｙ）方向に延在するように、且つ各走査線１１２と互いに電気的な絶縁を保つように設けられている。そして、走査線１１２とデータ線１１４との交差部に対応して、それぞれ画素１１０が配置されている。

次に、画素１１０の詳細な構成について説明する。
図２は、画素１１０の構成を示す図である。ここでは、ｎ行及びこれに隣接する（ｎ＋１）行と、ｍ列との交差に対応する計２画素分の構成を示している。
なお、ｎは、画素１１０が配列する行を一般的に示す場合の記号であり、ｍは、画素１１０が配列する列を一般的に示す場合の記号である。

この図２に示されるように、各画素１１０は、画素スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（以下、ＴＦＴと称す）１１６と、画素容量（液晶容量）１２０と、蓄積容量１３０とを有する。各画素１１０については互いに同一構成なので、ｎ行ｍ列に位置するもので代表して説明すると、当該ｎ行ｍ列の画素１１０において、ＴＦＴ１１６のゲート電極はｎ行目の走査線１１２に接続される一方、そのソース電極はｍ列目のデータ線１１４に接続され、そのドレイン電極は画素容量１２０の一端である画素電極に接続されている。

また、画素容量１２０の他端はコモン電極１０８に接続されている。このコモン電極１０８は、図１に示されるように全ての画素１１０にわたって共通であり、制御回路２０からコモン信号Ｖｃｏｍが供給される。
画素容量１２０は、画素電極とコモン電極１０８とで誘電体の一種である液晶を挟持しており、画素電極とコモン電極１０８との差電圧を保持する構成となっている。この構成において、画素容量１２０では、その透過光量が当該保持電圧の実効値に応じて変化する。

説明を再び図１に戻すと、制御回路２０は、上記制御信号として、走査線駆動回路３０に垂直スタート信号ＳＴＶ、垂直クロック信号ＣＫＶ１，ＣＫＶ２を出力すると共に、データ線駆動回路４０に水平スタート信号ＳＴＨ、水平クロック信号ＣＫＨ１，ＣＫＨ２を出力する。なお、垂直スタート信号ＳＴＶは、走査線駆動回路３０を駆動させるための信号であり、１垂直走査期間毎にアクティブになる。水平スタート信号ＳＴＨは、データ線駆動回路４０を駆動させるための信号であり、１水平走査期間毎にアクティブになる。

ここで、垂直クロック信号ＣＫＶ１とＣＫＶ２とは正論理の信号であり、互いのＨレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１及びＣＫＶ２は、それぞれＨレベルの期間がＬレベルの期間より短く設定されている。なお、水平クロック信号ＣＫＨ１，ＣＫＨ２についても同様である。
走査線駆動回路３０は、垂直シフトレジスタと、走査線１１２毎に設けられた複数のスイッチング回路とを備えて構成されている。各スイッチング回路は、垂直シフトレジスタからの駆動信号に応じて駆動されることで、対応する走査線１１２に駆動電圧を印加するように構成されている。

また、データ線駆動回路４０は、水平シフトレジスタと、データ線１１４毎に設けられた複数のサンプルホールド回路とを備えて構成されている。データ線駆動回路４０は、制御回路２０から入力された映像信号Ｄａから各画素に表示する画像データをサンプリングするサンプリング回路としての機能を有している。

以上のように構成された表示装置１０の基本動作は次のようになる。
走査線駆動回路３０の垂直シフトレジスタは、制御回路２０から入力される垂直スタート信号ＳＴＶに応じ、表示領域１００における最上段の走査線１１２に対応するスイッチング回路に駆動信号を出力する。
また、垂直シフトレジスタは、同じく制御回路２０から入力される垂直クロック信号ＣＫＶ１，ＣＫＶ２の立ち上げ／立ち下げに同期して、表示領域１００の最上段の走査線１１２から最下段の走査線１１２に向けて、駆動信号を出力するスイッチング回路を順次移行する。駆動信号の入力されたスイッチング回路は、対応する走査線１１２に駆動電圧を印加する。

これに対して、データ線駆動回路４０の水平シフトレジスタは、制御回路２０から入力される水平スタート信号ＳＴＨに応じ、表示領域１００における最左列のデータ線１１４に対応するサンプルホールド回路に駆動信号を出力する。
また水平シフトレジスタは、同じく制御回路２０から入力される水平クロック信号ＣＫＨ１，ＣＫＨ２の立ち上げ／立ち下げに同期して、表示領域１００の最左列のデータ線１１４から最右列のデータ線１１４に向けて、駆動信号を出力するサンプルホールド回路を順次移行する。水平シフトレジスタから駆動信号の入力されたサンプルホールド回路は、映像信号から画素に表示する画像データをサンプリングするとともに、適宜な期間、その画像データを保持する。このサンプルホールド回路に保持された画像データは、適宜なタイミングで対応するデータ線１１４に供給される。

次に、走査線駆動回路３０の垂直シフトレジスタの構成について説明する。
図３は、垂直シフトレジスタの構成を概略的に示す回路図である。
この図３に示すように、垂直シフトレジスタは、走査線１１２の本数に対応するＮ段からなり、互いに位相の異なる２種類の垂直クロック信号ＣＫＶ１，ＣＫＶ２が各段に交互に入力される。ここでは、奇数段には垂直クロック信号ＣＫＶ１が入力され、偶数段には垂直クロック信号ＣＫＶ２が入力されるようになっている。

各段のシフトレジスタは、それぞれスイッチ３１と、ｎ型トランジスタ３２と、フリップフロップ部３３とを備えている。フリップフロップ部３３は、リセット・セット型フリップフロップ（ＲＳ−ＦＦ）３４と、インバータ３５，３６とから構成されている。
ＲＳ−ＦＦ３４は、前段のシフトレジスタの出力パルス（初段は垂直スタート信号ＳＴＶ）がセット信号Ｓとして入力されることで、アクティブとなる出力信号Ｑおよび／Ｑ（Ｑバー）を出力する。ここで、出力信号Ｑは正論理、出力信号／Ｑは負論理の信号である。

これら出力信号Ｑおよび／Ｑは、各ＲＳ−ＦＦ３４に対応して設けられたスイッチ３１に入力される。また、出力信号／Ｑはｎ型トランジスタ３２にも入力される。
さらに、ＲＳ−ＦＦ３４には、後段のシフトレジスタの出力パルス（最終段は垂直スタート信号ＳＴＶ）がリセット信号Ｒとして入力されるようになっており、このリセット信号Ｒが入力されることで、非アクティブとなる出力信号Ｑおよび／Ｑを出力するようになっている。

また、本実施形態におけるＲＳ−ＦＦ３４は、所定のタイミングでラッチ部のノードをＬレベルに固定することが可能なリセット機能を有しており、当該リセット機能を作動させるタイミングを指示するための初期化信号ＲＳＴ（パネル初期化信号）が入力されるようになっている。
図４は、ＲＳ−ＦＦ３４の回路構成を示す図である。

このＲＳ−ＦＦ３４は、図４に示すように、セット・リセット用のｎ型トランジスタＴｒ１〜Ｔｒ４、スキャン方向切り替え用のｎ型トランジスタＴｒ５〜Ｔｒ８、初期化手段としてのｎ型トランジスタＴｒ９、及びインバータ３７，３８を備えた構成となっている。
トランジスタＴｒ１及びＴｒ２のゲートはセット端子に接続され、セット信号Ｓが印加され、トランジスタＴｒ３及びＴｒ４のゲートはリセット端子に接続され、初期化信号としてのリセット信号Ｒが印加される。また、トランジスタＴｒ５及びＴｒ６のゲートにはスキャン方向切替信号ＵＤが印加され、トランジスタＴｒ７及びＴｒ８のゲートにはスキャン方向切替信号ＸＵＤが印加され、トランジスタＴｒ９のゲートには初期化信号ＲＳＴが印加される。

この図４に示すＲＳ−ＦＦ３４は、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルとすることで、シフトパルスのスキャン方向を正スキャン（図３の左→右）、ＵＤ＝Ｌレベル、ＸＵＤ＝Ｈレベルとすることで、シフトパルスのスキャン方向を逆スキャン（図３の右→左）に切り替えることが可能な構成となっている。なお、シフトパルスのスキャン方向が逆スキャンの場合は、図４のセット端子がリセット端子となり、リセット端子がセット端子となる。すなわち、トランジスタＴｒ３及びＴｒ４のゲートはセット端子に接続され、セット信号Ｓが印加され、トランジスタＴｒ１及びＴｒ２のゲートはリセット端子に接続され、リセット信号Ｒが印加されることになる。

トランジスタＴｒ９は、ＲＳ−ＦＦ３４の出力ノードを安定化させるために設けられており、ソースがＬレベルの電源に接続されると共に、そのドレインがＲＳ−ＦＦ３４の出力信号Ｑの出力ノードに接続され、ゲートには初期化信号ＲＳＴが印加されるようになっている。
そして、このＲＳ−ＦＦ３４には、外部（制御回路２０）から初期化信号ＲＳＴが入力され、ＲＳＴ＝ＨレベルであるときにトランジスタＴｒ９が導通状態とされて、ＲＳ−ＦＦ３４の出力ノードがＬレベル（初期化レベル）に固定されるようになっている。

ここで、初期化信号ＲＳＴは、電源投入直後および垂直ブランキング期間にアクティブなるように設定されているものとする。この初期化信号ＲＳＴは、図３に示すように、すべてのＲＳ−ＦＦ３４に共通に入力される。
このような構成により、ＲＳ−ＦＦ３４は、セット端子に入力されるセット信号Ｓがアクティブになることでセットされ、出力端子からＨレベルとなる出力信号Ｑを出力する。そして、セット信号Ｓが非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号Ｒがアクティブになることでリセットされて、Ｌレベルとなる出力信号Ｑを出力する。その後、リセット信号Ｒが非アクティブになっても、次にセット信号Ｓがアクティブになるまでその状態を保持し続ける。

なお、ここではＲＳ−ＦＦ３４を図４に示す回路構成とする場合について説明したが、上述した動作を行うリセット・セット型フリップフロップで、且つ出力ノードの電圧レベルをＬレベルに固定するための初期化手段が設けられている構成であればよい。
スイッチ３１は、出力信号Ｑおよび／Ｑがアクティブ状態（Ｑ＝Ｈレベル、／Ｑ＝Ｌレベル）である期間オンし、このオン期間に、垂直クロック信号ＣＫＶ１もしくはＣＫＶ２が、インバータ３５，３６を介して出力パルスＧａｔｅとして出力される。即ち、スイッチ３１のオン期間に、クロック信号ＣＫＶ１もしくはＣＫＶ２と同期して、当該クロック信号ＣＫＶ１もしくはＣＫＶ２と同じパルス幅の出力パルスＧａｔｅが出力されることになる。

一方、出力信号Ｑおよび／Ｑが非アクティブ状態（Ｑ＝Ｌレベル、／Ｑ＝Ｈレベル）となってスイッチ３１がオフしている期間には、出力信号／Ｑが入力されるｎ型トランジスタ３２が導通状態となるため、Ｌレベルとなる出力パルスＧａｔｅが出力されることになる。

次に、走査線駆動回路３０の垂直シフトレジスタの動作について説明する。
図５は、垂直シフトレジスタの動作を示すタイミングチャートである。
図５において、ＲＳ−ＦＦ３４には、ＵＤ＝Ｈレベル、ＸＵＤ＝Ｌレベルが入力され、シフトパルスのスキャン方向は正スキャン（図３の左→右）になっている。なお、シフトパルスのスキャン方向が逆スキャンの場合は、動作が左右逆になるが、それを括弧書きで説明する。

この図５に示すように、時刻ｔ０で電源が投入され、初期化信号ＲＳＴがＨレベルとなると、すべてのＲＳ−ＦＦ３４のトランジスタＴｒ９が導通状態となり、ラッチ部のノードがＬレベルに固定される。

次に、時刻ｔ１で垂直スタート信号ＳＴＶがＨレベルとなると、１段目（逆スキャンの場合、Ｎ段目）のＲＳ−ＦＦ３４がセットされ、このＲＳ−ＦＦ３４から出力信号Ｑ１＝Ｈレベルが出力される。これにより、１段目（逆スキャンの場合、Ｎ段目）のスイッチ３１がオン状態となる。

したがって、時刻ｔ２で垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）がＨレベルとなると、この垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）に同期して出力パルスＧａｔｅ１（逆スキャンの場合、ＧａｔｅＮ）＝Ｈレベルが出力される。また、このとき、１段目（逆スキャンの場合、Ｎ段目）のシフトレジスタの出力パルスＧａｔｅ１（逆スキャンの場合、ＧａｔｅＮ）が２段目（逆スキャンの場合、（Ｎ−１）段目）のＲＳ−ＦＦ３４のセット端子にセット信号Ｓとして入力されることから、時刻ｔ２で２段目（逆スキャンの場合、（Ｎ−１）段目）のＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号Ｑ２（逆スキャンの場合、ＱＮ−１）＝Ｈレベルが出力される。これにより、２段目（逆スキャンの場合、（Ｎ−１）段目）のスイッチ３１がオン状態となる。

その後、時刻ｔ３で垂直クロック信号ＣＫＶ２（逆スキャンの場合、ＣＫＶ１）がＨレベルとなると、この垂直クロック信号ＣＫＶ２（逆スキャンの場合、ＣＫＶ１）に同期して出力パルスＧａｔｅ２（逆スキャンの場合、ＧａｔｅＮ−１）＝Ｈレベルが出力される。また、このとき、２段目（逆スキャンの場合、（Ｎ−１）段目）の出力パルスＧａｔｅ２（逆スキャンの場合、ＧａｔｅＮ−１）が１段目（逆スキャンの場合、Ｎ段目）のＲＳ−ＦＦ３４のリセット端子にリセット信号Ｒとして入力されることから、時刻ｔ３で１段目（逆スキャンの場合、Ｎ段目）のＲＳ−ＦＦ３４がリセット状態となり、このＲＳ−ＦＦ３４から出力される出力信号Ｑ１（逆スキャンの場合、ＱＮ）がＬレベルとなる。これにより、１段目（逆スキャンの場合、Ｎ段目）のスイッチ３１はオフ状態となる。

同様に、２段目（逆スキャンの場合、（Ｎ−１）段目）のＲＳ−ＦＦ３４は、垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）＝Ｈレベルとなる時刻ｔ４でリセット状態となり、この時刻ｔ４で出力信号Ｑ２（逆スキャンの場合、ＱＮ−１）＝Ｌレベルに変化する。
この動作を、（Ｎ−１）段目（逆スキャンの場合、２段目）のシフトレジスタまで繰り返す。すなわち、（Ｎ−１）段目（逆スキャンの場合、２段目）では、前段の（Ｎ−２）段目（逆スキャンの場合、３段目）のシフトレジスタの出力パルスＧａｔｅＮ−２（逆スキャンの場合、Ｇａｔｅ３段目）がＨレベルとなる時刻ｔ５でＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号ＱＮ−１（逆スキャンの場合、Ｑ２）＝Ｈレベルが出力される。そして、時刻ｔ６で垂直クロック信号ＣＫＶ１（逆スキャンの場合、ＣＫＶ２）＝Ｈレベルとなると、出力パルスＧａｔｅＮ−１（逆スキャンの場合、Ｇａｔｅ２）＝Ｈレベルが出力される。その後、時刻ｔ７で、後段のＮ段目（逆スキャンの場合、１段目）（最終段）のシフトレジスタからの出力パルスＱＮ（逆スキャンの場合、Ｑ１）がＨレベルとなると、（Ｎ−１）段目（逆スキャンの場合、２段目）のＲＳ−ＦＦ３４がリセット状態となって、出力信号ＱＮ−１（逆スキャンの場合、Ｑ２）がＬレベルとなる。

最終段では、前段の（Ｎ−１）段目（逆スキャンの場合、２段目）のシフトレジスタの出力パルスＧａｔｅＮ−１（逆スキャンの場合、Ｇａｔｅ２）がＨレベルとなる時刻ｔ６でＲＳ−ＦＦ３４がセット状態となり、このＲＳ−ＦＦ３４から出力信号ＱＮ（逆スキャンの場合、Ｑ１）＝Ｈレベルが出力される。そして、時刻ｔ７で垂直クロック信号ＣＫＶ２（逆スキャンの場合、ＣＫＶ１）＝Ｈレベルとなると、出力パルスＧａｔｅＮ（逆スキャンの場合、Ｇａｔｅ１）＝Ｈレベルが出力される。

なお、時刻ｔ７で出力パルスＧａｔｅＮ（逆スキャンの場合、Ｇａｔｅ１）を出力した後、次の垂直スタート信号ＳＴＶがＨレベルとなる時刻ｔ９までの期間（垂直ブランキング期間）では、垂直クロック信号ＣＫＶ１，ＣＫＶ２をＬレベルに固定するものとする。これにより、最終段からの不要なパルス出力を無くすことができる。
垂直クロック信号ＣＫＶ１，ＣＫＶ２をＬレベルに固定する方法としては、ＩＣ側で設定を行ったり、パネル側にＡＮＤ回路等を設け、垂直クロック信号ＣＫＶ１，ＣＫＶ２と、垂直ブランキング期間に「０」となるイネーブル信号とのＡＮＤを取ったりする方法がある。

そして、垂直ブランキング期間内の時刻ｔ８で、初期化信号ＲＳＴがＨレベルとなると、すべてのＲＳ−ＦＦ３４のトランジスタＴｒ９が導通状態となり、ラッチ部のノードがＬレベルに固定される。
これにより、最終段のＲＳ−ＦＦ３４の出力信号Ｑも、このタイミングでＬレベルに変化することになる。

上記第１の実施形態では、電源投入直後および垂直ブランキング期間内に初期化信号ＲＳＴ＝Ｈレベルとすることで、ＲＳ−ＦＦ回路のラッチ部のノードを安定化させ誤動作の発生を回避しているが、初期化信号ＲＳＴをアクティブにするタイミングを電源投入直後と垂直ブランキング期間内のいずれか一方とすることもできる。このようにすることで、初期化信号ＲＳＴをアクティブにする回数が減るので、消費電力を低減することができる。

また、初期化信号ＲＳＴとして、垂直スタート信号ＳＴＶを、ＲＳ−ＦＦ回路のリセット端子に入力し、ＲＳ−ＦＦ回路の１段目には初期化信号ＲＳＴ（垂直スタート信号ＳＴＶ）を所定時間遅延させて、垂直スタート信号ＳＴＶとして、入力する構成としてもよい。このようにすることで、初期化信号ＲＳＴを用意する必要がないので、回路構成を簡略化することができる。

また、上記第１の実施形態では、初期化信号ＲＳＴがＨレベルとなると、ＲＳ−ＦＦ３４の出力ノードをＬレベル（ＧＮＤレベル）に固定するようになっているが、初期化レベルは、回路の初期化レベルであれば、所望の電圧でもよい。

次に、図１におけるデータ線駆動回路４０の水平シフトレジスタの構成について説明する。
水平シフトレジスタは、図３に示す垂直シフトレジスタと同様の構成を有する。ただし、水平シフトレジスタでは、垂直クロック信号ＣＫＶ１，ＣＫＶ２に代えて、互いに位相の異なる２種類の水平クロック信号ＣＫＨ１，ＣＫＨ２が各段に交互に入力されることになる。また、１段目のＲＳ−ＦＦ回路のセット端子、および最終段のＲＳ−ＦＦ回路のリセット端子には、それぞれ垂直スタート信号ＳＴＶに代えて水平スタート信号ＳＴＨが入力される。

また、水平ブランキング期間には、水平クロック信号ＣＫＨ１，ＣＫＨ２をＬレベルに固定するものとする。
このような構成により、水平シフトレジスタは、水平スタート信号ＳＴＨが入力されることで、水平クロック信号ＣＫＨ１，ＣＫＨ２に同期して、サンプルホールド回路に対して順次出力パルスを出力することができる。

また、このとき、電源投入直後および水平ブランキング期間内に初期化信号ＲＳＴ＝Ｈレベルとすることで、ＲＳ−ＦＦ回路のラッチ部のノードを安定化させ誤動作の発生を回避することができる。
このように、上記第１の実施形態では、ＲＳ−ＦＦに出力ノードの電圧レベルをＬレベルに固定する初期化手段を設けるので、ラッチ部のノードを安定化させて消費電流の増加や誤動作の発生を回避することができる。

また、上記初期化手段を、出力ノードとＬレベルの電源との間に介装されたトランジスタで構成し、初期化信号ＲＳＴによって当該トランジスタの導通状態を制御するので、比較的簡易な回路で且つ所望のタイミングでラッチ部のノードを安定化させることができる。
さらに、電源投入直後およびブランキング期間内に上記トランジスタを導通状態とする初期化信号ＲＳＴを入力するので、適切なタイミングでラッチ部のノードを安定化させることができる。

また、初期化信号ＲＳＴをアクティブにするタイミングを電源投入直後と水平ブランキング期間内のいずれか一方とすることもできる。このようにすることで、初期化信号ＲＳＴをアクティブにする回数が減るので、消費電力を低減することができる。
また、初期化信号ＲＳＴとして、水平スタート信号ＳＴＨを、ＲＳ−ＦＦ回路のリセット端子に入力し、ＲＳ−ＦＦ回路の１段目には初期化信号ＲＳＴ（水平スタート信号ＳＴＨ）を所定時間遅延させて、水平スタート信号ＳＴＨとして、入力する構成としてもよい。このようにすることで、初期化信号ＲＳＴを用意する必要がないので、回路構成を簡略化することができる。

次に、本発明における第２の実施形態について説明する。
この第２の実施形態は、前述した第１の実施形態において、初期化信号ＲＳＴとしてスタート信号を用いるようにしたものである。
図６は、第２の実施形態における垂直シフトレジスタの構成を概略的に示す回路図である。

この図６に示すように、本実施形態の垂直シフトレジスタは、１段目およびＮ段目（最終段）に、図３のＲＳ−ＦＦ３４に代えてＲＳ−ＦＦ３４´を設け、ＲＳ−ＦＦ３４´には初期化信号ＲＳＴを入力しない構成とすると共に、２〜（Ｎ−１）段目のＲＳ−ＦＦ３４に、初期化信号ＲＳＴとして垂直スタート信号ＳＴＶを入力するようにしたことを除いては、図３に示す垂直シフトレジスタと同様の構成を有する。

図７は、１段目およびＮ段目のＲＳ−ＦＦ３４´の回路構成を示す図である。
このＲＳ−ＦＦ３４´は、前述した図４に示すＲＳ−ＦＦ３４において、トランジスタＴｒ９が削除されていることを除いては、図４のＲＳ−ＦＦ３４と同様の構成を有する。
すなわち、１段目およびＮ段目のＲＳ−ＦＦ３４´には初期化信号ＲＳＴが入力されない構成となっている。

なお、２〜（Ｎ−１）段目のＲＳ−ＦＦ３４の回路構成は、前述した図４に示すＲＳ−ＦＦ３４と同様である。
図８は、第２の実施形態における垂直シフトレジスタの動作を示すタイミングチャートである。
時刻ｔ１１で垂直スタート信号ＳＴＶがＨレベルとなると、１段目のＲＳ−ＦＦ３４´がセットされ、このＲＳ−ＦＦ３４´から出力信号Ｑ１＝Ｈレベルが出力される。これにより、１段目のスイッチ３１がオン状態となる。

また、垂直スタート信号ＳＴＶは２〜（Ｎ−１）段目のＲＳ−ＦＦ３４の初期化信号ＲＳＴとして入力されることから、この時刻ｔ１１で、２〜（Ｎ−１）段目のＲＳ−ＦＦ３４のトランジスタＴｒ９が導通状態となり、ラッチ部のノードがＬレベルに固定される。
さらに、垂直スタート信号ＳＴＶはＮ段目（最終段）のＲＳ−ＦＦ３４´のリセット信号Ｒとして入力されることから、この時刻ｔ１１で最終段のＲＳ−ＦＦ３４´がリセットされる。

その後は、垂直クロック信号ＣＫＶ１，ＣＫＶ２に同期して、Ｇａｔｅ１→Ｇａｔｅ２→…→ＧａｔｅＮ−１→ＧａｔｅＮの順に出力パルスを出力し、時刻ｔ１２で再び垂直スタート信号ＳＴＶがＨレベルとなると、時刻ｔ１１と同様の動作が行われてＲＳ−ＦＦ回路の出力ノードの安定化処理が行われる。
このように、上記第２の実施形態では、初期化信号ＲＳＴとして垂直スタート信号ＳＴＶを用いるので、新たに制御信号を設ける必要がなくなる。そのため、初期化信号ＲＳＴ用の端子を削減することができ、その分回路面積を縮小化することができる。

また、セット信号Ｓとして垂直スタート信号ＳＴＶを用いている１段目のＲＳ−ＦＦに、初期化信号ＲＳＴを入力しないようにするので、初期化信号ＲＳＴの入力が１段目のＲＳ−ＦＦのセット動作に悪影響を与えるのを防止することができる。
さらに、リセット信号Ｒとして垂直スタート信号ＳＴＶを用いているＮ段目のＲＳ−ＦＦに、初期化信号ＲＳＴを入力しないようにするので、シフトパルスのスキャン方向を逆スキャン（図６の右→左）とした場合であっても、初期化信号ＲＳＴの入力がＮ段目のＲＳ−ＦＦのセット動作に悪影響を与えるのを防止することができる。

次に、本発明における第３の実施形態について説明する。
この第３の実施形態は、前述した第１，第２の実施形態において、クロック信号を負論理で構成したものである。
すなわち、垂直クロック信号ＣＫＶ１とＣＫＶ２とは負論理の信号であり、互いのＬレベルの期間が重ならないような位相を有する。また、垂直クロック信号ＣＫＶ１及びＣＫＶ２は、それぞれＬレベルの期間がＨレベルの期間より短く設定されている。

図９は、第３の実施形態における垂直シフトレジスタの構成を概略的に示す回路図である。
図９に示すように、フリップフロップ部３３は、図３のフリップフロップ部３３におけるインバータ３６が削除された構成となっている。このような構成により、各段のシフトレジスタは、スイッチ３１がオン状態となっているとき、クロック信号ＣＫＶ１もしくはＣＫＶ２をインバータ３５で反転させて出力パルスＧａｔｅとして出力する。

また、本実施形態では、ｎ型トランジスタ３２に代えてｐ型トランジスタ３２´が設けられており、ｐ型トランジスタ３２´のゲートには出力信号Ｑが入力されるようになっている。これにより、Ｑ＝Ｌレベルのとき、ｐ型トランジスタ３２´が導通状態となって、インバータ３５を介してＬレベルとなる出力パルスＧａｔｅが出力される。
図１０は、第３の実施形態における垂直シフトレジスタの動作を示すタイミングチャートである。

この図１０に示すように、垂直クロック信号ＣＫＶ１，ＣＫＶ２は負論理で構成されているため、垂直ブランキング期間では、垂直クロック信号ＣＫＶ１，ＣＫＶ２をＨレベルに固定する。
これにより、前述した第１の実施形態と同様の効果が得られる。
なお、上記第３の実施形態においては、前述した第１の実施形態においてクロック信号を負論理で構成する場合について説明したが、前述した第２の実施形態においてクロック信号を負論理で構成することもできる。この場合、垂直シフトレジスタの構成は、図１１に示すようになる。

また、上記第３の実施形態では、垂直クロック信号ＣＫＶ１，ＣＫＶ２を負論理で構成する場合について説明したが、水平クロック信号ＣＫＨ１，ＣＫＨ２を負論理で構成することもできる。この場合、水平ブランキング期間に水平クロック信号ＣＫＨ１，ＣＫＨ２をＨレベルに固定するようにすればよい。
なお、上記各実施形態においては、２種類のクロック信号をシフトレジスタに入力する場合について説明したが、３種類以上のクロック信号を入力することもできる。

また、上記各実施形態においては、ＲＳ−ＦＦ３４のリセット信号Ｒとして、次段のシフトレジスタの出力パルスを入力する場合について説明したが、シフトパルスのスキャン方向の切り替えを行わないシフトレジスタの場合には適宜設定可能である。
さらに、上記各実施形態においては、本発明を、液晶を用いた表示装置に適用する場合について説明したが、液晶以外の電気光学物質を用いた表示装置、例えば有機ＥＬやプラズマ放電を用いた表示装置に適用することもできる。

本実施形態における表示装置の構成を示すブロック図ある。 画素の構成を示す図である。 第１の実施形態におけるシフトレジスタの構成を概略的に示す回路図である。 ＲＳ−ＦＦの回路構成を示す図である。 第１の実施形態におけるシフトレジスタの動作を示すタイミングチャートである。 第２の実施形態におけるシフトレジスタの構成を概略的に示す回路図である。 １段目およびＮ段目のＲＳ−ＦＦの回路構成を示す図である。 第２の実施形態におけるシフトレジスタの動作を示すタイミングチャートである。 第３の実施形態におけるシフトレジスタの構成を概略的に示す回路図である。 第３の実施形態におけるシフトレジスタの動作を示すタイミングチャートである。 第３の実施形態におけるシフトレジスタの別の例に示す回路図である。

符号の説明

１０…表示装置、２０…制御回路、３０…走査線駆動回路、３１…スイッチ、３２，３２´…ｎ型トランジスタ、３３…フリップフロップ部、３４，３４´…ＲＳ型フリップフロップ（ＲＳ−ＦＦ）、３５，３６…インバータ、４０…データ線駆動回路、１００…表示領域、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１８…画素電極、１２０…画素容量、１３０…蓄積容量

Claims (7)

1. 複数段のリセット・セット型のフリップフロップと、前記フリップフロップ毎に設けられ、各段のフリップフロップの出力に基づいて開閉制御されて、クロック信号のデューティ比に応じたパルス幅を有する出力パルスを出力するスイッチとを備えるシフトレジスタであって、
   前記フリップフロップの出力ノードの電圧レベルを初期化レベルに固定する初期化手段を有することを特徴とするシフトレジスタ。
2. 前記初期化手段は、前記出力ノードと前記初期化レベルの電圧源との間に介装されたスイッチング素子により構成され、所定の初期化信号によって前記スイッチング素子を制御することで、前記出力ノードに前記初期化レベルの電圧供給を行うように構成されていることを特徴とする請求項１に記載のシフトレジスタ。
3. 前記初期化信号は、電源投入直後にアクティブになるように構成されていることを特徴とする請求項２に記載のシフトレジスタ。
4. 前記初期化信号は、最終段の前記フリップフロップがリセットされてから初段のフリップフロップがセットされるまでの期間内にアクティブになるように構成されていることを特徴とする請求項２又は３に記載のシフトレジスタ。
5. 前記初期化信号は、スタート信号であることを特徴とする請求項２に記載のシフトレジスタ。
6. 初段のフリップフロップのセット端子に前記スタート信号が入力されるように構成されており、
   前記初期化手段は、初段を除くフリップフロップの出力ノードの電圧レベルを初期化レベルに固定することを特徴とする請求項５に記載のシフトレジスタ。
7. 複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素と、を備える表示装置であって、
   前記走査線に対して所定の順番で選択電圧を供給する走査線駆動回路と、
   選択された走査線に対応する画素に対し、画像信号を、前記データ線を介して供給するデータ線駆動回路と、を備え、
   前記走査線駆動回路および前記データ線駆動回路の少なくとも一方は、前記請求項１〜６の何れか１項に記載のシフトレジスタを備えることを特徴とする表示装置。

Images