KR100542060B1

KR100542060B1 - 시프트 레지스터 장치 및 표시장치

Info

Publication number: KR100542060B1
Application number: KR1020030026352A
Authority: KR
Inventors: 헤비구찌히로유끼
Original assignee: 알프스 덴키 가부시키가이샤
Priority date: 2002-05-10
Filing date: 2003-04-25
Publication date: 2006-01-10
Also published as: TW200402066A; KR20030087927A; JP3774678B2; CN1457059A; CN1279544C; JP2003331594A; US20030210220A1; TWI223271B

Abstract

(과제) 노이즈가 있어도 오동작이 잘 일어나지 않아 소자의 열화가 적은 시프트 레지스터 장치를 제공한다.

(해결수단) 본 발명의 시프트 레지스터 장치는 위상이 순차적으로 다른 복수 클록신호를 생성하는 수단과, 각각이 출력신호를 발생하는 캐스케이드 접속된 복수단 스테이지를 구비하고 있다. 그리고, 각 스테이지가 입력 트랜지스터 Tr1 과, 출력 트랜지스터 Tr2 와, 클램핑 트랜지스터 Tr3 과, 풀다운 트랜지스터 Tr4 를 갖고 있다. 그리고, 풀다운 트랜지스터 Tr4 는 출력 트랜지스터 Tr2 와 동일한 클록신호가 입력되는 다이오드 접속된 트랜지스터로 구성되어 있다.

시프트 레지스터

Description

시프트 레지스터 장치 및 표시장치{SHIFT REGISTER DEVICE AND DISPLAY DEVICE}

도 1 은 본 발명의 제 1 실시형태인 시프트 레지스터 장치의 스테이지 1 단분의 회로 구성도이다.

도 2 는 본 발명의 제 1 실시형태인 시프트 레지스터 장치의 스테이지 4 단분의 회로 구성도이다.

도 3 은 본 발명의 제 1 실시형태인 시프트 레지스터 장치의 타이밍차트이다.

도 4 는 본 발명의 제 2 실시형태인 시프트 레지스터 장치의 개략 구성도이다.

도 5 는 본 발명의 제 2 실시형태인 시프트 레지스터 장치의 타이밍차트이다.

도 6 은 본 발명의 제 2 실시형태인 시프트 레지스터 장치를 구비한 액정 표시장치의 회로 구성도이다.

도 7 은 종래의 시프트 레지스터 장치의 스테이지 1 단분의 회로 구성도이다.

도 8 은 종래의 시프트 레지스터 장치의 시프트 레지스터 장치의 스테이지 3 단분의 회로 구성도이다.

도 9 는 종래의 시프트 레지스터 장치의 시프트 레지스터 장치의 타이밍차트이다.

* 도면의 주요 부분에 대한 부호 설명*

Tr1: 입력 트랜지스터

Tr2: 출력 트랜지스터 (스위칭소자)

Tr3: 클램핑 트랜지스터 (클램핑소자)

Tr4: 풀다운 트랜지스터 (풀다운소자)

C: 콘덴서 (용량)

10: 액정 표시장치 (표시장치)

본 발명은 예컨대 액정 디스플레이 등의 표시장치에 설치하여 주사신호를 부여하는 시프트 레지스터 장치 및, 그 시프트 레지스터 장치를 구비한 표시장치에 관한 것이다.

예컨대 액티브매트릭스형 액정 표시장치에서는 영상신호선 (소스선) 과 주사신호선 (게이트선) 이 격자형상으로 형성되고, 이들 배선의 교점에 각 화소의 액정을 구동시키는 박막 트랜지스터 등의 스위칭소자가 형성되어 있다. 그리고, 복수 주사신호선에, 이들 신호선을 차례로 주사하여 하나의 주사신호선 위의 모든 스 위칭소자를 일시적으로 도통상태로 하는 주사신호가 부여되는 한편, 복수 영상신호선에는 이 주사에 동기하여 영상신호가 공급되도록 되어 있다.

이 때, 복수 주사신호선에 대해 주사신호를 순차적으로 공급하는 역할을 하는 것이 시프트 레지스터이다. 도 7 ∼ 도 9 는 종래의 시프트 레지스터의 일례를 설명하기 위한 도면이다. 이 시프트 레지스터는 다단 스테이지를 갖고 있지만, 도 7 은 스테이지 1 단분의 회로도, 도 8 은 스테이지 3 단분의 회로도, 도 9 는 타미잉차트를 나타내는 것이다.

도 7 에 나타내는 바와 같이, 각 스테이지 i-1, i, i+1 은 4 개의 트랜지스터와 하나의 콘덴서의 조합으로 구성되어 있고, 이 구성으로 함으로써 이들 트랜지스터에 여잉의 스트레스가 가해지지 않아 트랜지스터의 특성이 잘 열화되지 않는다는 이점을 얻을 수 있다. 도 8 에 나타내는 바와 같이, 하나의 스테이지 i 에 착안하면, 전단 스테이지 i-1 의 출력 Gi-1 에 다이오드 접속된 입력 트랜지스터 (51) 가 접속되고, 입력 트랜지스터 (51) 의 출력전극에 출력 트랜지스터 (52) 의 제어전극 및 클램핑 트랜지스터 (53) 가 접속되어 있다. 출력 트랜지스터 (52) 의 출력전극에 풀다운 트랜지스터 (54) 가 접속되는 동시에, 출력 트랜지스터 (52) 의 제어전극과 출력전극 사이에 콘덴서 (55) 가 삽입되어 있다.

상기 구성의 시프트 레지스터에서는, 도 8 에 나타내는 바와 같이 위상이 시프트된 복수 클록신호 CKA, CKB, CKC 가 각 스테이지 i-1, i, i+1 의 출력 트랜지스터 (52) 에 입력되고, 하나의 스테이지의 클램핑 트랜지스터 (53) 의 제어전극에는 2 단후의 스테이지의 출력이 입력되도록 되어 있다. 따라서, 도 8 중에 파 선으로 둘러싸인 스테이지 i 에서, 도 9 에 나타내는 바와 같이, 그 전단 출력 Gi-1 이 "High" 레벨시에 입력 트랜지스터 (51) 는 "ON" 으로 되어 출력 트랜지스터 (52) 의 제어전극의 전위 Vbi (제어신호) 가 상승하고, 그 상태에서는 출력 트랜지스터 (52) 가 "ON" 으로 되므로, 출력 트랜지스터 (52) 에 입력되는 클록신호 CKB 가 "High" 레벨로 되면, 해당 스테이지의 출력 Gi 가 "High" 레벨로 되어 출력된다. 그 후, 2 단후의 스테이지의 출력 Gi+2 가 "High" 레벨로 되고, 이것이 클램핑 트랜지스터 (53) 의 제어전극에 입력되면, 클램핑 트랜지스터 (53) 가 "ON" 이 되기 때문에, 출력 트랜지스터 (52) 의 제어전극의 전위 Vbi 가 하강한다. 이와 같이 하여, 각 스테이지 i-1, i, i+1 로부터 출력 Gi-1, Gi, Gi+1 이 순차적으로 출력됨으로써, 예컨대 액정 표시장치의 주사회로에 사용할 수 있다.

그러나, 상기 구성의 시프트 레지스터에서 풀다운소자는 트랜지스터로 구성되어 있고, 연속적으로 도통시킨 상태에서 스위칭을 동작시키지 않는 상태로 되어 있다. 그래도 풀다운 트랜지스터의 게이트전압은 클램핑소자 등을 구성하는 다른 트랜지스터에 비해 작은 전압으로 유지되고 있어, 연속적으로 도통시켜도 스트레스가 작기 때문에 기본적으로 열화의 문제는 없었다. 그러나, 시프트 레지스터를 구성하는 다른 트랜지스터의 열화가 크게 개선되는 가운데 풀다운소자의 열화를 무시할 수 없었다. 또, 출력의 부하측으로부터 누설되어 나오는 노이즈의 영향으로 인해 시프트 레지스터가 오동작될 우려가 있음도 알 수 있었다.

본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 출력의 부하측으로 부터 누설되어 나오는 노이즈에 대해 잘 오동작되지 않고 소자의 열화가 잘 발생하지 않는 시프트 레지스터 장치 및, 이 시프트 레지스터 장치의 채택에 의해 표시불량의 발생을 억제할 수 있는 표시장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명의 시프트 레지스터 장치는 위상이 순차적으로 다른 복수 클록신호를 생성하는 수단과, 각각이 출력신호를 발생하는 캐스케이드 접속된 복수단 스테이지를 구비하고, 상기 각각의 스테이지가 전단 스테이지로부터의 출력신호를 제어신호로서 입력시키고, 이 제어신호를 유지하고 또한 상기 복수 클록신호의 상응하는 클록신호를 입력시켰을 때에 상기 출력신호를 출력하는 스위칭소자와, 상기 스위칭소자로부터의 출력신호의 출력후에 이 스위칭소자로부터의 출력신호의 발생을 억제하도록 상기 제어신호를 억압하는 클램핑소자와, 상기 스위칭소자의 출력전극에 접속된 풀다운소자를 갖고, 상기 풀다운소자가, 상기 스위칭소자에 입력되는 클록신호와 동일한 클록신호가 입력되는 정류효과를 갖는 소자로 이루어지는 것을 특징으로 한다.

본 발명의 시프트 레지스터 장치에서 스위칭소자에 입력되는 클록신호가 "Low" 레벨로 되어 있는 경우, 즉 출력신호가 나와서는 안되는 경우, 정류효과를 갖는 풀다운소자의 작용에 의해, "Low" 레벨에 대해 출력부의 전압이 풀다운소자의 임계값 이상이 되지 않도록 유지된다. 그 이유는, 가령 출력의 부하측으로부터 누설되어 나오는 노이즈 등의 영향으로 인해 출력부의 전압이 풀다운소자의 임계값 이상이 되었을 때에는 풀다운소자로 전류가 흐르기 때문이다. 이 작용에 의해 풀다운소자의 임계값 이상의 노이즈는 컷된다. 또, 종래는 풀다운 트랜지스터의 게이트에 항상 전압이 인가되고 있던 것에 대해, 풀다운소자에 임계값 이상의 전압이 인가되는 시간이 짧기 때문에 소자의 열화도 저감시킬 수 있다.

상기 클램핑소자가, 상기 전단 스테이지로부터의 출력신호의 풀다운기능을 갖는 것이 바람직하다.

본 구성에서는 클램핑소자가 전단 스테이지로부터의 출력신호의 풀다운기능을 가짐으로써 출력신호가 나와서는 안되는 경우에 풀다운소자의 임계값 이하의 전압까지 풀다운시킬 수 있다.

상기 클램핑소자가 다음 단 스테이지로부터의 출력신호로 제어되는 것이 바람직하다.

본 구성에서는 상기 제어신호를 유지하는 시간을 최단으로 할 수 있고, 각 트랜지스터로의 스트레스 인가시간을 최단으로 하여 트랜지스터의 열화를 억제하는 효과를 얻을 수 있다.

상기 복수단 스테이지가 복수단씩 복수개 블록으로 분할되고, 클록신호가 상기 블록단위로 순차적으로 공급되는 것이 바람직하다.

본 구성에서는 클록신호가 블록단위로 순차적으로 공급되는 구성으로 함으로써, 다른 블록이 동작하고 있는 동안은 해당 블록의 클록신호는 "Low" 레벨로 된 상태이므로 트랜지스터의 열화를 더욱 억제할 수 있다.

또, 본 발명의 표시장치는 상기 시프트 레지스터 장치를 갖는 것을 특징으로 한다. 본 발명에 의하면, 디스플레이를 스캔할 때에 사용하는 시프트 레지스터 장치에, 원래 나와서는 안되는 출력펄스가 클록의 주기로 반복 출력되는 등의 동작불량이 발생하지 않기 때문에, 표시장치에서 원래 재기록되어서는 안되는 타이밍에서 화상신호가 재기록되는 등의 표시불량이 발생하는 것을 방지할 수 있다.

발명의 실시형태

[제 1 실시형태]

이하, 본 발명의 제 1 실시형태를 도 1 내지 도 3 을 참조하여 설명한다.

도 1 내지 도 3 은 본 실시형태의 시프트 레지스터 장치를 설명하기 위한 도면으로, 이 시프트 레지스터 장치는 위상이 순차적으로 다른 복수 클록신호, 특히 본 실시형태의 경우는 위상이 다른 2 상의 클록신호를 생성하는 수단과, 캐스케이드 접속된 복수 스테이지로 구성되어 있다. 그 중, 도 1 은 스테이지 1 단분의 회로 구성도, 도 2 는 캐스캐이드 접속된 스테이지 4 단분의 회로 구성도를 나타내는 것이다. 도 3 은 클록신호 A, B, 출력신호 Gn-1 ∼ Gn+2 및, n 단째 스테이지의 제어신호의 파형 Xn 과 n+1 단째 스테이지의 제어신호의 파형 Xn+1 을 나타내는 타이밍차트이다.

도 1 에 나타내는 바와 같이, 각 스테이지는 4 개의 트랜지스터 Tr1 ∼ Tr4 와 하나의 콘덴서 (C) 의 조합으로 구성되어 있다. 전단 스테이지의 출력에 입력 트랜지스터 Tr1 이 접속되고, 입력 트랜지스터 Tr1 의 입력전극에 클램핑 트랜지스터 Tr3 (클램핑소자) 이 접속되고, 입력 트랜지스터 Tr1 의 출력전극에 출력 트랜지스터 Tr2 (스위칭소자) 의 제어전극이 접속되어 있다.

그리고, 출력 트랜지스터 Tr2 의 출력전극에 다이오드 접속된 트랜지스터로 이루어지는 풀다운 트랜지스터 Tr4 (풀다운소자) 가 접속되어 있다. 풀다운 트랜지스터 Tr4 는 출력 트랜지스터 Tr2 에 입력되는 클록신호와 동일한 클록신호가 입력되는 정류효과를 갖는 소자이다. 또, 출력 트랜지스터 Tr2 의 제어전극와 출력전극 사이에 콘덴서 (C) (스위칭소자) 가 삽입되어 있다. 이 콘덴서 (C) 는 출력 트랜지스터 Tr2 의 제어신호를 전위 유지하기 위한 용량으로 부트스트랩용량으로 기능한다.

상기 구성의 스테이지를 갖는 본 실시형태의 시프트 레지스터 장치는 2 상의 클록으로 구동시키는 경우의 예로, 도 2 및 도 3 에 나타내는 바와 같이, 해당 스테이지 n 에 대해 전단 스테이지 n-1 로부터의 출력신호 Gn-1 이 제어신호로 입력되고, 이 신호가 클록신호 B 로 제어된 입력 트랜지스터 Tr1 을 통하여 출력 트랜지스터 Tr2 의 제어전극에 접속된 콘덴서 (C) 에 유지된다. 여기에서 출력 트랜지스터 Tr2 의 제어전극에 제어신호가 유지된 상태일 때에는, 출력 트랜지스터 Tr2 는 클록신호 A 의 펄스를 출력신호 Gn 으로서 출력한다. 이 출력신호 Gn 은 다음 단 스테이지 n+1 에 제어신호로서 입력된다.

상기 서술한 바와 같이, 풀다운 트랜지스터 Tr4 에는 출력 트랜지스터 Tr2 와 동일한 클록신호 A 가 입력되도록 되어 있다. 따라서, 출력신호 Gn 의 출력시에는 클록신호 A 의 펄스가 "High" 레벨로 되어 있는 타이밍에서 풀다운 트랜지스터 Tr4 의 다이오드가 역방향이기 때문에 풀다운 작용은 없다. 한편, 출력신호 Gn 을 하강시키기 위해서는, 클록신호 A 가 하강하면 풀다운 트랜지스터 Tr4 의 다이오드가 순방향이 되기 때문에 풀다운 작용을 나타낸다. 그리고, 다음에 클 록신호 B 가 상승하고, 다음 단 스테이지 n+1 의 출력신호 Gn+1 이 상승하면, 입력 트랜지스터 Tr1 과 클램핑 트랜지스터 Tr3 을 통하여 출력 트랜지스터 Tr2 의 제어전극에 유지되고 있던 제어신호가 방전된다.

본 실시형태의 경우, 클록신호 A 가 "Low" 레벨로 되어 있는 동안은, 풀다운 트랜지스터 Tr4 의 풀다운 작용에 의해 출력의 부하측으로부터 노이즈가 들어왔다 하더라도 풀다운 트랜지스터 Tr4 의 임계값 이상의 전압이 되지 않도록 제어되기 때문에 오동작이 발생하는 것을 방지할 수 있다. 또, 입력 트랜지스터 Tr1 도 클록신호 B 가 "Low" 레벨로 되어 있는 동안은 OFF 상태이며, 출력의 부하측으로부터 노이즈가 들어왔다 하더라도 출력 트랜지스터 Tr2 의 제어전극에 노이즈가 들어가지 않기 때문에 오동작이 잘 일어나지 않게 된다.

도 3 에 나타내는 바와 같이, n 단째 스테이지의 제어신호 Xn 은 그 전단 n-1 단째 출력타이밍에서 기록되고, n+1 단째 출력타이밍에서 클램핑 트랜지스터 Tr3 에 의해 방전된다. 따라서, 해당 스테이지에 제어신호 Xn 이 유지되고 있는 것은 대략 2 클록분의 시간이다. 한편, 도 7 ∼ 도 9 에 나타낸 종래예에서는, 예컨대 출력 트랜지스터가 실질적으로 풀다운소자를 겸하고 있기 때문에, n 단째 제어신호는 3 클록분, 또는 그 이상 동안 (n-1 에서 n+1 이후까지 동안) 유지하여, n 단째 출력이 하강할 때에도 출력 트랜지스터가 충분한 ON 상태를 유지할 수 있도록 하였다. 그로 인해, 클램핑소자는 n+2 이후의 타이밍에서 작동시켜 제어신호를 방전시켰다. 이와 같이, 1 회 출력 당, 종래는 출력 트랜지스터 Tr2 를 ON 상태로 유지하는 시간이 3 클록분 필요하였다. 이에 반해, 본 실시형태에서 는 해당 스테이지의 풀다운 트랜지스터 Tr4 및 다음 단 클램핑 트랜지스터 Tr3 에 의해 풀다운되기 때문에, 출력 트랜지스터 Tr2 를 ON 상태로 유지하는 시간이 2 클록분으로 충분하고, 트랜지스터를 열화시키는 요인이 되는 스트레스 인가시간이 상기 종래예의 2/3 정도로 충분하게 된다. 이로써, 본 실시형태의 시프트 레지스터 장치에서는 출력 트랜지스터 Tr2 의 열화를 억제할 수 있다.

이와 더불어, 종래는 풀다운 트랜지스터를 풀다운저항으로 사용하였기 때문에, 풀다운 트랜지스터의 게이트에 항상 전압이 인가된 것에 반해, 본 실시형태에서는 다이오드 접속된 트랜지스터로 이루어지는 풀다운 트랜지스터 Tr4 에 클록신호가 입력되는 구성으로 되어 있고, 임계값 이상의 전압이 인가되는 시간이 짧기 때문에, 풀다운 트랜지스터 Tr4 의 열화도 충분히 억제할 수 있다.

또, 클램핑 트랜지스터 Tr3 은 전단 스테이지 n-1 의 출력의 풀다운기능도 겸비하고 있고, 전단 스테이지 n-1 의 풀다운 트랜지스터 Tr4 에서는 완전히 풀다운되지 않고, 풀다운 트랜지스터 Tr4 의 임계값 이하까지 전압을 풀다운할 수 있다.

[제 2 실시형태]

이어서, 복수단 스테이지가 복수단씩 복수개 블록으로 분할되고, 클록신호가 블록단위로 순차적으로 공급되는 구성의 시프트 레지스터 장치의 예를 나타낸다. 도 4 는 본 실시형태의 시프트 레지스터 장치의 개략 구성을 나타내는 도면으로서, 4 단 스테이지가 m 개 블록으로 분할된 예를 나타낸다. 도 5 는 타이밍차트이다. 각 스테이지내의 구체적인 구성은 제 1 실시형태와 동일하므로 설명은 생 략한다.

본 실시형태에서는 클록제어회로 M 에 의해 다른 블록을 구동시키고 있는 동안은 해당 블록의 클록신호는 모두 "Low" 레벨로 되어 있다. 즉, 도 5 에 나타내는 바와 같이, 블록 B1 의 스테이지 S1 ∼ S4 를 구동시키고 있는 동안은, 블록 B1 에 제 1 실시형태에서 설명한 바와 같은 클록신호 A, B 가 클록신호 CKI1 로서 입력되는 한편, 다른 블록 B2 ∼ Bm 에는 모두 "Low" 레벨의 신호가 클록신호 CKI1 ∼ CKIm 으로서 입력되도록 되어 있다.

본 구성에 의하면, 소비전력이 낮게 억제되는 것 이외에, 시프트 레지스터 장치를 구성하는 트랜지스터, 콘덴서 등의 소자로의 스트레스 인가시간이 감소하기 때문에, 트랜지스터의 열화를 억제하는 효과를 얻을 수 있다. 본 실시형태의 경우, 제 1 실시형태에서의 클록신호 A, B 는 대부분의 시간은 "Low" 레벨로 유지된 상태로, 풀다운 트랜지스터 Tr4 의 풀다운 작용에 의해 출력의 부하측으로부터 노이즈가 들어갔다 하더라도 풀다운 트랜지스터 Tr4 의 임계값 이상의 전압이 되지 않도록 확실하게 제어된다. 또, 입력 트랜지스터 Tr1 은 대부분의 시간이 OFF 상태이므로 출력의 부하측으로부터 노이즈가 들어갔다 하더라도 출력 트랜지스터 Tr2 의 제어전극에는 노이즈가 들어가지 않기 때문에 오동작이 잘 일어나지 않게 된다.

[표시장치]

도 6 은 상기 실시형태의 시프트 레지스터 장치를 구비한 액정 표시장치 (표시장치) 의 회로 구성을 나타내는 것이다. 도 6 에 나타내는 바와 같이, 이 액 정 표시장치 (10) 는 화상신호선 (소스선) 과 주사신호선 (게이트선) 이 격자형상으로 형성되고, 이들 배선의 교점에 각 화소의 액정을 구동시키는 박막 트랜지스터가 형성된 TFT-LCD 부 (11) 와, 소스선과 게이트선을 각각 구동시키는 소스선 구동회로 (12), 게이트선 구동회로 (13) 와, 이들 구동회로 (12,13) 에 대해 전원전압 및 화상신호, 주사신호를 각각 공급하는 전원부 (14), 신호제어부 (15) 로 구성되어 있다.

상기 회로 구성의 액정 표시장치 (10) 에서 소스선 구동회로 (12), 게이트선 구동회로 (13) 의 양쪽에 상기 실시형태의 시프트 레지스터 장치가 사용되고 있다. 예컨대, 게이트선 구동회로 (13) 중의 시프트 레지스터 장치에 의한 게이트스캔의 동작에 대해 설명하면, 각 게이트선에 게이트선 구동용 트랜지스터가 접속되어 있고, 이들 트랜지스터는 게이트선 구동회로 (13) 중의 시프트 레지스터 장치에 의해 위에서 아래로 순차적으로 하나씩 1 주사기간만큼 도통상태가 되도록 구동된다. 그 결과, 수평 동기신호에 동기하여 임의의 게이트선에 접속된 게이트선 구동용 트랜지스터가 도통상태가 되면, 이 게이트선에 접속된 모든 박막 트랜지스터가 도통상태가 된다. 이와 같이 하여, 각 소스선 위의 화상신호인 전하가 각 화소전극의 용량에 축적된다.

본 실시형태의 액정 표시장치 (10) 는 상기와 같은 노이즈 내성이 우수한 시프트 레지스터를 구비하고 있기 때문에, 원래 재기록되어서는 안되는 타이밍에서 화상신호가 재기록되는 등의 표시불량이 발생하지 않아 신뢰성이 높은 것으로 할 수 있다.

또한, 본 발명의 기술범위는 상기 실시형태에 한정되는 것은 아니며, 본 발명의 취지를 일탈하지 않는 범위에서 다양한 변경을 부가할 수 있다. 예컨대 상기 실시형태에서는 풀다운소자로서 다이오드 접속된 트랜지스터를 사용하였지만, 이 구성 대신에 다이오드 자체를 사용해도 된다.

또, 노이즈 내성을 개선하기 위해, 풀다운 트랜지스터 Tr4 의 임계값을 다른 트랜지스터보다 작게 하거나, 또는 출력 트랜지스터 Tr2 의 임계값을 풀다운 트랜지스터 Tr4 의 임계값보다 크게 하는 것이 보다 바람직하다. 이와 같은 구성으로 하기 위해서는 트랜지스터의 채널부로의 도핑으로 제어하거나, 또는 복수 제어전극으로 플로팅게이트의 전위를 컨트롤하여, 실효적인 임계값을 제어할 수 있는 디바이스 (예컨대 νMOS 등) 를 사용하는, 비휘발성 메모리에서 사용되는 각종 디바이스로 제어하는 등이 유효하다.

이와 같이 적극적으로 임계값을 제어하는 것 이외에, 트랜지스터의 열화를 고려하면, 출력 트랜지스터 Tr2 는 부트스트랩에 의해 출력시에 큰 전압이 인가되기 때문에 임계값이 시프트되기 쉬운 한편, 풀다운 트랜지스터 Tr4 는 본 발명의 효과에 의해 임계값이 거의 시프트되지 않는다. 그럼으로써, 트랜지스터의 열화에 따라 풀다운 트랜지스터 Tr4 에 비해 출력 트랜지스터 Tr2 의 임계값이 커져 노이즈 내성이 개선될 것으로 생각된다. 단, 출력 트랜지스터 Tr2 의 임계값 시프트는 당연히 풀업동작으로 구해지는 전류구동 능력을 밑돌지 않는 구성에서만 허용되는 것이다.

이상, 상세하게 설명한 바와 같이, 본 발명의 시프트 레지스터 장치에서는 출력의 부하측으로부터 누설되어 나오는 노이즈 등의 영향으로 인해 오동작이 발생하는 것을 방지할 수 있다. 또, 풀다운소자에 임계값 이상의 전압이 인가되는 시간이 종래보다 짧기 때문에 소자의 열화도 저감시킬 수 있다. 또, 본 발명의 표시장치에 의하면, 원래 재기록되어서는 안되는 타이밍에서 화상신호가 재기록되는 등의 표시불량의 발생을 방지할 수 있다.

Claims

위상이 순차적으로 상이한 복수의 클록신호를 생성하는 수단과, 각각이 출력신호를 발생시키는 캐스케이드 접속된 복수단의 스테이지를 구비하고,

상기 각각의 스테이지가, 전단의 스테이지로부터의 출력신호를 제어신호로서 입력시키고, 이 제어신호를 유지하고 또한 상기 복수의 클록신호에 상응하는 클록신호를 입력시켰을 때에 상기 출력신호를 출력하는 스위칭소자와, 상기 스위칭소자로부터의 출력신호의 출력후에 이 스위칭소자로부터의 출력신호의 발생을 억제하도록 상기 제어신호를 억압하는 클램핑소자와, 상기 스위칭소자의 출력전극에 접속된 풀다운소자를 갖고,

상기 풀다운소자가, 상기 스위칭소자에 입력되는 클록신호와 동일한 클록신호가 입력되는 정류효과를 갖는 소자로 이루어지는 것을 특징으로 하는 시프트 레지스터 장치.
제 1 항에 있어서,

상기 클램핑소자가, 상기 전단의 스테이지로부터의 출력신호의 풀다운기능을 갖는 것을 특징으로 하는 시프트 레지스터 장치.
제 1 항에 있어서,

상기 클램핑소자가, 다음 단의 스테이지로부터의 출력신호로 제어되는 것을 특징으로 하는 시프트 레지스터 장치.
제 1 항에 있어서,

상기 복수 단의 스테이지가 복수단씩 복수개의 블록으로 분할되고, 클록신호가 상기 블록단위로 순차적으로 공급되는 것을 특징으로 하는 시프트 레지스터 장치.
제 1 항에 기재된 시프트 레지스터 장치를 갖는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,

상기 스위칭 소자의 임계값을 상기 풀다운 소자의 임계값 보다 크게하는 것을 특징으로 하는 시프트 레지스터 장치.