JP2003331594A - シフトレジスタ装置および表示装置 - Google Patents
シフトレジスタ装置および表示装置Info
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【課題】 ノイズがあっても誤動作しにくく、素子の劣
化の少ないシフトレジスタ装置を提供する。 【解決手段】 本発明のシフトレジスタ装置は、位相が
順次異なった複数のクロック信号を生成する手段と、各
々が出力信号を発生するカスケード接続された複数段の
ステージとを備えている。そして、各ステージが、入力
トランジスタＴｒ１と、出力トランジスタＴｒ２と、ク
ランピングトランジスタＴｒ３と、プルダウントランジ
スタＴｒ４とを有している。そして、プルダウントラン
ジスタＴｒ４は、出力トランジスタＴｒ２と同一のクロ
ック信号が入力されるダイオード接続されたトランジス
タから構成されている。
化の少ないシフトレジスタ装置を提供する。 【解決手段】 本発明のシフトレジスタ装置は、位相が
順次異なった複数のクロック信号を生成する手段と、各
々が出力信号を発生するカスケード接続された複数段の
ステージとを備えている。そして、各ステージが、入力
トランジスタＴｒ１と、出力トランジスタＴｒ２と、ク
ランピングトランジスタＴｒ３と、プルダウントランジ
スタＴｒ４とを有している。そして、プルダウントラン
ジスタＴｒ４は、出力トランジスタＴｒ２と同一のクロ
ック信号が入力されるダイオード接続されたトランジス
タから構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば液晶ディス
プレイ等の表示装置に設置して走査信号を与えるシフト
レジスタ装置、およびそのシフトレジスタ装置を備えた
表示装置に関するものである。
プレイ等の表示装置に設置して走査信号を与えるシフト
レジスタ装置、およびそのシフトレジスタ装置を備えた
表示装置に関するものである。
【０００２】
【従来の技術】例えばアクティブマトリクス形の液晶表
示装置においては、映像信号線（ソース線）と走査信号
線（ゲート線）が格子状に設けられ、これら配線の交点
に各画素の液晶を駆動する薄膜トランジスタ等のスイッ
チング素子が設けられている。そして、複数の走査信号
線に、これら信号線を順々に走査して一つの走査信号線
上の全てのスイッチング素子を一時的に導通状態にする
走査信号が与えられる一方、複数の映像信号線には、こ
の走査に同期して映像信号が供給されるようになってい
る。
示装置においては、映像信号線（ソース線）と走査信号
線（ゲート線）が格子状に設けられ、これら配線の交点
に各画素の液晶を駆動する薄膜トランジスタ等のスイッ
チング素子が設けられている。そして、複数の走査信号
線に、これら信号線を順々に走査して一つの走査信号線
上の全てのスイッチング素子を一時的に導通状態にする
走査信号が与えられる一方、複数の映像信号線には、こ
の走査に同期して映像信号が供給されるようになってい
る。
【０００３】この際、複数の走査信号線に対して走査信
号を順次供給する役目を果たすのがシフトレジスタであ
る。図７〜図９は従来のシフトレジスタの一例を説明す
るための図である。このシフトレジスタは多段のステー
ジを有しているが、図７はステージ１段分の回路図、図
８はステージ３段分の回路図、図９はタイミングチャー
トを示すものである。図７に示すように、各ステージｉ
−１，ｉ，ｉ＋１は４つのトランジスタと１つのコンデ
ンサの組み合わせで構成されており、この構成にしたこ
とでこれらトランジスタに余剰なストレスが掛からず、
トランジスタの特性が劣化しにくいという利点が得られ
る。図８に示すように、一つのステージｉに着目する
と、前段のステージｉ−１の出力Ｇi-1 にダイオード接
続された入力トランジスタ５１が接続され、入力トラン
ジスタ５１の出力電極に出力トランジスタ５２の制御電
極およびクランピングトランジスタ５３が接続されてい
る。出力トランジスタ５２の出力電極にプルダウントラ
ンジスタ５４が接続されるとともに、出力トランジスタ
５２の制御電極と出力電極との間にコンデンサ５５が挿
入されている。
号を順次供給する役目を果たすのがシフトレジスタであ
る。図７〜図９は従来のシフトレジスタの一例を説明す
るための図である。このシフトレジスタは多段のステー
ジを有しているが、図７はステージ１段分の回路図、図
８はステージ３段分の回路図、図９はタイミングチャー
トを示すものである。図７に示すように、各ステージｉ
−１，ｉ，ｉ＋１は４つのトランジスタと１つのコンデ
ンサの組み合わせで構成されており、この構成にしたこ
とでこれらトランジスタに余剰なストレスが掛からず、
トランジスタの特性が劣化しにくいという利点が得られ
る。図８に示すように、一つのステージｉに着目する
と、前段のステージｉ−１の出力Ｇi-1 にダイオード接
続された入力トランジスタ５１が接続され、入力トラン
ジスタ５１の出力電極に出力トランジスタ５２の制御電
極およびクランピングトランジスタ５３が接続されてい
る。出力トランジスタ５２の出力電極にプルダウントラ
ンジスタ５４が接続されるとともに、出力トランジスタ
５２の制御電極と出力電極との間にコンデンサ５５が挿
入されている。
【０００４】上記構成のシフトレジスタにおいては、図
８に示すように、位相がシフトした複数のクロック信号
ＣＫＡ，ＣＫＢ，ＣＫＣが各ステージｉ−１，ｉ，ｉ＋
１の出力トランジスタ５２に入力され、一つのステージ
のクランピングトランジスタ５３の制御電極には２段後
のステージの出力が入力されるようになっている。した
がって、図８中に破線で囲んだステージｉにおいて、図
９に示すように、その前段の出力Ｇi-1 が"High"レベル
の時に入力トランジスタ５１は"ON"となって出力トラン
ジスタ５２の制御電極の電位Ｖbi（制御信号）が立ち上
がり、その状態では出力トランジスタ５２が"ON"となる
ので、出力トランジスタ５２に入力されるクロック信号
ＣＫＢが"High"レベルになると、当該ステージの出力Ｇ
i が"High"レベルとなって出力される。その後、２段後
のステージの出力Ｇi+2 が"High"レベルになり、これが
クランピングトランジスタ５３の制御電極に入力される
と、クランピングトランジスタ５３が"ON"となるため、
出力トランジスタ５２の制御電極の電位Ｖbiが立ち下が
る。このようにして、各ステージｉ−１，ｉ，ｉ＋１か
ら出力Ｇi-1，Ｇi，Ｇi+1 が順次出力されていくこと
で、例えば液晶表示装置の走査回路に用いることができ
る。
８に示すように、位相がシフトした複数のクロック信号
ＣＫＡ，ＣＫＢ，ＣＫＣが各ステージｉ−１，ｉ，ｉ＋
１の出力トランジスタ５２に入力され、一つのステージ
のクランピングトランジスタ５３の制御電極には２段後
のステージの出力が入力されるようになっている。した
がって、図８中に破線で囲んだステージｉにおいて、図
９に示すように、その前段の出力Ｇi-1 が"High"レベル
の時に入力トランジスタ５１は"ON"となって出力トラン
ジスタ５２の制御電極の電位Ｖbi（制御信号）が立ち上
がり、その状態では出力トランジスタ５２が"ON"となる
ので、出力トランジスタ５２に入力されるクロック信号
ＣＫＢが"High"レベルになると、当該ステージの出力Ｇ
i が"High"レベルとなって出力される。その後、２段後
のステージの出力Ｇi+2 が"High"レベルになり、これが
クランピングトランジスタ５３の制御電極に入力される
と、クランピングトランジスタ５３が"ON"となるため、
出力トランジスタ５２の制御電極の電位Ｖbiが立ち下が
る。このようにして、各ステージｉ−１，ｉ，ｉ＋１か
ら出力Ｇi-1，Ｇi，Ｇi+1 が順次出力されていくこと
で、例えば液晶表示装置の走査回路に用いることができ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成のシフトレジスタにおいて、プルダウン素子はトラン
ジスタで構成されており、連続的に導通させたままでス
イッチング動作をさせない状態としている。それでもプ
ルダウントランジスタのゲート電圧は、クランピング素
子などを構成する他のトランジスタに比べて小さい電圧
に保たれており、連続的に導通させてもストレスが小さ
いので、基本的に劣化の問題はないはずであった。しか
しながら、シフトレジスタを構成する他のトランジスタ
の劣化が大きく改善される中で、プルダウン素子の劣化
が無視できなくなってきた。また、出力の負荷側から漏
れ込んでくるノイズの影響でシフトレジスタが誤動作す
る恐れがあることもわかってきた。
成のシフトレジスタにおいて、プルダウン素子はトラン
ジスタで構成されており、連続的に導通させたままでス
イッチング動作をさせない状態としている。それでもプ
ルダウントランジスタのゲート電圧は、クランピング素
子などを構成する他のトランジスタに比べて小さい電圧
に保たれており、連続的に導通させてもストレスが小さ
いので、基本的に劣化の問題はないはずであった。しか
しながら、シフトレジスタを構成する他のトランジスタ
の劣化が大きく改善される中で、プルダウン素子の劣化
が無視できなくなってきた。また、出力の負荷側から漏
れ込んでくるノイズの影響でシフトレジスタが誤動作す
る恐れがあることもわかってきた。
【０００６】本発明は、上記の課題を解決するためにな
されたものであって、出力の負荷側から漏れ込んでくる
ノイズに対して誤動作しにくく、素子の劣化が生じにく
いシフトレジスタ装置、およびこのシフトレジスタ装置
の採用により表示不良の発生を抑制し得る表示装置を提
供することを目的とする。
されたものであって、出力の負荷側から漏れ込んでくる
ノイズに対して誤動作しにくく、素子の劣化が生じにく
いシフトレジスタ装置、およびこのシフトレジスタ装置
の採用により表示不良の発生を抑制し得る表示装置を提
供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のシフトレジスタ装置は、位相が順次異な
った複数のクロック信号を生成する手段と、各々が出力
信号を発生するカスケード接続された複数段のステージ
とを備え、前記各々のステージが、前段のステージから
の出力信号を制御信号として入力させ、該制御信号を保
持し且つ前記複数のクロック信号の相応するクロック信
号を入力させたときに前記出力信号を出力するスイッチ
ング素子と、前記スイッチング素子からの出力信号の出
力後に該スイッチング素子からの出力信号の発生を抑制
するよう前記制御信号を抑圧するクランピング素子と、
前記スイッチング素子の出力電極に接続されたプルダウ
ン素子とを有し、前記プルダウン素子が、前記スイッチ
ング素子に入力されるクロック信号と同一のクロック信
号が入力される整流効果を有する素子からなることを特
徴とする。
めに、本発明のシフトレジスタ装置は、位相が順次異な
った複数のクロック信号を生成する手段と、各々が出力
信号を発生するカスケード接続された複数段のステージ
とを備え、前記各々のステージが、前段のステージから
の出力信号を制御信号として入力させ、該制御信号を保
持し且つ前記複数のクロック信号の相応するクロック信
号を入力させたときに前記出力信号を出力するスイッチ
ング素子と、前記スイッチング素子からの出力信号の出
力後に該スイッチング素子からの出力信号の発生を抑制
するよう前記制御信号を抑圧するクランピング素子と、
前記スイッチング素子の出力電極に接続されたプルダウ
ン素子とを有し、前記プルダウン素子が、前記スイッチ
ング素子に入力されるクロック信号と同一のクロック信
号が入力される整流効果を有する素子からなることを特
徴とする。
【０００８】本発明のシフトレジスタ装置において、ス
イッチング素子に入力されるクロック信号が"Low"レベ
ルになっている場合、すなわち出力信号が出てはいけな
い場合、整流効果を有するプルダウン素子の作用によっ
て、"Low"レベルに対して出力部の電圧がプルダウン素
子の閾値以上にならないように保持される。その理由
は、仮に出力の負荷側から漏れ込んでくるノイズ等の影
響で出力部の電圧がプルダウン素子の閾値以上になった
ときにはプルダウン素子に電流が流れるからである。こ
の作用により、プルダウン素子の閾値以上のノイズはカ
ットされる。また、従来はプルダウントランジスタのゲ
ートに常に電圧が印加されていたのに対し、プルダウン
素子に閾値以上の電圧が印加される時間が短いため、素
子の劣化も低減することができる。
イッチング素子に入力されるクロック信号が"Low"レベ
ルになっている場合、すなわち出力信号が出てはいけな
い場合、整流効果を有するプルダウン素子の作用によっ
て、"Low"レベルに対して出力部の電圧がプルダウン素
子の閾値以上にならないように保持される。その理由
は、仮に出力の負荷側から漏れ込んでくるノイズ等の影
響で出力部の電圧がプルダウン素子の閾値以上になった
ときにはプルダウン素子に電流が流れるからである。こ
の作用により、プルダウン素子の閾値以上のノイズはカ
ットされる。また、従来はプルダウントランジスタのゲ
ートに常に電圧が印加されていたのに対し、プルダウン
素子に閾値以上の電圧が印加される時間が短いため、素
子の劣化も低減することができる。
【０００９】前記クランピング素子が、前記前段のステ
ージからの出力信号のプルダウン機能を有することが望
ましい。本構成においては、クランピング素子が前段の
ステージからの出力信号のプルダウン機能を有すること
によって、出力信号が出てはいけない場合にプルダウン
素子の閾値以下の電圧までプルダウンすることができ
る。
ージからの出力信号のプルダウン機能を有することが望
ましい。本構成においては、クランピング素子が前段の
ステージからの出力信号のプルダウン機能を有すること
によって、出力信号が出てはいけない場合にプルダウン
素子の閾値以下の電圧までプルダウンすることができ
る。
【００１０】前記クランピング素子が、次段のステージ
からの出力信号で制御されることが望ましい。本構成に
おいては、前記制御信号を保持する時間を最短にするこ
とができ、各トランジスタへのストレス印加時間を最短
にし、トランジスタの劣化を抑える効果が得られる。
からの出力信号で制御されることが望ましい。本構成に
おいては、前記制御信号を保持する時間を最短にするこ
とができ、各トランジスタへのストレス印加時間を最短
にし、トランジスタの劣化を抑える効果が得られる。
【００１１】前記複数段のステージが複数段ずつ複数個
のブロックに分割され、クロック信号が前記ブロック単
位で順次供給されることが望ましい。本構成において
は、クロック信号がブロック単位で順次供給される構成
としたことで、他のブロックが動作している間は当該ブ
ロックのクロック信号は"Low"レベルになったままなの
で、トランジスタの劣化をさらに抑えることができる。
のブロックに分割され、クロック信号が前記ブロック単
位で順次供給されることが望ましい。本構成において
は、クロック信号がブロック単位で順次供給される構成
としたことで、他のブロックが動作している間は当該ブ
ロックのクロック信号は"Low"レベルになったままなの
で、トランジスタの劣化をさらに抑えることができる。
【００１２】また、本発明の表示装置は、上記のシフト
レジスタ装置を有することを特徴とする。本発明によれ
ば、ディスプレイをスキャンする際に用いるシフトレジ
スタ装置に、本来出てはならない出力パルスがクロック
の周期で繰り返し出力される等の動作不良が生じること
がないため、表示装置において本来書き換えないはずの
タイミングで画像信号が書き換えられてしまう等の表示
不良が発生するのを防止することができる。
レジスタ装置を有することを特徴とする。本発明によれ
ば、ディスプレイをスキャンする際に用いるシフトレジ
スタ装置に、本来出てはならない出力パルスがクロック
の周期で繰り返し出力される等の動作不良が生じること
がないため、表示装置において本来書き換えないはずの
タイミングで画像信号が書き換えられてしまう等の表示
不良が発生するのを防止することができる。
【００１３】
【発明の実施の形態】［第１の実施の形態］以下、本発
明の第１の実施の形態を図１ないし図３を参照して説明
する。図１ないし図３は本実施の形態のシフトレジスタ
装置を説明するための図であり、このシフトレジスタ装
置は、位相が順次異なった複数のクロック信号、特に本
実施の形態の場合は位相の異なる２相のクロック信号を
生成する手段と、カスケード接続された複数のステージ
とから構成されている。そのうち、図１はステージ１段
分の回路構成図、図２はカスケード接続されたステージ
４段分の回路構成図を示すものである。図３は、クロッ
ク信号Ａ，Ｂ、出力信号Ｇn-1〜Ｇn+2、およびｎ段目の
ステージの制御信号の波形Ｘｎとｎ＋１段目のステージ
の制御信号の波形Ｘｎ+1を示すタイミングチャートであ
る。
明の第１の実施の形態を図１ないし図３を参照して説明
する。図１ないし図３は本実施の形態のシフトレジスタ
装置を説明するための図であり、このシフトレジスタ装
置は、位相が順次異なった複数のクロック信号、特に本
実施の形態の場合は位相の異なる２相のクロック信号を
生成する手段と、カスケード接続された複数のステージ
とから構成されている。そのうち、図１はステージ１段
分の回路構成図、図２はカスケード接続されたステージ
４段分の回路構成図を示すものである。図３は、クロッ
ク信号Ａ，Ｂ、出力信号Ｇn-1〜Ｇn+2、およびｎ段目の
ステージの制御信号の波形Ｘｎとｎ＋１段目のステージ
の制御信号の波形Ｘｎ+1を示すタイミングチャートであ
る。
【００１４】図１に示すように、各ステージは４つのト
ランジスタＴｒ１〜Ｔｒ４と１つのコンデンサＣの組み
合わせで構成されている。前段のステージの出力に入力
トランジスタＴｒ１が接続され、入力トランジスタＴｒ
１の入力電極にクランピングトランジスタＴｒ３（クラ
ンピング素子）が接続され、入力トランジスタＴｒ１の
出力電極に出力トランジスタＴｒ２（スイッチング素
子）の制御電極が接続されている。
ランジスタＴｒ１〜Ｔｒ４と１つのコンデンサＣの組み
合わせで構成されている。前段のステージの出力に入力
トランジスタＴｒ１が接続され、入力トランジスタＴｒ
１の入力電極にクランピングトランジスタＴｒ３（クラ
ンピング素子）が接続され、入力トランジスタＴｒ１の
出力電極に出力トランジスタＴｒ２（スイッチング素
子）の制御電極が接続されている。
【００１５】そして、出力トランジスタＴｒ２の出力電
極に、ダイオード接続されたトランジスタからなるプル
ダウントランジスタＴｒ４（プルダウン素子）が接続さ
れている。プルダウントランジスタＴｒ４は、出力トラ
ンジスタＴｒ２に入力されるクロック信号と同一のクロ
ック信号が入力される整流効果を有する素子である。ま
た、出力トランジスタＴｒ２の制御電極と出力電極との
間にコンデンサＣ（スイッチング素子）が挿入されてい
る。このコンデンサＣは、出力トランジスタＴｒ２の制
御信号を電位保持するための容量であり、ブートストラ
ップ容量として機能する。
極に、ダイオード接続されたトランジスタからなるプル
ダウントランジスタＴｒ４（プルダウン素子）が接続さ
れている。プルダウントランジスタＴｒ４は、出力トラ
ンジスタＴｒ２に入力されるクロック信号と同一のクロ
ック信号が入力される整流効果を有する素子である。ま
た、出力トランジスタＴｒ２の制御電極と出力電極との
間にコンデンサＣ（スイッチング素子）が挿入されてい
る。このコンデンサＣは、出力トランジスタＴｒ２の制
御信号を電位保持するための容量であり、ブートストラ
ップ容量として機能する。
【００１６】上記構成のステージを有する本実施の形態
のシフトレジスタ装置は、２相のクロックで駆動する場
合の例であり、図２および図３に示すように、当該ステ
ージｎに対して前段のステージｎ−１からの出力信号Ｇ
n-1 が制御信号として入力され、この信号がクロック信
号Ｂで制御された入力トランジスタＴｒ１を介して出力
トランジスタＴｒ２の制御電極に接続されたコンデンサ
Ｃに保持される。ここで、出力トランジスタＴｒ２の制
御電極に制御信号が保持された状態のときには、出力ト
ランジスタＴｒ２はクロック信号Ａのパルスを出力信号
Ｇn として出力する。この出力信号Ｇn は次段のステー
ジｎ＋１に制御信号として入力される。
のシフトレジスタ装置は、２相のクロックで駆動する場
合の例であり、図２および図３に示すように、当該ステ
ージｎに対して前段のステージｎ−１からの出力信号Ｇ
n-1 が制御信号として入力され、この信号がクロック信
号Ｂで制御された入力トランジスタＴｒ１を介して出力
トランジスタＴｒ２の制御電極に接続されたコンデンサ
Ｃに保持される。ここで、出力トランジスタＴｒ２の制
御電極に制御信号が保持された状態のときには、出力ト
ランジスタＴｒ２はクロック信号Ａのパルスを出力信号
Ｇn として出力する。この出力信号Ｇn は次段のステー
ジｎ＋１に制御信号として入力される。
【００１７】上述したように、プルダウントランジスタ
Ｔｒ４には、出力トランジスタＴｒ２と同一のクロック
信号Ａが入力されるようになっている。したがって、出
力信号Ｇn の出力時にはクロック信号Ａのパルスが"Hig
h"レベルになっているタイミングであり、プルダウント
ランジスタＴｒ４のダイオードが逆方向であるため、プ
ルダウンの作用はない。一方、出力信号Ｇn を立ち下げ
るには、クロック信号Ａが立ち下がると、プルダウント
ランジスタＴｒ４のダイオードが順方向となるため、プ
ルダウン作用を奏する。そして、次にクロック信号Ｂが
立ち上がり、次段のステージｎ＋１の出力信号Ｇn+1 が
立ち上がると、入力トランジスタＴｒ１とクランピング
トランジスタＴｒ３とを通じて出力トランジスタＴｒ２
の制御電極に保持されていた制御信号が放電される。
Ｔｒ４には、出力トランジスタＴｒ２と同一のクロック
信号Ａが入力されるようになっている。したがって、出
力信号Ｇn の出力時にはクロック信号Ａのパルスが"Hig
h"レベルになっているタイミングであり、プルダウント
ランジスタＴｒ４のダイオードが逆方向であるため、プ
ルダウンの作用はない。一方、出力信号Ｇn を立ち下げ
るには、クロック信号Ａが立ち下がると、プルダウント
ランジスタＴｒ４のダイオードが順方向となるため、プ
ルダウン作用を奏する。そして、次にクロック信号Ｂが
立ち上がり、次段のステージｎ＋１の出力信号Ｇn+1 が
立ち上がると、入力トランジスタＴｒ１とクランピング
トランジスタＴｒ３とを通じて出力トランジスタＴｒ２
の制御電極に保持されていた制御信号が放電される。
【００１８】本実施の形態の場合、クロック信号Ａが"L
ow"レベルになっている間は、プルダウントランジスタ
Ｔｒ４のプルダウン作用により、出力の負荷側からノイ
ズが入ったとしてもプルダウントランジスタＴｒ４の閾
値以上の電圧にならないように制御されるので、誤動作
が生じるのを防止することができる。また、入力トラン
ジスタＴｒ１もクロック信号Ｂが"Low"レベルになって
いる間はＯＦＦ状態であり、出力の負荷側からノイズが
入ったとしても出力トランジスタＴｒ２の制御電極にノ
イズが入り込まないので、誤動作が起こりにくくなる。
ow"レベルになっている間は、プルダウントランジスタ
Ｔｒ４のプルダウン作用により、出力の負荷側からノイ
ズが入ったとしてもプルダウントランジスタＴｒ４の閾
値以上の電圧にならないように制御されるので、誤動作
が生じるのを防止することができる。また、入力トラン
ジスタＴｒ１もクロック信号Ｂが"Low"レベルになって
いる間はＯＦＦ状態であり、出力の負荷側からノイズが
入ったとしても出力トランジスタＴｒ２の制御電極にノ
イズが入り込まないので、誤動作が起こりにくくなる。
【００１９】図３に示すように、ｎ段目のステージの制
御信号Ｘｎは、その前段のｎ−１段目の出力タイミング
で書き込まれ、ｎ＋１段目の出力タイミングでクランピ
ングトランジスタＴｒ３によって放電される。したがっ
て、当該ステージに制御信号Ｘｎが保持されているのは
およそ２クロック分の時間である。一方、図７〜図９に
示した従来例では、例えば出力トランジスタが実質的に
プルダウン素子を兼ねていたため、ｎ段目の制御信号は
３クロック分、あるいはそれ以上の間（ｎ−１からｎ＋
１以降までの間）保持し、ｎ段目の出力が立ち下がると
きにも出力トランジスタが充分なＯＮ状態を維持できる
ようにしていた。そのため、クランピング素子は、ｎ＋
２以降のタイミングで作動させて制御信号を放電してい
た。このように、１回の出力にあたり、従来は出力トラ
ンジスタＴｒ２をＯＮ状態に保つ時間が３クロック分必
要であった。それに対し、本実施の形態では当該ステー
ジのプルダウントランジスタＴｒ４および次段のクラン
ピングトランジスタＴｒ３によってプルダウンされるた
め、出力トランジスタＴｒ２をＯＮ状態に保つ時間が２
クロック分でよく、トランジスタを劣化させる要因とな
るストレス印加時間が上記従来例の２／３程度でよいこ
とになる。これにより、本実施の形態のシフトレジスタ
装置では出力トランジスタＴｒ２の劣化を抑えることが
できる。
御信号Ｘｎは、その前段のｎ−１段目の出力タイミング
で書き込まれ、ｎ＋１段目の出力タイミングでクランピ
ングトランジスタＴｒ３によって放電される。したがっ
て、当該ステージに制御信号Ｘｎが保持されているのは
およそ２クロック分の時間である。一方、図７〜図９に
示した従来例では、例えば出力トランジスタが実質的に
プルダウン素子を兼ねていたため、ｎ段目の制御信号は
３クロック分、あるいはそれ以上の間（ｎ−１からｎ＋
１以降までの間）保持し、ｎ段目の出力が立ち下がると
きにも出力トランジスタが充分なＯＮ状態を維持できる
ようにしていた。そのため、クランピング素子は、ｎ＋
２以降のタイミングで作動させて制御信号を放電してい
た。このように、１回の出力にあたり、従来は出力トラ
ンジスタＴｒ２をＯＮ状態に保つ時間が３クロック分必
要であった。それに対し、本実施の形態では当該ステー
ジのプルダウントランジスタＴｒ４および次段のクラン
ピングトランジスタＴｒ３によってプルダウンされるた
め、出力トランジスタＴｒ２をＯＮ状態に保つ時間が２
クロック分でよく、トランジスタを劣化させる要因とな
るストレス印加時間が上記従来例の２／３程度でよいこ
とになる。これにより、本実施の形態のシフトレジスタ
装置では出力トランジスタＴｒ２の劣化を抑えることが
できる。
【００２０】それに加えて、従来はプルダウントランジ
スタをプルダウン抵抗として用いていたため、プルダウ
ントランジスタのゲートに常に電圧が印加されていたの
に対し、本実施の形態ではダイオード接続されたトラン
ジスタからなるプルダウントランジスタＴｒ４にクロッ
ク信号が入力される構成となっており、閾値以上の電圧
が印加される時間が短いため、プルダウントランジスタ
Ｔｒ４の劣化も充分に抑えることができる。
スタをプルダウン抵抗として用いていたため、プルダウ
ントランジスタのゲートに常に電圧が印加されていたの
に対し、本実施の形態ではダイオード接続されたトラン
ジスタからなるプルダウントランジスタＴｒ４にクロッ
ク信号が入力される構成となっており、閾値以上の電圧
が印加される時間が短いため、プルダウントランジスタ
Ｔｒ４の劣化も充分に抑えることができる。
【００２１】また、クランピングトランジスタＴｒ３は
前段のステージｎ−１の出力のプルダウン機能も兼ね備
えており、前段のステージｎ−１のプルダウントランジ
スタＴｒ４ではプルダウンしきれない、プルダウントラ
ンジスタＴｒ４の閾値以下まで電圧をプルダウンするこ
とができる。
前段のステージｎ−１の出力のプルダウン機能も兼ね備
えており、前段のステージｎ−１のプルダウントランジ
スタＴｒ４ではプルダウンしきれない、プルダウントラ
ンジスタＴｒ４の閾値以下まで電圧をプルダウンするこ
とができる。
【００２２】［第２の実施の形態］次に、複数段のステ
ージが複数段ずつ複数個のブロックに分割され、クロッ
ク信号がブロック単位で順次供給される構成のシフトレ
ジスタ装置の例を示す。図４は本実施の形態のシフトレ
ジスタ装置の概略構成を示す図であって、４段のステー
ジがｍ個のブロックに分割された例を示す。図５はその
タイミングチャートである。各ステージ内の具体的な構
成は第１の実施の形態と同様であるため、説明は省略す
る。
ージが複数段ずつ複数個のブロックに分割され、クロッ
ク信号がブロック単位で順次供給される構成のシフトレ
ジスタ装置の例を示す。図４は本実施の形態のシフトレ
ジスタ装置の概略構成を示す図であって、４段のステー
ジがｍ個のブロックに分割された例を示す。図５はその
タイミングチャートである。各ステージ内の具体的な構
成は第１の実施の形態と同様であるため、説明は省略す
る。
【００２３】本実施の形態では、クロック制御回路Ｍに
より、他のブロックを駆動している間は当該ブロックの
クロック信号は全て"Low"レベルとされている。すなわ
ち、図５に示すように、ブロックＢ１のステージＳ１〜
Ｓ４を駆動している間は、ブロックＢ１に第１の実施の
形態で説明したようなクロック信号Ａ，Ｂがクロック信
号CKI1として入力される一方、他のブロックＢ２〜Ｂｍ
には全て"Low"レベルの信号がクロック信号CKI1〜CKIm
として入力されるようになっている。
より、他のブロックを駆動している間は当該ブロックの
クロック信号は全て"Low"レベルとされている。すなわ
ち、図５に示すように、ブロックＢ１のステージＳ１〜
Ｓ４を駆動している間は、ブロックＢ１に第１の実施の
形態で説明したようなクロック信号Ａ，Ｂがクロック信
号CKI1として入力される一方、他のブロックＢ２〜Ｂｍ
には全て"Low"レベルの信号がクロック信号CKI1〜CKIm
として入力されるようになっている。
【００２４】本構成によれば、消費電力が低く抑えられ
る他、シフトレジスタ装置を構成するトランジスタ、コ
ンデンサ等の素子へのストレス印加時間が減るため、ト
ランジスタの劣化を抑制する効果が得られる。本実施の
形態の場合、第１の実施の形態におけるクロック信号
Ａ，Ｂはほとんどの時間は"Low"レベルに保たれたまま
であり、プルダウントランジスタＴｒ４のプルダウン作
用により、出力の負荷側からノイズが入ったとしてもプ
ルダウントランジスタＴｒ４の閾値以上の電圧にならな
いように確実に制御される。また、入力トランジスタＴ
ｒ１はほとんどの時間がＯＦＦ状態のままなので、出力
の負荷側からノイズが入ったとしても出力トランジスタ
Ｔｒ２の制御電極にはノイズが入り込まないので、誤動
作が起こりにくくなる。
る他、シフトレジスタ装置を構成するトランジスタ、コ
ンデンサ等の素子へのストレス印加時間が減るため、ト
ランジスタの劣化を抑制する効果が得られる。本実施の
形態の場合、第１の実施の形態におけるクロック信号
Ａ，Ｂはほとんどの時間は"Low"レベルに保たれたまま
であり、プルダウントランジスタＴｒ４のプルダウン作
用により、出力の負荷側からノイズが入ったとしてもプ
ルダウントランジスタＴｒ４の閾値以上の電圧にならな
いように確実に制御される。また、入力トランジスタＴ
ｒ１はほとんどの時間がＯＦＦ状態のままなので、出力
の負荷側からノイズが入ったとしても出力トランジスタ
Ｔｒ２の制御電極にはノイズが入り込まないので、誤動
作が起こりにくくなる。
【００２５】［表示装置］図６は、上記実施の形態のシ
フトレジスタ装置を備えた液晶表示装置（表示装置）の
回路構成を示すものである。図６に示すように、この液
晶表示装置１０は、映像信号線（ソース線）と走査信号
線（ゲート線）が格子状に設けられ、これら配線の交点
に各画素の液晶を駆動する薄膜トランジスタが設けられ
たＴＦＴ−ＬＣＤ部１１と、ソース線とゲート線をそれ
ぞれ駆動するソース線駆動回路１２、ゲート線駆動回路
１３と、これら駆動回路１２、１３に対して電源電圧お
よび映像信号、走査信号をそれぞれ供給する電源部１
４、信号制御部１５から構成されている。
フトレジスタ装置を備えた液晶表示装置（表示装置）の
回路構成を示すものである。図６に示すように、この液
晶表示装置１０は、映像信号線（ソース線）と走査信号
線（ゲート線）が格子状に設けられ、これら配線の交点
に各画素の液晶を駆動する薄膜トランジスタが設けられ
たＴＦＴ−ＬＣＤ部１１と、ソース線とゲート線をそれ
ぞれ駆動するソース線駆動回路１２、ゲート線駆動回路
１３と、これら駆動回路１２、１３に対して電源電圧お
よび映像信号、走査信号をそれぞれ供給する電源部１
４、信号制御部１５から構成されている。
【００２６】上記回路構成の液晶表示装置１０におい
て、ソース線駆動回路１２、ゲート線駆動回路１３の双
方に上記実施の形態のシフトレジスタ装置が用いられて
いる。例えば、ゲート線駆動回路１３中のシフトレジス
タ装置によるゲートスキャンの動作について説明する
と、各ゲート線にゲート線駆動用トランジスタが接続さ
れており、これらトランジスタはゲート線駆動回路１３
中のシフトレジスタ装置によって上から下に順次一つず
つ１走査期間だけ導通状態になるように駆動される。そ
の結果、水平同期信号に同期して任意のゲート線に接続
されたゲート線駆動用トランジスタが導通状態になる
と、このゲート線に接続された全ての薄膜トランジスタ
が導通状態になる。このようにして、各ソース線上の画
像信号である電荷が各画素電極の容量に蓄積される。
て、ソース線駆動回路１２、ゲート線駆動回路１３の双
方に上記実施の形態のシフトレジスタ装置が用いられて
いる。例えば、ゲート線駆動回路１３中のシフトレジス
タ装置によるゲートスキャンの動作について説明する
と、各ゲート線にゲート線駆動用トランジスタが接続さ
れており、これらトランジスタはゲート線駆動回路１３
中のシフトレジスタ装置によって上から下に順次一つず
つ１走査期間だけ導通状態になるように駆動される。そ
の結果、水平同期信号に同期して任意のゲート線に接続
されたゲート線駆動用トランジスタが導通状態になる
と、このゲート線に接続された全ての薄膜トランジスタ
が導通状態になる。このようにして、各ソース線上の画
像信号である電荷が各画素電極の容量に蓄積される。
【００２７】本実施の形態の液晶表示装置１０は、上記
のようなノイズ耐性に優れたシフトレジスタを備えてい
るため、本来書き換えないはずのタイミングで画像信号
が書き換えられる等の表示不良が発生することがなく、
信頼性の高いものとすることができる。
のようなノイズ耐性に優れたシフトレジスタを備えてい
るため、本来書き換えないはずのタイミングで画像信号
が書き換えられる等の表示不良が発生することがなく、
信頼性の高いものとすることができる。
【００２８】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態ではプルダウン素子としてダイオー
ド接続したトランジスタを用いたが、この構成に代え
て、ダイオードそのものを用いてもよい。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態ではプルダウン素子としてダイオー
ド接続したトランジスタを用いたが、この構成に代え
て、ダイオードそのものを用いてもよい。
【００２９】また、ノイズ耐性を改善するため、プルダ
ウントランジスタＴｒ４の閾値を他のトランジスタより
小さくする、あるいは出力トランジスタＴｒ２の閾値を
プルダウントランジスタＴｒ４の閾値よりも大きくする
ことがより望ましい。このような構成とするためには、
トランジスタのチャネル部へのドーピングで制御する、
あるいは複数の制御電極でフローティングゲートの電位
をコントロールし、実効的な閾値を制御可能なデバイス
（例えばνＭＯＳなど）を用いる、不揮発性メモリで用
いられる各種デバイスで制御する等が有効である。
ウントランジスタＴｒ４の閾値を他のトランジスタより
小さくする、あるいは出力トランジスタＴｒ２の閾値を
プルダウントランジスタＴｒ４の閾値よりも大きくする
ことがより望ましい。このような構成とするためには、
トランジスタのチャネル部へのドーピングで制御する、
あるいは複数の制御電極でフローティングゲートの電位
をコントロールし、実効的な閾値を制御可能なデバイス
（例えばνＭＯＳなど）を用いる、不揮発性メモリで用
いられる各種デバイスで制御する等が有効である。
【００３０】このように積極的に閾値を制御する以外、
トランジスタの劣化を考慮すると、出力トランジスタＴ
ｒ２はブートストラップにより出力時に大きな電圧が印
加されるため閾値がシフトしやすく、一方、プルダウン
トランジスタＴｒ４は本発明の効果により閾値がほとん
どシフトしない。そのため、トランジスタの劣化に伴っ
て、プルダウントランジスタＴｒ４に比べて出力トラン
ジスタＴｒ２の閾値が大きくなり、ノイズ耐性が改善す
ると考えられる。ただし、出力トランジスタＴｒ２の閾
値シフトは、プルアップ動作で求められる電流駆動能力
を下回らない範囲でのみ許容されることは言うまでもな
い。
トランジスタの劣化を考慮すると、出力トランジスタＴ
ｒ２はブートストラップにより出力時に大きな電圧が印
加されるため閾値がシフトしやすく、一方、プルダウン
トランジスタＴｒ４は本発明の効果により閾値がほとん
どシフトしない。そのため、トランジスタの劣化に伴っ
て、プルダウントランジスタＴｒ４に比べて出力トラン
ジスタＴｒ２の閾値が大きくなり、ノイズ耐性が改善す
ると考えられる。ただし、出力トランジスタＴｒ２の閾
値シフトは、プルアップ動作で求められる電流駆動能力
を下回らない範囲でのみ許容されることは言うまでもな
い。
【００３１】
【発明の効果】以上、詳細に説明したように、本発明の
シフトレジスタ装置においては、出力の負荷側から漏れ
込んでくるノイズ等の影響で誤動作が生じるのを防止す
ることができる。また、プルダウン素子に閾値以上の電
圧が印加される時間が従来より短いため、素子の劣化も
低減することができる。また、本発明の表示装置によれ
ば、本来書き換えないはずのタイミングで画像信号が書
き換えられてしまう等の表示不良の発生を防止すること
ができる。
シフトレジスタ装置においては、出力の負荷側から漏れ
込んでくるノイズ等の影響で誤動作が生じるのを防止す
ることができる。また、プルダウン素子に閾値以上の電
圧が印加される時間が従来より短いため、素子の劣化も
低減することができる。また、本発明の表示装置によれ
ば、本来書き換えないはずのタイミングで画像信号が書
き換えられてしまう等の表示不良の発生を防止すること
ができる。
【図１】 本発明の第１の実施の形態であるシフトレジ
スタ装置のステージ１段分の回路構成図である。
スタ装置のステージ１段分の回路構成図である。
【図２】 同、シフトレジスタ装置のステージ４段分の
回路構成図である。
回路構成図である。
【図３】 同、シフトレジスタ装置のタイミングチャー
トである。
トである。
【図４】 本発明の第２の実施の形態であるシフトレジ
スタ装置の概略構成図である。
スタ装置の概略構成図である。
【図５】 同、シフトレジスタ装置のタイミングチャー
トである。
トである。
【図６】 同、シフトレジスタ装置を備えた液晶表示装
置の回路構成図である。
置の回路構成図である。
【図７】 従来のシフトレジスタ装置のステージ１段分
の回路構成図である。
の回路構成図である。
【図８】 同、シフトレジスタ装置のステージ３段分の
回路構成図である。
回路構成図である。
【図９】 同、シフトレジスタ装置のタイミングチャー
トである。
トである。
Ｔｒ１ 入力トランジスタ
Ｔｒ２ 出力トランジスタ（スイッチング素子）
Ｔｒ３ クランピングトランジスタ（クランピング素
子） Ｔｒ４ プルダウントランジスタ（プルダウン素子） Ｃ コンデンサ（容量） １０ 液晶表示装置（表示装置）
子） Ｔｒ４ プルダウントランジスタ（プルダウン素子） Ｃ コンデンサ（容量） １０ 液晶表示装置（表示装置）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６７０ Ｇ０９Ｇ 3/20 ６７０Ｅ
６７０Ｋ
６８０ ６８０Ｇ
3/36 3/36
Ｆターム(参考） 5C006 AC22 AF75 BC02 BC03 BC20
BF03 BF33 BF34 BF36 BF37
FA33 FA47
5C080 AA06 AA10 BB05 DD09 DD26
DD29 FF11 FF12 JJ02 JJ03
JJ04
Claims (5)
- 【請求項１】 位相が順次異なった複数のクロック信号
を生成する手段と、各々が出力信号を発生するカスケー
ド接続された複数段のステージとを備え、 前記各々のステージが、前段のステージからの出力信号
を制御信号として入力させ、該制御信号を保持し且つ前
記複数のクロック信号の相応するクロック信号を入力さ
せたときに前記出力信号を出力するスイッチング素子
と、前記スイッチング素子からの出力信号の出力後に該
スイッチング素子からの出力信号の発生を抑制するよう
前記制御信号を抑圧するクランピング素子と、前記スイ
ッチング素子の出力電極に接続されたプルダウン素子と
を有し、 前記プルダウン素子が、前記スイッチング素子に入力さ
れるクロック信号と同一のクロック信号が入力される整
流効果を有する素子からなることを特徴とするシフトレ
ジスタ装置。 - 【請求項２】 前記クランピング素子が、前記前段のス
テージからの出力信号のプルダウン機能を有することを
特徴とする請求項１に記載のシフトレジスタ装置。 - 【請求項３】 前記クランピング素子が、次段のステー
ジからの出力信号で制御されることを特徴とする請求項
１に記載のシフトレジスタ装置。 - 【請求項４】 前記複数段のステージが複数段ずつ複数
個のブロックに分割され、クロック信号が前記ブロック
単位で順次供給されることを特徴とする請求項１に記載
のシフトレジスタ装置。 - 【請求項５】 請求項１に記載のシフトレジスタ装置を
有することを特徴とする表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002135713A JP3774678B2 (ja) | 2002-05-10 | 2002-05-10 | シフトレジスタ装置および表示装置 |
| US10/405,376 US20030210220A1 (en) | 2002-05-10 | 2003-04-01 | Shift register apparatus and display apparatus |
| TW092108126A TWI223271B (en) | 2002-05-10 | 2003-04-09 | Shift register and display device |
| KR1020030026352A KR100542060B1 (ko) | 2002-05-10 | 2003-04-25 | 시프트 레지스터 장치 및 표시장치 |
| CNB031236065A CN1279544C (zh) | 2002-05-10 | 2003-05-09 | 移位寄存器装置及显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002135713A JP3774678B2 (ja) | 2002-05-10 | 2002-05-10 | シフトレジスタ装置および表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003331594A true JP2003331594A (ja) | 2003-11-21 |
| JP3774678B2 JP3774678B2 (ja) | 2006-05-17 |
Family
ID=29397500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002135713A Expired - Fee Related JP3774678B2 (ja) | 2002-05-10 | 2002-05-10 | シフトレジスタ装置および表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20030210220A1 (ja) |
| JP (1) | JP3774678B2 (ja) |
| KR (1) | KR100542060B1 (ja) |
| CN (1) | CN1279544C (ja) |
| TW (1) | TWI223271B (ja) |
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| TWI281673B (en) * | 2005-02-21 | 2007-05-21 | Au Optronics Corp | Shift registers, display panels using same, and improving methods for leakage current |
| KR101107714B1 (ko) * | 2005-04-22 | 2012-01-25 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 및 이의 구동방법 |
| JP5190722B2 (ja) * | 2005-05-20 | 2013-04-24 | Ｎｌｔテクノロジー株式会社 | ブートストラップ回路並びにこれを用いたシフトレジスタ、走査回路及び表示装置 |
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