JP5019427B2 - 駆動ドライバ、シフトレジスタ及び表示装置 - Google Patents

Description

本発明は、表示データを表示する駆動ドライバ及び表示装置に関する。

ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス（ＥＬ）表示装置、プラズマ表示装置などの表示装置が普及されている。表示装置の表示部（画面）には、表示データが表示される。
例えば、従来の表示装置として、ＴＦＴ型液晶表示装置について説明する。

図１は、従来のＴＦＴ型液晶表示装置１０１の構成を示している。

ＴＦＴ型液晶表示装置１０１は、ガラス基板３と、表示部（液晶パネル）１０とを具備している。
液晶パネル１０は、ガラス基板３上にマトリクス状に配置された複数の画素１１を具備している。例えば、複数の画素１１として（ｍ×ｎ）個の画素１１がガラス基板３上に配置されている（ｍ、ｎは２以上の整数）。
（ｍ×ｎ）個の画素１１の各々は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ：ＴＦＴ）１２と、画素容量１５とを具備している。画素容量１５は、画素電極と、画素電極に対向する対向電極とを具備している。ＴＦＴ１２は、ドレイン電極１３と、画素電極に接続されたソース電極１４と、ゲート電極１６とを具備している。

ＴＦＴ型液晶表示装置１０１は、更に、ゲートドライバ１２０と、駆動ドライバであるデータドライバ１３０と、１番目からｍ番目までのｍ個のゲート線Ｇ１〜Ｇｍと、１番目からｎ番目までのｎ個のデータ線Ｄ１〜Ｄｎとを具備している。
ゲートドライバ１２０は、チップ上（図示しない）に設けられ、ｍ個のゲート線Ｇ１〜Ｇｍの一端に接続されている。
データドライバ１３０は、チップ上に設けられ、ｎ個のデータ線Ｄ１〜Ｄｎの一端に接続されている。
ｍ個のゲート線Ｇ１〜Ｇｍは、それぞれ、ｍ行の画素１１のＴＦＴ１２のゲート電極１６に接続されている。
ｎ個のデータ線Ｄ１〜Ｄｎは、それぞれ、ｎ列の画素１１のＴＦＴ１２のドレイン電極１３に接続されている。

ＴＦＴ型液晶表示装置１０１は、更に、タイミングコントローラ２を具備している。

タイミングコントローラ２は、例えば、１水平期間においてゲート線Ｇ１を選択するためのゲートクロック信号ＧＣＬＫをゲートドライバ１２０に供給する。
ゲートドライバ１２０は、ゲートクロック信号ＧＣＬＫにより、選択信号をゲート線Ｇ１に出力する。このとき、ゲート線Ｇ１には、その一端から他端までこの順に選択信号が伝達され、ゲート線Ｇ１に対応する（１×ｎ）個の画素１１のＴＦＴ１２は、ゲート電極１６に供給される選択信号により、オンする。

タイミングコントローラ２は、クロック信号ＣＬＫと、１ライン分表示データＤＡＴＡとをデータドライバ１３０に供給する。１ライン分表示データＤＡＴＡは、データ線Ｄ１〜Ｄｎに対応するｎ個の表示データを含んでいる。
データドライバ１３０は、クロック信号ＣＬＫに従って、ｎ個の表示データをそれぞれｎ個のデータ線Ｄ１〜Ｄｎに出力する。このとき、ゲート線Ｇ１とｎ個のデータ線Ｄ１〜Ｄｎとに対応する（１×ｎ）個の画素１１のＴＦＴ１２はオンしている。このため、（１×ｎ）個の画素１１の画素容量１５には、それぞれ、ｎ個の表示データが書き込まれ、次の書き込みまで保持される。これにより、１ライン分表示データＤＡＴＡとしてｎ個の表示データが表示される。

図２は、データドライバ１３０の構成を示している。データドライバ１３０は、ｎ個の画素の表示を分担するために、１番目からｘ番目までこの順に縦続接続（カスケード接続）されたｘ個のデータドライバ１３０−１〜１３０−ｘを具備している。ここで、ｘは、ｎ／ｙを満たす２以上の整数（ｎ＞ｙ、ｙは２以上の整数）である。

ｘ個のデータドライバ１３０−１〜１３０−ｘの各々は、内部信号回路４０と、シフトレジスタ１３１と、データレジスタ３２と、ラッチ回路３３と、レベルシフタ３４と、デジタル／アナログ（Ｄ／Ａ）コンバータ３５と、データ出力回路３６と、階調電圧生成回路３７とを具備している。
内部信号回路４０は、シフトレジスタ１３１に接続されている。シフトレジスタ１３１は、データレジスタ３２に接続され、データレジスタ３２は、ラッチ回路３３に接続されている。ラッチ回路３３は、レベルシフタ３４に接続され、レベルシフタ３４は、Ｄ／Ａコンバータ３５に接続されている。Ｄ／Ａコンバータ３５は、データ出力回路３６と階調電圧生成回路３７とに接続されている。データ出力回路３６のｙ個の出力バッファは、それぞれ、ｙ個のデータ線Ｄ１〜Ｄｙの一端と接続されている。

階調電圧生成回路３７は、直列接続された複数のγ補正抵抗素子を備えている。この階調電圧生成回路３７は、電源回路（図示しない）からの基準電圧を複数のγ補正抵抗素子により分圧し、複数の階調電圧を生成する。例えば、６４階調表示を行なう場合、図３に示されるように、階調電圧生成回路３７は、基準電圧Ｖ０〜Ｖ７（Ｖ０＞Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５＞Ｖ６＞Ｖ７）を６３個のγ補正抵抗素子Ｒ０〜Ｒ６２により分圧し、複数の階調電圧として６４階調の正極性階調電圧を生成する。負極性階調電圧についても同様である。
シフトレジスタ１３１は、ｙ個のシフトレジスタ（図示しない）を具備している。
データレジスタ３２は、ｙ個のデータレジスタ（図示しない）を具備している。
ラッチ回路３３は、ｙ個のラッチ回路（図示しない）を具備している。
レベルシフタ３４は、ｙ個のレベルシフタ（図示しない）を具備している。
Ｄ／Ａコンバータ３５は、ｙ個のＤ／Ａコンバータ（図４参照）を具備している。上記ｙ個のＤ／Ａコンバータは、正極性階調電圧を出力階調電圧として出力するＰ型コンバータ（ＰｃｈＤＡＣ）と、負極性階調電圧を出力階調電圧として出力するＮ型コンバータ（ＮｃｈＤＡＣ）とを含んでいる。例えば、上記のｙ個のＤ／Ａコンバータのうちの奇数番目のＤ／ＡコンバータをＰｃｈＤＡＣとし、偶数番目のＤ／ＡコンバータをＮｃｈＤＡＣとする。Ｄ／Ａコンバータ３５は、画素１１に正極性階調電圧と負極性階調電圧とを交互に印加する反転駆動を行なうためのｙ個のスイッチ素子（図４参照）を更に具備している。
データ出力回路３６は、ｙ個の出力バッファ（図４参照）を具備している。

例えば、タイミングコントローラ２は、クロック信号ＣＬＫをｘ個のデータドライバ１３０−１〜１３０−ｘに供給し、１水平期間において、１ライン分表示データＤＡＴＡをｘ個のデータドライバ１３０−１〜１３０−ｘに供給し、スタートパルス信号としてシフトパルス信号ＳＴＨをデータドライバ１３０−１に供給する。データドライバ１３０−ｉは、クロック信号ＣＬＫとシフトパルス信号ＳＴＨにより、１ライン分表示データＤＡＴＡに含まれるｙ個の表示データをそれぞれｙ個のデータ線Ｄ１〜Ｄｙに出力する。ここで、ｉは、１≦ｉ≦ｘを満たす整数である。

この場合、データドライバ１３０−１の内部信号回路４０は、タイミングコントローラ２から供給されるシフトパルス信号ＳＴＨにより、リセット信号ＲＥＳＥＴと、リセット信号ＲＥＳＥＴから所定のクロック数遅相した内部シフトパルス信号ＩＳＴＨとを生成して、そのシフトレジスタ１３１に出力する。
このリセット信号ＲＥＳＥＴにより、データドライバ１３０−ｉ（ｉ＝１、２、…、ｘ）のシフトレジスタ１３１のｙ個のシフトレジスタはリセットされる（後述）。
データドライバ１３０−ｉ（この場合、ｉ＝１、２、…、ｘ−１）において、シフトレジスタ１３１のｙ個のシフトレジスタは、それぞれ、内部シフトパルス信号ＩＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２のｙ個のデータレジスタに出力する。シフトレジスタ１３１の第ｙシフトレジスタは、内部シフトパルス信号ＩＳＴＨをデータレジスタ３２の第ｙデータレジスタに出力すると共に、データドライバ１３０−（ｉ＋１）（この場合、ｉ＝１、２、…、ｘ−１）に出力（カスケード出力）する。データドライバ１３０−ｘでは、シフトレジスタ１３１のｙ個のシフトレジスタは、それぞれ、内部シフトパルス信号ＩＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２のｙ個のデータレジスタに出力する。

データドライバ１３０−ｉにおいて、データレジスタ３２のｙ個のデータレジスタは、それぞれ、タイミングコントローラ２からのｙ個の表示データを、シフトレジスタ１３１のｙ個のシフトレジスタからの内部シフトパルス信号ＩＳＴＨに同期して取り込み、ラッチ回路３３のｙ個のラッチ回路に出力する。そのｙ個のラッチ回路は、データレジスタ３２のｙ個のデータレジスタからのｙ個の表示データをそれぞれ同タイミングでラッチし、レベルシフタ３４のｙ個のレベルシフタに出力する。そのｙ個のレベルシフタは、それぞれ、ｙ個の表示データに対するレベル変換を行ない、Ｄ／Ａコンバータ３５のｙ個のＤ／Ａコンバータに出力する。そのｙ個のＤ／Ａコンバータは、レベルシフタ３４のｙ個のレベルシフタからのｙ個の表示データに対するデジタル／アナログ変換を行なう。

例えば、図４に示されるように、奇数番目（第１、３、…、（ｙ−１））のＤ／ＡコンバータであるＰｃｈＤＡＣは、それぞれ、６４階調の正極性階調電圧のうちの、奇数番目（第１、３、…、（ｙ−１））のレベルシフタからの表示データに応じた出力階調電圧を選択して、奇数番目（第１、３、…、（ｙ−１））のスイッチング素子を介して、データ出力回路３６の奇数番目（第１、３、…、（ｙ−１））の出力バッファに出力する。この場合、偶数番目（第２、４、…、ｙ）のＤ／ＡコンバータであるＮｃｈＤＡＣは、それぞれ、６４階調の負極性階調電圧のうちの、偶数番目（第２、４、…、ｙ）のレベルシフタからの表示データに応じた出力階調電圧を選択して、偶数番目（第２、４、…、ｙ）のスイッチング素子を介して、データ出力回路３６の偶数番目（第２、４、…、ｙ）の出力バッファに出力する。
一方、反転駆動を行なう場合、図４に示されるように、奇数番目（第１、３、…、（ｙ−１））のＤ／ＡコンバータであるＰｃｈＤＡＣは、それぞれ、６４階調の正極性階調電圧のうちの、奇数番目（第１、３、…、（ｙ−１））のレベルシフタからの表示データに応じた出力階調電圧を選択して、奇数番目（第１、３、…、（ｙ−１））のスイッチング素子を介して、データ出力回路３６の偶数番目（第２、４、…、ｙ）の出力バッファに出力する。この場合、偶数番目（第２、４、…、ｙ）のＤ／ＡコンバータであるＮｃｈＤＡＣは、それぞれ、６４階調の負極性階調電圧のうちの、偶数番目（第２、４、…、ｙ）のレベルシフタからの表示データに応じた出力階調電圧を選択して、偶数番目（第２、４、…、ｙ）のスイッチング素子を介して、データ出力回路３６の奇数番目（第１、３、…、（ｙ−１））の出力バッファに出力する。
これにより、上記ｙ個のＤ／Ａコンバータは、ｙ個の出力階調電圧を、それぞれ、データ出力回路３６のｙ個の出力バッファに出力する。そのｙ個の出力バッファは、それぞれ、Ｄ／Ａコンバータ３５からのｙ個の表示データをｙ個のデータ線Ｄ１〜Ｄｙに出力する。

図５は、データドライバ１３０−ｉのシフトレジスタ１３１の構成を示している。

データドライバ１３０−ｉのシフトレジスタ１３１は、３２ビット仕様（ｙ＝３２）のシフトレジスタであり、１段目から８段目までこの順にカスケード接続された８個の分割シフトレジスタＳＲ１〜ＳＲ８を具備している。８個の分割シフトレジスタＳＲ１〜ＳＲ８は、３２ビットが４ビットずつ８分割された４ビット仕様のシフトレジスタである。
図６に示されるように、８個の分割シフトレジスタＳＲ１〜ＳＲ８の各々は、１段目から４段目までこの順にカスケード接続された４個の同期型のＤ型フリップフロップ（以下、フリップフロップ）Ｆ１〜Ｆ４を具備している。４個のフリップフロップＦ１〜Ｆ４の各々は、電源投入直後や双方向レジスタの転送方向を切り換えた直後など、出力状態が不定となるため、リセット（初期化）してから通常動作させる必要がある。そのため、４個のフリップフロップＦ１〜Ｆ４の各々は、クロック入力（Ｃ）、データ入力（Ｄ）、出力（Ｑ）の他に、リセット入力（Ｒ）を有している。４個のフリップフロップＦ１〜Ｆ４の各々の出力（Ｑ）は、上記のデータレジスタ３２に接続されている。

データドライバ１３０−１の分割シフトレジスタＳＲ１のフリップフロップＦ１のデータ入力（Ｄ）は、その内部信号回路４０に接続され、内部シフトパルス信号ＩＳＴＨが供給される。
データドライバ１３０−ｉの分割シフトレジスタＳＲｊのフリップフロップＦ４の出力（Ｑ）は、データドライバ１３０−ｉの分割シフトレジスタＳＲ（ｊ＋１）のフリップフロップＦ１のデータ入力（Ｄ）に接続されている。ここで、ｊは、１≦ｊ≦７を満たす整数である。データドライバ１３０−ｉの分割シフトレジスタＳＲ８のフリップフロップＦ４の出力（Ｑ）は、データドライバ１３０−（ｉ＋１）の分割シフトレジスタＳＲ１のデータ入力（Ｄ）に接続されている。
データドライバ１３０−ｉの８個の分割シフトレジスタＳＲ１〜ＳＲ８の各々のクロック入力（Ｃ）は、タイミングコントローラ２に接続され、クロック信号ＣＬＫが供給される。
データドライバ１３０−ｉの８個の分割シフトレジスタＳＲ１〜ＳＲ８の各々のリセット入力（Ｒ）は、その内部信号回路４０に接続され、リセット信号ＲＥＳＥＴが供給される。

ここで、ｘ個のデータドライバ１３０−１〜１３０−ｘのうちの、例えばデータドライバ１３０−１のシフトレジスタ１３１の動作について説明する。
タイミングコントローラ２は、クロック信号ＣＬＫをｘ個のデータドライバ１３０−１〜１３０−ｘの各々のシフトレジスタ１３１に常時出力している。

ｘ個のデータドライバ１３０−１〜１３０−ｘのシフトレジスタ１３１をリセット（初期化）する際、データドライバ１３０−１の内部信号回路４０は、タイミングコントローラ２から供給されるシフトパルス信号ＳＴＨにより、リセット信号ＲＥＳＥＴと、リセット信号ＲＥＳＥＴから所定のクロック数遅相した内部シフトパルス信号ＩＳＴＨとを生成して、シフトレジスタ１３１に出力する。

まず、データドライバ１３０−１の内部信号回路４０は、リセット信号ＲＥＳＥＴをそのシフトレジスタ１３１の分割シフトレジスタＳＲ１〜ＳＲ８に出力する。このリセット信号ＲＥＳＥＴの信号レベルはハイレベルである。このとき、分割シフトレジスタＳＲ１〜ＳＲ８の各々は、リセット信号ＲＥＳＥＴに従って、自己が保持している信号をリセットする。

次に、データドライバ１３０−１の内部信号回路４０は、内部シフトパルス信号ＩＳＴＨをそのシフトレジスタ１３１の分割シフトレジスタＳＲ１のフリップフロップＦ１に出力する。この内部シフトパルス信号ＩＳＴＨの信号レベルはハイレベルである。例えば、分割シフトレジスタＳＲｊは、内部シフトパルス信号ＩＳＴＨをクロック信号ＣＬＫに４回同期してデータレジスタ３２に出力すると共に、クロック信号ＣＬＫに４回同期したときの内部シフトパルス信号ＩＳＴＨを分割シフトレジスタＳＲ（ｊ＋１）のフリップフロップＦ１に出力する。分割シフトレジスタＳＲ８は、分割シフトレジスタＳＲ７からの内部シフトパルス信号ＩＳＴＨをクロック信号ＣＬＫに４回同期してデータレジスタ３２に出力すると共に、クロック信号ＣＬＫに４回同期したときの内部シフトパルス信号ＩＳＴＨをデータドライバ１３０−２のシフトレジスタ１３１の分割シフトレジスタＳＲ１のフリップフロップＦ１に出力する。

しかし、上述のデータドライバ１３０（ｘ個のデータドライバ１３０−１〜１３０−ｘ）では、シフトレジスタ１３１の８個の分割シフトレジスタＳＲ１〜ＳＲ８に対して、同時にリセットを実行させている。そのため、次のような問題がある。

近年では、その表示データを従来の画面よりも大画面で表示するために、表示装置の大型化が進んでいる。これにより、表示装置の出力数も増大している。これに伴い、データドライバ１３０においても、素子の数が増大している。その素子として、８個の分割シフトレジスタＳＲ１〜ＳＲ８が同時に動作した場合、そのときの動作電流（ピーク値）が急激に大きくなり、ＴＦＴ型液晶表示装置１０１に供給される電源電圧が変動してしまい、誤動作の原因となったり、場合によっては電磁ノイズ（ＥＭＩ）が発生する要因となったりすることもある。
ゲートドライバ１２０もシフトレジスタ１３１を具備している場合、上記と同じことがいえる。

特開昭５９−１４１９５号公報には、リセットのタイミングをずらす半導体装置が記載されている。この半導体装置は、複数個のラッチ回路（３１）と、遅延回路（２１〜２７）とを具備している。この公報では、複数個のラッチ回路をリセットする際に、遅延回路がリセット信号を遅延することにより、複数個のラッチ回路が同時にリセットされないことを特徴としている。
そこで、上述のシフトレジスタ１３１に、特開昭５９−１４１９５号公報に記載された技術を適用した場合を考える。
例えば、上記の遅延回路が１番目から８番目までの８個の遅延部を有し、８個の遅延部がそれぞれ８個の分割シフトレジスタＳＲ１〜ＳＲ８に接続されているものとし、複数個のラッチ回路が８個の分割シフトレジスタＳＲ１〜ＳＲ８であるものとする。この場合、８個の遅延部である第１〜第８遅延部がリセット信号を遅延するときの遅延時間を第１〜第８遅延時間とする。第１〜第８遅延時間は、１番目から８番目までこの順で長い。第１〜第８遅延部は、リセット信号をそれぞれ第１〜第８遅延時間により遅延させて分割シフトレジスタＳＲ１〜ＳＲ８に出力する。分割シフトレジスタＳＲ１〜ＳＲ８は、それぞれ第１〜第８遅延部からのリセット信号により、リセットを実行する。

特開昭５９−１４１９５号公報（第３図）

しかし、特開昭５９−１４１９５号公報に記載された技術では、リセット信号は、クロック信号ＣＬＫとは同期していない。
そのため、第１〜第８遅延部が、クロック信号ＣＬＫとは同期しないでリセット信号を出力した場合、正しくないタイミングでリセット信号が第１〜第８遅延部から出力される。分割シフトレジスタＳＲ１〜ＳＲ８は、それぞれ第１〜第８遅延部からのリセット信号により、正しくないタイミングでリセットを実行する。そこで、内部シフトパルス信号ＩＳＴＨがシフトレジスタ１３１の分割シフトレジスタＳＲ１に供給されたときに、正しくないタイミングで内部シフトパルス信号ＩＳＴＨが分割シフトレジスタＳＲ８から出力される。その結果、データレジスタ３２は、タイミングコントローラ２からのｎ個の表示データを、シフトレジスタ１３１からの内部シフトパルス信号ＩＳＴＨに同期して取り込むことができない。

このように、分割シフトレジスタＳＲ１〜ＳＲ８の各々がリセットを同時に実行せず、且つ、クロック信号ＣＬＫに同期してリセットを実行することが望まれる。

以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の駆動ドライバ（３０）は、表示装置（１）に適用される。
この駆動ドライバ（３０）は、シフトレジスタ（３１）と、制御部（３９）とを具備している。
前記シフトレジスタ（３１）は、シフトパルス信号（ＩＳＴＨ）をクロック信号（ＣＬＫ）に同期して出力する。
前記制御部（３９）は、前記シフトレジスタ（３１）からの前記シフトパルス信号（ＩＳＴＨ）に従って、外部から表示データ（ＤＡＴＡ）を取り込んで表示部（１０）に表示する。
前記シフトレジスタ（３１）は、１番目からＭ番目（Ｍは２以上の整数）までカスケード接続されたＭ個の分割シフトレジスタ（ＳＲ１〜ＳＲ８）を備えている。
第１分割シフトレジスタ（ＳＲ１）は、リセット信号（ＲＥＳＥＴ）に従って、自己が保持している信号をリセットする。
第ｊ｛ｊは、１≦ｊ≦（Ｍ−１）を満たす整数｝分割シフトレジスタ（ＳＲｊ）は、前記シフトパルス信号（ＩＳＴＨ）を入力する。
第（ｊ＋１）分割シフトレジスタ（ＳＲ（ｊ＋１））は、前記第ｊ分割シフトレジスタ（ＳＲｊ）に入力される前記シフトパルス信号（ＩＳＴＨ）に従って、自己が保持している信号をリセットする。
前記第ｊ分割シフトレジスタ（ＳＲｊ）は、前記シフトパルス信号（ＩＳＴＨ）を前記クロック信号（ＣＬＫ）に同期して前記制御部（３９）と前記第（ｊ＋１）分割シフトレジスタ（ＳＲ（ｊ＋１））に出力する。
第Ｍ分割シフトレジスタ（ＳＲＭ）は、第（Ｍ−１）分割シフトレジスタ（ＳＲ（Ｍ−１））からの前記シフトパルス信号（ＩＳＴＨ）を入力し、前記クロック信号（ＣＬＫ）に同期して前記制御部（３９）に出力する。

以上により、本発明の駆動ドライバ（３０）及び表示装置（１）では、シフトレジスタ（３１）の第（ｊ＋１）分割シフトレジスタ（ＳＲ（ｊ＋１））は、第ｊ分割シフトレジスタ（ＳＲｊ）に入力されるシフトパルス信号（ＩＳＴＨ）に従って、自己が保持している信号をリセットしている｛１≦ｊ≦（Ｍ−１）｝。このシフトパルス信号（ＩＳＴＨ）は、リセット信号（ＲＥＳＥＴ）として、クロック信号（ＣＬＫ）｛第１〜第Ｍ転送クロック信号（ＣＬＫ０〜ＣＬＫ（Ｍ−１）｝に同期して第１〜第Ｍ分割シフトレジスタ（ＳＲ１〜ＳＲＭ）に順次に転送される。このように、第１〜第Ｍ分割シフトレジスタ（ＳＲ１〜ＳＲＭ）の各々がクロック信号（ＣＬＫ）に同期して順次にリセットされる。このため、シフトレジスタ（３１）の第１〜第Ｍ分割シフトレジスタ（ＳＲ１〜ＳＲＭ）の各々がリセットを同時に実行せず、且つ、クロック信号（ＣＬＫ）｛シフトパルス信号（ＩＳＴＨ）｝に同期してリセットを実行することができる。

以下に添付図面を参照して、本発明の駆動ドライバが適用される表示装置について詳細に説明する。
本発明の表示装置は、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス（ＥＬ）表示装置、プラズマ表示装置などに適用される。

図７は、本発明の表示装置として、ＴＦＴ型液晶表示装置１の構成を示している。ここで、図１と同一の構成要素には同一の符号を付してその説明は省略する。

ＴＦＴ型液晶表示装置１は、ゲートドライバ２０、駆動ドライバであるデータドライバ３０と、前述のガラス基板３、表示部（液晶パネル）１０、ｍ個のゲート線Ｇ１〜Ｇｍ、ｎ個のデータ線Ｄ１〜Ｄｎとを具備している。
ゲートドライバ２０は、チップ上（図示しない）に設けられ、ｍ個のゲート線Ｇ１〜Ｇｍの一端に接続されている。
データドライバ３０は、チップ上に設けられ、ｎ個のデータ線Ｄ１〜Ｄｎの一端に接続されている。

ＴＦＴ型液晶表示装置１は、更に、タイミングコントローラ２を具備している。
タイミングコントローラ２は、例えば、１水平期間においてゲート線Ｇ１を選択するためのゲートクロック信号ＧＣＬＫをゲートドライバ２０に供給する。
タイミングコントローラ２は、クロック信号ＣＬＫと、１ライン分表示データＤＡＴＡとをデータドライバ３０に供給する。１ライン分表示データＤＡＴＡは、データ線Ｄ１〜Ｄｎに対応するｎ個の表示データを含んでいる。

図８は、データドライバ３０の構成を示している。データドライバ３０は、ｎ個の画素の表示を分担するために、１番目からｘ番目までこの順に縦続接続（カスケード接続）されたｘ個のデータドライバ３０−１〜３０−ｘを具備している。ここで、ｘは、ｎ／ｙを満たす２以上の整数（ｎ＞ｙ、ｙは２以上の整数）である。

データドライバ３０のｘ個のデータドライバ３０−１〜３０−ｘの各々は、内部信号回路４０と、シフトレジスタ３１と、クロック制御回路３８と、制御部３９とを具備している。制御部３９は、前述のデータレジスタ３２、ラッチ回路３３、レベルシフタ３４、デジタル／アナログ（Ｄ／Ａ）コンバータ３５、データ出力回路３６、階調電圧生成回路３７を具備している。
内部信号回路４０は、シフトレジスタ３１とクロック制御回路３８とに接続されている。シフトレジスタ３１は、データレジスタ３２とクロック制御回路３８とに接続され、ｙ個のシフトレジスタ（図示しない）を具備している。

例えば、タイミングコントローラ２は、クロック信号ＣＬＫをｘ個のデータドライバ３０−１〜３０−ｘに供給し、１水平期間において、１ライン分表示データＤＡＴＡをｘ個のデータドライバ３０−１〜３０−ｘに供給し、スタートパルス信号としてシフトパルス信号ＳＴＨをデータドライバ３０−１に供給する。データドライバ３０−ｉは、クロック信号ＣＬＫとシフトパルス信号ＳＴＨにより、１ライン分表示データＤＡＴＡに含まれるｙ個の表示データをそれぞれｙ個のデータ線Ｄ１〜Ｄｙに出力する。ここで、ｉは、１≦ｉ≦ｘを満たす整数である。

この場合、データドライバ３０−１の内部信号回路４０は、タイミングコントローラ２から供給されるシフトパルス信号ＳＴＨにより、リセット信号ＲＥＳＥＴと、リセット信号ＲＥＳＥＴから所定のクロック数遅相した内部シフトパルス信号ＩＳＴＨとを生成して、そのシフトレジスタ３１に出力する。
このリセット信号ＲＥＳＥＴにより、データドライバ３０−ｉ（ｉ＝１、２、…、ｘ）のシフトレジスタ３１のｙ個のシフトレジスタはリセットされる（後述）。
データドライバ３０−ｉ（この場合、ｉ＝１、２、…、ｘ−１）において、クロック制御回路３８は、後述の転送クロック信号ＣＬＫ’をクロック信号ＣＬＫに同期してシフトレジスタ３１に出力する。シフトレジスタ３１のｙ個のシフトレジスタは、それぞれ、内部シフトパルス信号ＩＳＴＨを、クロック制御回路３８からの転送クロック信号ＣＬＫ’に同期させて順にシフトさせ、データレジスタ３２のｙ個のデータレジスタに出力する。シフトレジスタ３１の第ｙシフトレジスタは、内部シフトパルス信号ＩＳＴＨを制御部３９に出力すると共に、データドライバ３０−（ｉ＋１）（この場合、ｉ＝１、２、…、ｘ−１）に出力（カスケード出力）する。データドライバ３０−ｘでは、シフトレジスタ３１のｙ個のシフトレジスタは、それぞれ、内部シフトパルス信号ＩＳＴＨを転送クロック信号ＣＬＫ’に同期させて順にシフトさせ、データレジスタ３２のｙ個のデータレジスタに出力する。

制御部３９（データレジスタ３２、ラッチ回路３３、レベルシフタ３４、Ｄ／Ａコンバータ３５、データ出力回路３６、階調電圧生成回路３７）の動作については、前述のＴＦＴ型液晶表示装置１０１の場合と同じである。

図９は、データドライバ３０−ｉのシフトレジスタ３１の構成を示している。

データドライバ３０−ｉのシフトレジスタ３１は、（Ｍ×Ｎ）ビット仕様（ｙ＝Ｍ×Ｎ）のシフトレジスタであり、１番目からＭ番目までこの順にカスケード接続されたＭ個の分割シフトレジスタＳＲ１〜ＳＲＭを具備している。Ｍは２以上の整数であり、Ｎは１以上の整数である｛例えば、Ｍは８である（Ｍ＝２^３）、Ｎは４である（Ｎ＝２^２）｝。Ｍ個の分割シフトレジスタＳＲ１〜ＳＲＭは、（Ｍ×Ｎ）ビットがＮビットずつＭ分割されたＮビット仕様のシフトレジスタである。
図１０に示されるように、Ｍ個の分割シフトレジスタＳＲ１〜ＳＲＭの各々は、１段目からＮ段目までこの順にカスケード接続されたＮ個の同期型のＤ型フリップフロップ（以下、フリップフロップ）Ｆ１〜ＦＮを具備している。Ｎ個のフリップフロップＦ１〜ＦＮの各々は、クロック入力（Ｃ）、データ入力（Ｄ）、出力（Ｑ）、リセット入力（Ｒ）を有している。Ｎ個のフリップフロップＦ１〜ＦＮの各々の出力（Ｑ）は、上記のデータレジスタ３２に接続されている。

データドライバ３０−１の分割シフトレジスタＳＲ１のフリップフロップＦ１のデータ入力（Ｄ）は、その内部信号回路４０に接続され、内部シフトパルス信号ＩＳＴＨが供給される。
データドライバ３０−ｉの分割シフトレジスタＳＲｊのフリップフロップＦＮの出力（Ｑ）は、データドライバ３０−ｉの分割シフトレジスタＳＲ（ｊ＋１）のフリップフロップＦ１のデータ入力（Ｄ）に接続されている。ここで、ｊは、１≦ｊ≦（Ｍ−１）を満たす整数である。データドライバ３０−ｉの分割シフトレジスタＳＲＭのフリップフロップＦＮの出力（Ｑ）は、データドライバ３０−（ｉ＋１）の分割シフトレジスタＳＲ１のデータ入力（Ｄ）に接続されている。
データドライバ３０−ｉのＭ個の分割シフトレジスタＳＲ１〜ＳＲＭのクロック入力（Ｃ）は、クロック制御回路３８に接続され、それぞれ転送クロック信号ＣＬＫ’として第１〜第Ｍ転送クロック信号が供給される。
データドライバ３０−ｉの分割シフトレジスタＳＲ１のリセット入力（Ｒ）は、その内部信号回路４０に接続され、リセット信号ＲＥＳＥＴが供給される。
データドライバ３０−ｉの分割シフトレジスタＳＲ（ｊ＋１）のリセット入力（Ｒ）は、データドライバ３０−ｉの分割シフトレジスタＳＲｊのフリップフロップＦ１のデータ入力（Ｄ）に接続され、リセット信号ＲＥＳＥＴとして内部シフトパルス信号ＩＳＴＨが供給される。

タイミングコントローラ２は、クロック信号ＣＬＫをｘ個のデータドライバ３０−１〜３０−ｘの各々のクロック制御回路３８に常時出力している。

ｘ個のデータドライバ３０−１〜３０−ｘのシフトレジスタ３１をリセット（初期化）する際、データドライバ３０−１の内部信号回路４０は、タイミングコントローラ２から供給されるシフトパルス信号ＳＴＨにより、リセット信号ＲＥＳＥＴと、リセット信号ＲＥＳＥＴから所定のクロック数遅相した内部シフトパルス信号ＩＳＴＨとを生成して、シフトレジスタ３１に出力する。

まず、データドライバ３０−１の内部信号回路４０は、リセット信号ＲＥＳＥＴをそのシフトレジスタ３１の分割シフトレジスタＳＲ１と、クロック制御回路３８とに出力する。このリセット信号ＲＥＳＥＴの信号レベルはハイレベルである。
このとき、データドライバ３０−１のクロック制御回路３８は、その内部信号回路４０からのリセット信号ＲＥＳＥＴを第１転送制御信号ＦＦ’として入力し、第１転送制御信号ＦＦ’に従って、第１転送クロック信号をクロック信号ＣＬＫに同期してその分割シフトレジスタＳＲ１に出力する。
データドライバ３０−１の分割シフトレジスタＳＲ１は、その内部信号回路４０からのリセット信号ＲＥＳＥＴに従って、自己が保持している信号をリセットする。

次に、データドライバ３０−１の内部信号回路４０は、内部シフトパルス信号ＩＳＴＨをシフトレジスタ３１の分割シフトレジスタＳＲ１のフリップフロップＦ１に出力し、内部シフトパルス信号ＩＳＴＨをリセット信号ＲＥＳＥＴとしてシフトレジスタ３１の分割シフトレジスタＳＲ２に出力する。この内部シフトパルス信号ＩＳＴＨの信号レベルはハイレベルである。
分割シフトレジスタＳＲｊは、内部シフトパルス信号ＩＳＴＨを入力する。
このとき、分割シフトレジスタＳＲ（ｊ＋１）は、分割シフトレジスタＳＲｊに入力される内部シフトパルス信号ＩＳＴＨに従って、自己が保持している信号をリセットする。
分割シフトレジスタＳＲｊは、内部シフトパルス信号ＩＳＴＨを第ｊ転送クロック信号にＮ回同期してデータレジスタ３２に出力すると共に、クロック信号ＣＬＫにＮ回同期したときの内部シフトパルス信号ＩＳＴＨを分割シフトレジスタＳＲ（ｊ＋１）のフリップフロップＦ１とクロック制御回路３８とに出力する。
クロック制御回路３８は、分割シフトレジスタＳＲｊに入力される内部シフトパルス信号ＩＳＴＨを第（ｊ＋１）転送制御信号ＦＦ’として入力し、第（ｊ＋１）転送制御信号ＦＦ’に従って、第（ｊ＋１）転送クロック信号をクロック信号ＣＬＫに同期して分割シフトレジスタＳＲ（ｊ＋１）に出力する。
クロック制御回路３８は、分割シフトレジスタＳＲ（ｊ＋１）からの内部シフトパルス信号ＩＳＴＨを入力したとき、第ｊ転送クロック信号の出力を停止する。

データドライバ３０−１の分割シフトレジスタＳＲＭは、分割シフトレジスタＳＲ（Ｍ−１）からの内部シフトパルス信号ＩＳＴＨを入力し、第Ｍ転送クロック信号にＮ回同期してデータレジスタ３２に出力すると共に、クロック信号ＣＬＫにＮ回同期したときの内部シフトパルス信号ＩＳＴＨをデータドライバ３０−２のシフトレジスタ３１の分割シフトレジスタＳＲ１のフリップフロップＦ１と、データドライバ３０−１のクロック制御回路３８とに出力する。
クロック制御回路３８は、図示しないが、分割シフトレジスタＳＲＭの出力をクロック信号ＣＬＫのＮクロック分遅相した信号を転送制御信号ＦＦ’として入力し、この転送制御信号ＦＦ’に従って、第Ｍ転送クロック信号の出力を停止する。

近年では、その表示データを従来の画面よりも大画面で表示するために、表示装置の大型化が進んでいる。これにより、表示装置の出力数も増大している。これに伴い、本発明のＴＦＴ型液晶表示装置１のデータドライバ３０においても、素子の数が増大している。その素子として、Ｍ個の分割シフトレジスタＳＲ１〜ＳＲＭが同時に動作した場合、そのときの動作電流（ピーク値）が急激に大きくなり、ＴＦＴ型液晶表示装置１に供給される電源電圧が変動してしまい、誤動作の原因となったり、場合によっては電磁ノイズ（ＥＭＩ）が発生する要因となったりすることもある。
ゲートドライバ２０もシフトレジスタ３１を具備している場合、上記と同じことがいえる。

そこで、本発明のＴＦＴ型液晶表示装置１のデータドライバ３０（ｘ個のデータドライバ３０−１〜３０−ｘ）では、シフトレジスタ３１の分割シフトレジスタＳＲ（ｊ＋１）は、その分割シフトレジスタＳＲｊに入力される内部シフトパルス信号ＩＳＴＨに従って、自己が保持している信号をリセットしている｛１≦ｊ≦（Ｍ−１）｝。この内部シフトパルス信号ＩＳＴＨは、リセット信号ＲＥＳＥＴとして、クロック信号ＣＬＫ（第１〜第Ｍ転送クロック信号）に同期して分割シフトレジスタＳＲ１〜ＳＲＭに順次に転送される。このように、分割シフトレジスタＳＲ１〜ＳＲＭの各々がクロック信号ＣＬＫに同期して順次にリセットされる。このため、シフトレジスタ３１の分割シフトレジスタＳＲ１〜ＳＲＭの各々がリセットを同時に実行せず、且つ、クロック信号ＣＬＫ（内部シフトパルス信号ＩＳＴＨ）に同期してリセットを実行することができる。

本発明のＴＦＴ型液晶表示装置１のデータドライバ３０（ｘ個のデータドライバ３０−１〜３０−ｘ）では、リセット信号ＲＥＳＥＴがクロック信号ＣＬＫと同期しているため、分割シフトレジスタＳＲ１〜ＳＲＭは、それぞれ内部信号回路４０、内部信号回路４０、分割シフトレジスタＳＲ１〜ＳＲ（Ｍ−２）からのリセット信号ＲＥＳＥＴにより、正しいタイミングでリセットを実行する。そこで、内部シフトパルス信号ＩＳＴＨがシフトレジスタ３１の分割シフトレジスタＳＲ１に供給されたときに、正しいタイミングで内部シフトパルス信号ＩＳＴＨが分割シフトレジスタＳＲＭから出力される。その結果、データレジスタ３２は、タイミングコントローラ２からのｎ個の表示データを、シフトレジスタ３１からの内部シフトパルス信号ＩＳＴＨに同期して取り込むことができる。

また、本発明のＴＦＴ型液晶表示装置１のデータドライバ３０（ｘ個のデータドライバ３０−１〜３０−ｘ）では、クロック制御回路３８が第１〜第Ｍ転送クロック信号の出力の開始と停止とを実行することにより、シフトレジスタ３１は、より正しいタイミングで内部シフトパルス信号ＩＳＴＨをデータレジスタ３２に出力することができる。

ｘ個のデータドライバ３０−１〜３０−ｘのうちの、例えばデータドライバ３０−１のシフトレジスタ３１、クロック制御回路３８の動作について、具体的に説明する。図１１Ａ、１１Ｂは、シフトレジスタ３１の動作を示すタイミングチャートである。
ここで、Ｍを８とし、Ｎを４とする。

この場合、図１１Ａ、１１Ｂに示されるように、分割シフトレジスタＳＲ１〜ＳＲ８の各４個のフリップフロップＦ１〜Ｆ４をＳＲ１からＳＲ８までの連番でフリップフロップＦＦ１〜ＦＦ３２と称する。

また、図１１Ａ、１１Ｂに示されるように、転送クロック信号ＣＬＫ’として第１〜第８転送クロック信号をそれぞれ転送クロック信号ＣＬＫ０〜ＣＬＫ７と称する。

まず、１水平期間において、タイミングコントローラ２からシフトパルス信号ＳＴＨがデータドライバ３０−１の内部信号回路４０に供給される。このとき、内部信号回路４０からリセット信号ＲＥＳＥＴがシフトレジスタ３１の分割シフトレジスタＳＲ１とクロック制御回路３８とに供給される。このリセット信号ＲＥＳＥＴの信号レベルはハイレベルである。
クロック制御回路３８は、内部信号回路４０からのリセット信号ＲＥＳＥＴを第１転送制御信号ＦＦ’として入力し、第１転送制御信号ＦＦ’に従って、第１転送クロック信号である転送クロック信号ＣＬＫ０をクロック信号ＣＬＫに同期して分割シフトレジスタＳＲ１に出力する。
分割シフトレジスタＳＲ１は、内部信号回路４０からのリセット信号ＲＥＳＥＴに従って、自己が保持している信号をリセットする。

次に、内部信号回路４０から内部シフトパルス信号ＩＳＴＨがシフトレジスタ３１の分割シフトレジスタＳＲ１のフリップフロップＦＦ１に供給され、内部シフトパルス信号ＩＳＴＨがリセット信号ＲＥＳＥＴとして分割シフトレジスタＳＲ２に供給される。この内部シフトパルス信号ＩＳＴＨの信号レベルはハイレベルである。
分割シフトレジスタＳＲ１は、内部信号回路４０からの内部シフトパルス信号ＩＳＴＨを入力する。
このとき、分割シフトレジスタＳＲ２は、分割シフトレジスタＳＲ１に入力される内部シフトパルス信号ＩＳＴＨに従って、自己が保持している信号をリセットする。
分割シフトレジスタＳＲ１は、内部信号回路４０からの内部シフトパルス信号ＩＳＴＨを転送クロック信号ＣＬＫ０に４回同期してデータレジスタ３２に出力すると共に、クロック信号ＣＬＫ０に４回同期したときの内部シフトパルス信号ＩＳＴＨを分割シフトレジスタＳＲ２のフリップフロップＦＦ５とクロック制御回路３８とに出力する。
クロック制御回路３８は、分割シフトレジスタＳＲ１に入力される内部シフトパルス信号ＩＳＴＨを第２転送制御信号ＦＦ’として入力し、第２転送制御信号ＦＦ’に従って、第２転送クロック信号である転送クロック信号ＣＬＫ１をクロック信号ＣＬＫに同期して分割シフトレジスタＳＲ２に出力する。

分割シフトレジスタＳＲ２は、フリップフロップＦＦ４からの内部シフトパルス信号ＩＳＴＨを入力する。
このとき、分割シフトレジスタＳＲ３は、分割シフトレジスタＳＲ２に入力される内部シフトパルス信号ＩＳＴＨに従って、自己が保持している信号をリセットする。
分割シフトレジスタＳＲ２は、フリップフロップＦＦ４からの内部シフトパルス信号ＩＳＴＨを転送クロック信号ＣＬＫ１に４回同期してデータレジスタ３２に出力すると共に、クロック信号ＣＬＫ１に４回同期したときの内部シフトパルス信号ＩＳＴＨを分割シフトレジスタＳＲ３のフリップフロップＦＦ９とクロック制御回路３８とに出力する。
クロック制御回路３８は、分割シフトレジスタＳＲ１のフリップフロップＦＦ４からの内部シフトパルス信号ＩＳＴＨを第３転送制御信号ＦＦ’として入力する。クロック制御回路３８は、第３転送制御信号ＦＦ’に従って、第３転送クロック信号である転送クロック信号ＣＬＫ２をクロック信号ＣＬＫに同期して分割シフトレジスタＳＲ３に出力する。

分割シフトレジスタＳＲ３は、フリップフロップＦＦ８からの内部シフトパルス信号ＩＳＴＨを入力する。
このとき、分割シフトレジスタＳＲ４は、分割シフトレジスタＳＲ３に入力される内部シフトパルス信号ＩＳＴＨに従って、自己が保持している信号をリセットする。
分割シフトレジスタＳＲ３は、フリップフロップＦＦ８からの内部シフトパルス信号ＩＳＴＨを転送クロック信号ＣＬＫ２に４回同期してデータレジスタ３２に出力すると共に、クロック信号ＣＬＫ２に４回同期したときの内部シフトパルス信号ＩＳＴＨを分割シフトレジスタＳＲ４のフリップフロップＦＦ１３とクロック制御回路３８とに出力する。
クロック制御回路３８は、分割シフトレジスタＳＲ２のフリップフロップＦＦ８からの内部シフトパルス信号ＩＳＴＨを第４転送制御信号ＦＦ’として入力する。クロック制御回路３８は、第４転送制御信号ＦＦ’に従って、転送クロック信号ＣＬＫ０の出力を停止し、第４転送クロック信号である転送クロック信号ＣＬＫ３をクロック信号ＣＬＫに同期して分割シフトレジスタＳＲ４に出力する。

以下、データドライバ３０−１は、分割シフトレジスタＳＲ４以降も同様に動作する。すなわち、データドライバ３０−１の分割シフトレジスタＳＲ４〜ＳＲ８は、それぞれ、そのフリップフロップＦＦ１２、ＦＦ１６、ＦＦ２０、ＦＦ２４、ＦＦ２８からの内部シフトパルス信号ＩＳＴＨを入力する。
このとき、分割シフトレジスタＳＲ５〜ＳＲ８は、それぞれ、分割シフトレジスタＳＲ４〜ＳＲ７に入力される内部シフトパルス信号ＩＳＴＨに従って、自己が保持している信号をリセットする。
分割シフトレジスタＳＲ４〜ＳＲ８は、それぞれ、フリップフロップＦＦ１２、ＦＦ１６、ＦＦ２０、ＦＦ２４、ＦＦ２８からの内部シフトパルス信号ＩＳＴＨを転送クロック信号ＣＬＫ３〜ＣＬＫ７に４回同期してデータレジスタ３２に出力する。また、分割シフトレジスタＳＲ４〜ＳＲ７は、クロック信号ＣＬＫ３〜ＣＬＫ６に４回同期したときの内部シフトパルス信号ＩＳＴＨを分割シフトレジスタＳＲ５〜ＳＲ８のフリップフロップＦＦ１７、ＦＦ２１、ＦＦ２５、ＦＦ２９とクロック制御回路３８とにそれぞれ出力する。
クロック制御回路３８は、分割シフトレジスタＳＲ３〜ＳＲ８のフリップフロップＦＦ１２、ＦＦ１６、ＦＦ２０、ＦＦ２４、ＦＦ２８、ＦＦ３６からの内部シフトパルス信号ＩＳＴＨを第５〜第１０転送制御信号ＦＦ’として入力する。クロック制御回路３８は、第５〜第１０転送制御信号ＦＦ’に従って、転送クロック信号ＣＬＫ１〜ＣＬＫ６の出力を停止する。また、第５〜第８転送制御信号ＦＦ’に従って、第５〜第８転送クロック信号である転送クロック信号ＣＬＫ４〜ＣＬＫ７をクロック信号ＣＬＫに同期して分割シフトレジスタＳＲ５〜ＳＲ８に出力する。

クロック制御回路３８は、図示しないが、分割シフトレジスタＳＲ８の出力を例えばクロック信号ＣＬＫの４クロック分遅相した信号を転送制御信号ＦＦ’として入力し、この転送制御信号ＦＦ’に従って、転送クロック信号ＣＬＫ７の出力を停止する。

以上の説明により、本発明のＴＦＴ型液晶表示装置１のデータドライバ３０（ｘ個のデータドライバ３０−１〜３０−ｘ）では、シフトレジスタ３１の分割シフトレジスタＳＲ（ｊ＋１）は、その分割シフトレジスタＳＲｊに入力される内部シフトパルス信号ＩＳＴＨに従って、自己が保持している信号をリセットしている｛１≦ｊ≦７｝。この内部シフトパルス信号ＩＳＴＨは、リセット信号ＲＥＳＥＴとして、クロック信号ＣＬＫ（転送クロック信号ＣＬＫ０〜ＣＬＫ７）に同期して分割シフトレジスタＳＲ１〜ＳＲ８に順次に転送される。このように、分割シフトレジスタＳＲ１〜ＳＲ８の各々がクロック信号ＣＬＫに同期して順次にリセットされる。このため、シフトレジスタ３１の分割シフトレジスタＳＲ１〜ＳＲ８の各々がリセットを同時に実行せず、且つ、クロック信号ＣＬＫ（内部シフトパルス信号ＩＳＴＨ）に同期してリセットを実行することができる。

本発明のＴＦＴ型液晶表示装置１のデータドライバ３０（ｘ個のデータドライバ３０−１〜３０−ｘ）では、リセット信号ＲＥＳＥＴがクロック信号ＣＬＫと同期しているため、分割シフトレジスタＳＲ１〜ＳＲ８は、それぞれ内部信号回路４０、内部信号回路４０、分割シフトレジスタＳＲ１〜ＳＲ６からのリセット信号ＲＥＳＥＴにより、正しいタイミングでリセットを実行する。そこで、内部シフトパルス信号ＩＳＴＨがシフトレジスタ３１の分割シフトレジスタＳＲ１に供給されたときに、正しいタイミングで内部シフトパルス信号ＩＳＴＨが分割シフトレジスタＳＲ８から出力される。その結果、データレジスタ３２は、タイミングコントローラ２からのｎ個の表示データを、シフトレジスタ３１からの内部シフトパルス信号ＩＳＴＨに同期して取り込むことができる。

また、本発明のＴＦＴ型液晶表示装置１のデータドライバ３０（ｘ個のデータドライバ３０−１〜３０−ｘ）では、クロック制御回路３８が転送クロック信号ＣＬＫ０〜ＣＬＫ７の出力の開始と停止とを実行することにより、シフトレジスタ３１は、より正しいタイミングで内部シフトパルス信号ＩＳＴＨをデータレジスタ３２に出力することができる。

図１は、ＴＦＴ型液晶表示装置１０１の構成を示している（従来技術）。 図２は、ＴＦＴ型液晶表示装置１０１のデータドライバ１３０（ｘ個のデータドライバ１３０−１〜１３０−ｘ）の構成を示している（従来技術）。 図３は、階調電圧生成回路３７の構成を示している（従来技術）。 図４は、Ｄ／Ａコンバータ３５、データ出力回路３６の構成を示している（従来技術）。 図５は、データドライバ１３０（ｘ個のデータドライバ１３０−１〜１３０−ｘ）のシフトレジスタ１３１の構成を示している（従来技術）。 図６は、シフトレジスタ１３１の８個の分割シフトレジスタＳＲ１〜ＳＲ８の各々のフリップフロップＦ１〜Ｆ４を示している（従来技術）。 図７は、ＴＦＴ型液晶表示装置１の構成を示している（本発明）。 図８は、ＴＦＴ型液晶表示装置１のデータドライバ３０（ｘ個のデータドライバ３０−１〜３０−ｘ）の構成を示している（本発明）。 図９は、データドライバ３０（ｘ個のデータドライバ３０−１〜３０−ｘ）のシフトレジスタ３１の構成を示している（本発明）。 図１０は、シフトレジスタ３１の８個の分割シフトレジスタＳＲ１〜ＳＲ８の各々のフリップフロップＦ１〜Ｆ４を示している（本発明）。 図１１Ａは、データドライバ３０（ｘ個のデータドライバ３０−１〜３０−ｘ）のシフトレジスタ３１、クロック制御回路３７の動作を示すタイミングチャートである（本発明）。 図１１Ｂは、データドライバ３０（ｘ個のデータドライバ３０−１〜３０−ｘ）のシフトレジスタ３１、クロック制御回路３７の動作を示すタイミングチャートである（本発明）。

符号の説明

１ ＴＦＴ型液晶表示装置（表示装置）、
２ タイミングコントローラ、
３ ガラス基板、
１０ 液晶パネル（表示部）、
１１ 画素、
１２ ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、
１３ ドレイン電極、
１４ ソース電極、
１５ 画素容量、
１６ ゲート電極、
２０ ゲートドライバ、
３０、３０−１〜３０−ｘ データドライバ（駆動ドライバ）、
３１ シフトレジスタ、
３２ データレジスタ、
３３ ラッチ回路、
３４ レベルシフタ、
３５ デジタル／アナログ（Ｄ／Ａ）コンバータ、
３６ データ出力回路、
３７ 階調電圧生成回路、
３８ クロック制御回路、
３９ 制御部、
４０ 内部信号回路、
１０１ ＴＦＴ型液晶表示装置（表示装置）、
１２０ ゲートドライバ、
１３０、１３０−１〜１３０−ｘ データドライバ（駆動ドライバ）、
１３１ シフトレジスタ、
ＣＬＫ クロック信号、
ＣＬＫ’、ＣＬＫ０〜ＣＬＫ７ 転送クロック信号、
Ｄ１〜Ｄｎ データ線、
ＤＡＴＡ 表示データ、
Ｆ１〜Ｆ４、ＦＦ１〜ＦＦ３２ フリップフロップ、
Ｇ１〜Ｇｍ ゲート線、
ＧＣＬＫ ゲートクロック信号、
ＩＳＴＨ 内部シフトパルス信号、
Ｒ０〜Ｒ６２ γ補正抵抗素子、
ＲＥＳＥＴ リセット信号、
ＳＲ１〜ＳＲ８ 分割シフトレジスタ、
ＳＴＨ シフトパルス信号（スタートパルス信号）、

Claims (16)

1. シフトパルス信号をクロック信号に同期して出力するシフトレジスタと、
   前記シフトレジスタからの前記シフトパルス信号に従って、外部から表示データを取り込んで表示部に表示する制御部とを具備し、
   前記シフトレジスタは、１番目からＭ番目（Ｍは２以上の整数）までカスケード接続されたＭ個の分割シフトレジスタを備え、
   第１分割シフトレジスタは、リセット信号に従って、自己が保持している信号をリセットし、
   第ｊ｛ｊは、１≦ｊ≦（Ｍ−１）を満たす整数｝分割シフトレジスタは、前記シフトパルス信号を入力し、
   第（ｊ＋１）分割シフトレジスタは、前記第ｊ分割シフトレジスタに入力される前記シフトパルス信号に従って、自己が保持している信号をリセットし、
   前記第ｊ分割シフトレジスタは、前記シフトパルス信号を前記クロック信号に同期して前記制御部と前記第（ｊ＋１）分割シフトレジスタとに出力し、
   第Ｍ分割シフトレジスタは、第（Ｍ−１）分割シフトレジスタからの前記シフトパルス信号を入力し、前記クロック信号に同期して前記制御部に出力する
   駆動ドライバ。
2. 前記リセット信号に従って、第１転送クロック信号を前記クロック信号に同期して前記第１分割シフトレジスタに出力するクロック制御回路
   を更に具備し、
   前記第ｊ分割シフトレジスタは、前記シフトパルス信号を第ｊ転送クロック信号に同期して前記第（ｊ＋１）分割シフトレジスタと前記クロック制御回路とに出力し、
   前記クロック制御回路は、
   前記第ｊ分割シフトレジスタからの前記シフトパルス信号に従って、第（ｊ＋２）転送クロック信号を前記クロック信号に同期して前記第（ｊ＋２）分割シフトレジスタに出力し、
   前記第（ｊ＋１）分割シフトレジスタからの前記シフトパルス信号を入力したとき、前記第ｊ転送クロック信号の出力を停止し、
   前記第Ｍ分割シフトレジスタは、前記第（Ｍ−１）分割シフトレジスタからの前記シフトパルス信号を入力し、第Ｍ転送クロック信号に同期して前記制御部と前記クロック制御回路とに出力する
   請求項１に記載の駆動ドライバ。
3. 前記クロック制御回路は、
   前記リセット信号を入力したとき、前記第Ｍ転送クロック信号の出力を停止し、
   前記第１転送クロック信号を前記クロック信号に同期して前記第１分割シフトレジスタに出力する
   請求項２に記載の駆動ドライバ。
4. 前記シフトレジスタは、（Ｍ×Ｎ）ビット仕様のシフトレジスタであり（Ｎは１以上の整数）、
   前記Ｍ個の分割シフトレジスタは、（Ｍ×Ｎ）ビットがＮビットずつＭ分割されたＮビット仕様のシフトレジスタである
   請求項１〜３のいずれかに記載の駆動ドライバ。
5. 前記Ｍ個の分割シフトレジスタの各々は、
   １段目からＮ段目までカスケード接続されたＮ個のフリップフロップ
   を具備する請求項４に記載の駆動ドライバ。
6. 前記Ｎ個のフリップフロップの各々は、Ｄ型フリップフロップである
   請求項５に記載の駆動ドライバ。
7. シフトパルス信号に従って、外部から表示データを取り込んで表示部に表示する制御部を具備する駆動ドライバに適用されるシフトレジスタであって、
   １番目からＭ番目（Ｍは２以上の整数）までカスケード接続されたＭ個の分割シフトレジスタを具備し、
   第１分割シフトレジスタは、リセット信号に従って、自己が保持している信号をリセットし、
   第ｊ｛ｊは、１≦ｊ≦（Ｍ−１）を満たす整数｝分割シフトレジスタは、前記シフトパルス信号を入力し、
   第（ｊ＋１）分割シフトレジスタは、前記第ｊ分割シフトレジスタに入力される前記シフトパルス信号に従って、自己が保持している信号をリセットし、
   前記第ｊ分割シフトレジスタは、前記シフトパルス信号をクロック信号に同期して前記制御部と前記第（ｊ＋１）分割シフトレジスタとに出力し、
   第Ｍ分割シフトレジスタは、第（Ｍ−１）分割シフトレジスタからの前記シフトパルス信号を入力し、前記クロック信号に同期して前記制御部に出力する
   シフトレジスタ。
8. リセット信号に応じてリセットされ、第１のパルス信号を所定のビット数だけシフトさせて第２のパルス信号として出力する第１のシフトレジスタと、
   前記第１のパルス信号に応じてリセットされ、前記第２のパルス信号を前記所定のビット数だけシフトさせて第３のパルス信号として出力する第２のシフトレジスタと
   を有するシフトレジスタ。
9. 前記第２のパルス信号に応じてリセットされ、前記第３のパルス信号を前記所定のビット数だけシフトさせて第４のパルス信号として出力する第３のシフトレジスタ
   を更に有する請求項８に記載のシフトレジスタ。
10. 前記第１から第３のシフトレジスタが一のクロック信号に同期して動作する
    請求項９に記載のシフトレジスタ。
11. 前記一のクロック信号に基づく第１のクロック信号が前記リセット信号に応じて前記第１のシフトレジスタに入力され、
    前記一のクロック信号に基づく第２のクロック信号が前記第１のパルス信号に応じて前記第２のシフトレジスタに入力され、
    前記一のクロック信号に基づく第３のクロック信号が前記第２のパルス信号に応じて前記第３のシフトレジスタに入力される
    請求項１０に記載のシフトレジスタ。
12. １段目から（Ｍ×Ｎ）段目（Ｍは２以上の整数、Ｎは１以上の整数）まで順にカスケード接続された（Ｍ×Ｎ）段のフリップフロップで構成された（Ｍ×Ｎ）ビットのシフトレジスタを有する駆動ドライバにおいて、
    前記（Ｍ×Ｎ）段のフリップフロップは、
    リセット機能をそれぞれ有し、１段目のフリップフロップに入力されるシフトパルス信号をそれぞれがクロック信号に同期して１ビットだけシフトさせて出力していく（Ｍ×Ｎ）段のフリップフロップであって、（Ｍ×Ｎ）ビットがＮビットずつＭ分割されるように、Ｎ段のフリップフロップを１ブロックとしてＭ分割され、
    前記シフトレジスタは、
    前記Ｎ段のフリップフロップによってＮビットのシフトレジスタである一の分割シフトレジスタを構成し、１段目からＭ段目まで順にカスケード接続されたＭ段の分割シフトレジスタを更に構成しているシフトレジスタであって、分割シフトレジスタ単位でリセットされ、
    前記Ｍ段の分割シフトレジスタのうち、１段目の分割シフトレジスタは、リセット信号によりリセットされ、２段目からＭ段目の分割シフトレジスタの各々は、前段の分割シフトレジスタに入力される前記シフトパルス信号によりリセットされ、
    前記（Ｍ×Ｎ）段のフリップフロップは、
    前記シフトパルス信号がそれぞれ入力される前に、前記クロック信号に同期して前記各分割シフトレジスタを構成する前記Ｎ段のフリップフロップ単位で順次にリセットされる
    ことを特徴とする駆動ドライバ。
13. 更に、前記シフトパルス信号を前記各分割シフトレジスタ内でそれぞれシフトさせる転送クロック信号を前記クロック信号に同期して前記各分割シフトレジスタにそれぞれの前記リセット後に順次に出力し、それぞれの前記シフト後に順次に出力停止するクロック制御回路を有することを特徴とする請求項１２に記載の駆動ドライバ。
14. 前記クロック制御回路は、前記転送クロック信号が入力されると同一の分割シフトレジスタに入力される前記シフトパルス信号に対して前記クロック信号の所定クロック数分進相した信号に応答して前記転送クロック信号を出力し、
    前記転送クロック信号が入力される分割シフトレジスタからの前記シフトパルス信号に対して前記クロック信号の所定クロック数分遅相した信号に応答して前記転送クロック信号を出力停止することを特徴とする請求項１３に記載の駆動ドライバ。
15. 前記シフトレジスタからの前記シフトパルス信号に従って、外部から表示データを取り込んで表示部に表示するデータドライバであることを特徴とする請求項１２〜１４のいずれか１つに記載の駆動ドライバ。
16. 請求項１５に記載の駆動ドライバと、
    前記クロック信号を前記駆動ドライバに出力し、１水平期間において、前記シフトパルス信号と前記表示データとを前記駆動ドライバに出力するタイミングコントローラと、
    前記駆動ドライバからの前記表示データを表示する表示部と
    を具備する表示装置。

Images