JP3808831B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを備えた半導体集積回路装置に関し、特に複数のフリップフロップを一括してリセットする技術に関する。
【０００２】
【従来の技術】
従来、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを備えた半導体集積回路装置において、これらのフリップフロップを一括してリセットする場合には、例えば図７に示すように構成している。図７において、１１−１，１１−２，…，１１−ｎはデータ入力端子Ｄとデータ出力端子Ｑが相互に縦続接続された複数のフリップフロップ、１２−１，１２−２，…はリセット信号ＲＳを入力するためのオアゲートである。すなわち、初段のフリップフロップ１１−１の前に、本来の転送信号（データ）ＤＡとリセット信号ＲＳとの論理和を取る回路（オアゲート１２−１）を設けている。そして、半導体集積回路装置のパワーオンなどで各フリップフロップ１１−１，１１−２，…，１１−ｎのリセットが必要なときには、上記オアゲート１２−１にリセット信号ＲＳを入力することにより、初段のフリップフロップ１１−１のデータ入力端子Ｄにリセット信号ＲＳを入力する。その後、各フリップフロップ１１−１，１１−２，…，１１−ｎのクロック入力端子ＣＫに通常のクロック信号ＣＬＫを入力し、初段のフリップフロップ１１−１から後段のフリップフロップ１１−２，１１−３，…に上記リセット信号ＲＳを順次転送させる。
【０００３】
上記オアゲート１１−１，１１−２，…は、所定数のフリップフロップ毎に配置されており、これらのオアゲート１１−１，１１−２，…から同時にリセット信号ＲＳを入力してリセット動作を開始することにより、全てのフリップフロップ１１−１，１１−２，…，１１−ｎを短時間でリセットできる。
【０００４】
しかしながら、上記のような構成では、本来の信号伝達経路にリセット信号ＲＳとデータＤＡの論理和を取る回路（オアゲート１１−１，１１−２，…）が常時介在されることになる。このため、データＤＡを転送する際に、オアゲート１１−１，１１−２，…によるゲート遅延が生じてしまう。また、このオアゲート１１−１，１１−２，…に加えて、リセット信号ＲＳを転送するための配線も必要となる。従って、動作速度やパターン占有面積の観点から見ると不利である。
【０００５】
図８は、従来の他の半導体集積回路装置について説明するためのもので、リセット機能付きの従来のフリップフロップの例を示している。（ａ）図はシンボル図、（ｂ）図は同期リセット型フリップフロップの具体的な構成例を示す回路図、（ｃ）図は非同期リセット型フリップフロップの具体的な構成例を示す回路図、（ｄ）図は（ｂ）図及び（ｃ）図に示したノアゲートの構成例を示す回路図、（ｅ）図は（ｂ）図及び（ｃ）図に示したフリップフロップの動作を示すタイミングチャートである。
【０００６】
（ａ）図に示すリセット機能付きのフリップフロップ１３は、（ｂ）図あるいは（ｃ）図に示すように構成されている。（ｂ）図に示す同期リセット型フリップフロップは、ノアゲート１４、インバータ１５，１６及びクロックドインバータ１７，１８，１９などで構成されている。
【０００７】
（ｃ）図に示す非同期リセット型フリップフロップは、クロックドインバータ２０〜２３とノアゲート２４，２５などで構成されている。
【０００８】
上記２入力のノアゲート１４，２４または２５はそれぞれ、（ｄ）図に示すように、ｐチャネル型のＭＯＳトランジスタＴｒ１〜Ｔｒ３とｎチャネル型のＭＯＳトランジスタＴｒ４〜Ｔｒ６によって構成されている。そして、２つの入力信号Ａ，ＢのＮＯＲ信号がＭＯＳトランジスタＴｒ３，Ｔｒ４の接続点Ｏから出力される。
【０００９】
上記（ｂ）図に示した同期リセット型フリップフロップでは、リセット端子Ｒに入力されるリセット信号がハイ（High）レベルとなると、クロック入力端子ＣＫに入力されるクロック信号の立ち上がりエッジ（時刻ｔ２）に同期して、出力端子Ｑがロウ（low）レベルとなる。これに対し、上記（ｃ）図に示した非同期リセット型フリップフロップでは、リセット端子Ｒに入力されるリセット信号がハイレベルとなると、この時点（時刻ｔ１）でクロック信号には無関係に、出力端子Ｑがロウレベルとなる。
【００１０】
このようなリセット機能付きのフリップフロップを、図７に示した回路におけるオアゲート１２−１とフリップフロップ１１−１及びオアゲート１２−２とフリップフロップ１１−（ｎ−１）に代えて設ける、あるいは入力端子と出力端子を相互に縦続接続した複数のフリップフロップの複数段毎に設けてリセット信号を転送することにより、図７に示した回路と同様に全てのフリップフロップをリセットできる。
【００１１】
図８に示した構成のフリップフロップを用いることにより、図７に示したオアゲートを付加する回路に比べてゲート遅延は小さくなる。しかし、リセット動作の開始時には、各論理ゲートの入力端子や出力端子の論理が不定であるため、各論理ゲートの入力端子や出力端子の電位が遷移する確率が高く、消費電力が多くなる。
【００１２】
なお、この発明に関係する先行技術として、フリップフロップの構成素子数を変えずにリセット制御を容易に行えるようにしたリセット機能付シフトレジスタが提案されている（特許文献１参照）。この先行技術では、基本制御信号を４系統として各フリップフロップに入力し、初期化制御信号の切り換えにより、入力信号をフリップフロップの最終端まで一斉に伝達している。
【００１３】
【特許文献１】
特開２０００−１８７９９３
【００１４】
【発明が解決しようとする課題】
上記のように従来の半導体集積回路装置は、縦続接続された多数のフリップフロップを一括してリセットできるように構成すると、データ転送速度の低下を招き、パターン占有面積も増大する、という問題があった。
【００１５】
また、ゲート遅延を小さくしてリセット動作の高速化を図ろうとすると、消費電力が増大する、という問題があった。
【００１６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、動作速度の高速化が図れ、パターン占有面積も縮小できる半導体集積回路装置を提供することにある。
【００１７】
また、この発明の別の目的は、リセット動作を高速化しても、消費電力の増大を抑制できる半導体集積回路装置を提供することにある。
【００２０】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路装置は、各々のデータ入力端子とデータ出力端子が相互に縦続接続され、クロック入力端子に供給された信号に応答して動作するパルス駆動型の複数のフリップフロップを備え、前記複数のフリップフロップはそれぞれ、入力端子が前記データ入力端子に接続され、前記クロック入力端子に供給される、ハイレベルの期間がロウレベルの期間よりも短いパルス状の第１のクロック信号に応答して動作する第１のクロックドインバータと、前記第１のクロックドインバータの出力端子に接続され、前記クロック入力端子に供給される前記第１のクロック信号に応答して動作する第１のラッチ回路と、入力端子が前記第１のクロックドインバータの出力端子に接続され、出力端子が前記データ出力端子に接続された第１のインバータとを含み、前記複数のフリップフロップのリセット時に、前記第１のクロック信号をハイレベルに固定し、前記複数のフリップフロップのデータ入力端子とデータ出力端子を導通させ、初段のフリップフロップにおける前記データ入力端子にリセット信号を入力して転送することにより、前記複数のフリップフロップをリセットする。
【００２１】
上記のような構成によれば、縦続接続された複数のフリップフロップのクロック入力端子に、各々のフリップフロップのデータ入力端子とデータ出力端子を導通させる信号を入力して、初段のフリップフロップのデータ入力端子から順次次段のフリップフロップのデータ出力端子にリセット信号を転送するので、動作速度の高速化が図れる。また、クロック信号のレベルを固定して動作させるので、クロック信号に同期させてリセット信号を転送するよりも消費電力を削減できる。
【００２２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示している。各々のフリップフロップ３１−１，３１−２，…，３１−ｎは、スキャンテスト機能付きであり、データ入力端子Ｄ、データ出力端子Ｑ、スキャンテスト用データ入力端子ＳＩ、スキャンテスト用データ出力端子ＳＯ及びクロック入力端子ＣＫを備えている。
【００２３】
初段のフリップフロップ３１−１のデータ入力端子Ｄには、本来の転送信号であるデータＤＡが入力され、データ出力端子Ｑから出力された信号が次段のフリップフロップの３１−２のデータ入力端子Ｄに供給される。以下、同様にｍ段目（ｍ＝２，３，…，ｎ−１）のフリップフロップ３１−ｍのデータ出力端子Ｑから出力された信号が順次次段（ｍ＋１段目）のフリップフロップ３１−（ｍ＋１）のデータ入力端子Ｄに供給される。
【００２４】
また、初段のフリップフロップ１２−１のスキャンテスト用データ入力端子ＳＩには、スキャン信号入力回路３２からリセット信号ＲＳが入力される。このスキャン信号入力回路３２は、コントロール信号ＣＳによって制御され、スキャンテスト用のデータとリセット信号ＲＳを選択的に出力できるように構成されている。換言すれば、フリップフロップをゼロリセットする場合には、スキャンテスト用のデータとして“０”を出力することになる。スキャンテスト用データ出力端子ＳＯから出力された信号は、次段のフリップフロップの３１−２のスキャンテスト用データ入力端子ＳＩに供給され、以下同様にｍ段目（ｍ＝２，３，…，ｎ−１）のフリップフロップ３１−ｍのスキャンテスト用データ出力端子ＳＯから出力された信号が順次次段（ｍ＋１段目）のフリップフロップ３１−（ｍ＋１）のスキャンテスト用データ入力端子ＳＩに供給されるようになっている。
【００２５】
更に、上記各フリップフロップ３１−１，３１−２，…，３１−ｎのクロック入力端子ＣＫにはそれぞれ、クロック信号ＣＬＫが供給されており、このクロック信号ＣＬＫに同期してデータＤＡ、スキャンテスト用のデータ及びリセット信号ＲＳが上記各フリップフロップ３１−１，３１−２，…，３１−ｎ中を順次転送される。
【００２６】
上記のような構成によれば、本来の転送信号（データ）ＤＡの伝達経路とは別に設けられているスキャンテスト用の伝達経路を経由してリセット信号ＲＳを転送するので、データＤＡを転送するための通常動作時の信号遅延（オアゲートによるゲート遅延）をほぼなくすことができ、動作速度の高速化が図れる。また、オアゲートを設ける必要はなく、リセット信号を転送するための配線も不要であるので、パターン占有面積も縮小できる。
【００２７】
なお、本第１の実施の形態では、スキャン信号入力回路３２からリセット信号ＲＳを供給する場合を例に取って説明したが、図２に示すように、スキャン信号入力回路３２とは別に、リセット信号ＲＳを入力する専用の回路（リセット信号入力回路３３）を設けても良い。
【００２８】
スキャン信号入力回路３２を用いてリセット信号ＲＳを供給すれば、リセット信号発生回路３３を設ける場合に比べて回路や配線数を削減できるので、パターン占有面積を削減できる。しかし、スキャン信号入力回路３２を用いると、各フリップフロップ３１−１，３１−２，…，３１−ｎをリセットする前に、スキャン信号のコントロール回路を予めリセットしておき、リセット信号ＲＳを転送する回路が正しく動作するようにしておく必要があるため、リセットの操作が煩雑になる。よって、スキャン信号入力回路３２をリセット信号入力回路として兼用するか、リセット信号発生回路３３を設けるかは必要に応じて選択すればよい。
【００２９】
また、本実施の形態では、スキャンテスト機能付きのフリップフロップを例に取って、スキャンテスト用の入力端子からリセット信号を入力する場合を例に取って説明したが、データ入出力端子以外の外部入出力端子を備えていれば、同様にして他のフリップフロップにも適用可能である。
【００３０】
更に、上述した説明では、全てのフリップフロップ３１−１，３１−２，…，３１−ｎがスキャンテスト用のデータ入力端子ＳＩとデータ出力端子ＳＯを備える場合を例に取って説明したが、ｎ個のフリップフロップの中の一部でも良いのは勿論である。
【００３１】
［第２の実施の形態］
図３は、この発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、（ａ）図はパルス駆動型でスキャンテスト機能付きのフリップフロップの具体的な構成例を示している。（ｂ）図は（ａ）図で示した回路で用いられるクロック信号を生成するための波形整形回路を示しており、（ｃ）図は従来のクロック信号と本実施の形態で用いられるクロック信号とを比較して示すタイミングチャートである。
【００３２】
半導体集積回路装置中には、図３に示したようなフリップフロップのデータ出力端子Ｑとデータ入力端子Ｄ、及びスキャンテスト用データ入力端子ＳＩとスキャンテスト用データ出力端子ＳＯとが上記図１に示したように相互に縦続接続されている。各フリップフロップ３４は、クロックドインバータ３５，３６，３７とインバータ３８，３９，４０とを含んで構成されている。上記クロックドインバータ３５は、入力端子がデータ入力端子Ｄに接続され、クロック信号／φ１，φ１に応答して動作する。上記クロックドインバータ３６は、入力端子がスキャンテスト用のスキャンデータ入力端子ＳＩに接続され、出力端子が上記クロックドインバータ３５の出力端子に接続され、クロック信号／φ２，φ２に応答して動作する。上記クロックドインバータ３５，３６の出力端子には、インバータ３８とクロックドインバータ３７とで構成されたラッチ回路４１が設けられている。上記インバータ３８の入力端子は、上記クロックドインバータ３５，３６の出力端子に接続される。上記クロックドインバータ３７は、クロック信号φ３，／φ３に応答して動作し、その入力端子は上記インバータ３８の出力端子に接続され、出力端子は上記インバータ３８の入力端子に接続されている。上記クロック信号φ３，／φ３は、上記クロック信号φ１，／φ１とクロック信号φ２，／φ２との論理和に等しい信号である。上記インバータ３９の入力端子は、上記クロックドインバータ３５，３６の出力端子に接続され、出力端子がデータ出力端子Ｑに接続される。また、上記インバータ４０の入力端子は、上記クロックドインバータ３５，３６の出力端子に接続され、出力端子がスキャンデータ用の出力端子ＳＯに接続される。
【００３３】
上記クロック信号φ１〜φ３，／φ１〜／φ３は、（ｂ）図に示すような波形整形回路によって生成される。この波形整形回路は、アンドゲート４２と遅延回路として働くインバータ４３とで構成されている。波形整形回路に入力されたクロック信号ＣＬＫは、上記インバータ４３による遅延時間に対応する期間ハイレベルとなるクロック信号φに波形整形される。
【００３４】
本実施の形態におけるパルス駆動型のフリップフロップでは、ハイレベルとロウレベルの期間を異ならせたクロック信号φ１〜φ３，／φ１〜／φ３を用いることにより制御を行うようにしている。（ｃ）図に示すように、従来のクロック信号はデューティーが等しい、すなわちハイレベルとロウレベルの期間がほぼ等しくなっている。これに対し、本実施の形態では、（ｂ）図に示した波形整形回路を用いてハイレベルの期間をロウレベルの期間よりも短くしている。
【００３５】
次に、上記のような構成において動作を説明する。ここでは、クロック信号φ１〜φ３，／φ１〜／φ３がハイレベルの時に信号を転送し、ロウレベルの時は以前の信号を保持するものとする。このフリップフロップにおいても、上述した第１の実施の形態と同様に、本来の転送信号（データ）ＤＡの伝達経路とは別に、スキャンテスト用の伝達経路が設けられている。スキャンテスト時にはスキャンテスト用の入力端子ＳＩからテスト信号を入力し、クロック信号φ１〜φ３，／φ１〜／φ３を入力してフリップフロップ中を転送し、スキャンテスト用の出力端子ＳＯからテスト信号を出力する。このテスト信号は、次段のフリップフロップのスキャンテスト用の入力端子ＳＩに供給される。
【００３６】
一方、リセット時には、スキャンテスト用の入力端子ＳＩからリセット信号ＲＳを入力し（フリップフロップをゼロリセットする場合には、スキャンテスト用のデータとして“０”を入力）、クロック信号φ１〜φ３，／φ１〜／φ３に同期させて、本来の信号の伝達経路とは別の経路で後段のフリップフロップに順次リセット信号を転送させる。
【００３７】
このような構成によれば、本来の転送信号（データ）ＤＡの伝達経路とは別に設けられているスキャンテスト用の伝達経路を経由してリセット信号ＲＳを転送するので、通常動作時の信号遅延（オアゲートによるゲート遅延）をほぼなくすことができ、動作速度の高速化が図れる。また、オアゲートを設ける必要はなく、リセット信号を転送するための配線も不要であるので、パターン占有面積も縮小できる。更に、ハイレベルの期間が短いクロック信号φ１〜φ３，／φ１〜／φ３を用いてパルス駆動するので、消費電力も削減できる。
【００３８】
［第３の実施の形態］
図４は、この発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示している。
【００３９】
各々のフリップフロップ３１−１，３１−２，…，３１−ｎは、パルス駆動型であり、データ入力端子Ｄ、データ出力端子Ｑ及びクロック入力端子ＣＫを備えている。
【００４０】
初段のフリップフロップ３１−１のデータ入力端子Ｄには、本来の転送信号であるデータＤＡが入力され、データ出力端子Ｑから出力された信号が次段のフリップフロップの３１−２のデータ入力端子Ｄに供給される。同様に、ｍ段目（ｍ＝２，３，…，ｎ−１）のフリップフロップ３１−ｍのデータ出力端子から出力された信号が順次次段（ｍ＋１段目）のフリップフロップ３１−（ｍ＋１）のデータ入力端子Ｄに供給されるようになっている。
【００４１】
また、上記各フリップフロップ３１−１，３１−２，…，３１−ｎのクロック入力端子ＣＫにはそれぞれ、クロック信号レベル固定回路５０から出力されるクロック信号ＣＬＫ’が供給されている。このクロック信号レベル固定回路５０は、アンドゲート４４とインバータ４５で構成された波形整形回路４６とオアゲート４７とで構成されている。クロック信号レベル固定回路５０は、リセット時にクロック信号ＣＬＫ’をハイレベルに固定するために、リセット信号ＲＳと波形整形回路４６から出力されるパルス状のクロック信号との論理和を取り、各フリップフロップ３１−１，３１−２，…，３１−ｎのクロック入力端子ＣＫに供給する。上記オアゲート４７は、通常動作時のデータＤＡの伝達経路には関与しないため、通常動作時の信号伝達に影響を与えることはない。
【００４２】
パルス駆動型のフリップフロップでは、クロック信号をハイレベルに固定することで、入力されたデータＤＡをそのまま後段に伝えることができる。フリップフロップから次段のフリップフロップまでの信号伝達遅延時間は、１クロックサイクルよりも短い。このため、通常のようにクロック信号を入力して、リセット信号を順次後段に転送するよりも、高速にリセット信号を転送することができる。すなわち、リセットを１クロックサイクル以内で高速に行うことができる。
【００４３】
なお、上記第３の実施の形態では、クロック信号レベル固定回路５０を全てのフリップフロップに共通に設けたが、必要に応じて各フリップフロップ毎に設けても良く、複数個のフリップフロップ毎に設けることもできる。
【００４４】
また、スキャン機能を持たないフリップフロップを例に取って説明したが、上述した第１及び第２の実施の形態と同様に、スキャン機能付きのフリップフロップであっても同様に適用できるのは言うまでもない。
【００４５】
［第４の実施の形態］
図５は、この発明の第４の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示している。この例では、フリップフロップ３１−２のデータ入力端子Ｄとデータ出力端子Ｑ間に帰還回路５１が接続されており、フリップフロップ３１−２のデータ出力端子Ｑから出力された信号が上記帰還回路５１を介してデータ入力端子Ｄへフィードバックされるようになっている。
【００４６】
このような構成では、上述した第３の実施の形態を適用して、フリップフロップを強制開（クロック信号ＣＬＫ’がハイレベルに固定され、データ入力端子Ｄとデータ出力端子Ｑが導通している状態）にすると発振する恐れがある。
【００４７】
そこで、このような場合には、複数のフリップフロップ３１−１，３１−２，…，３１−ｎのうち、少なくとも１つを閉じておくこと（データ入力端子Ｄとデータ出力端子Ｑを導通させない状態）が必要となる。よって、図５の例では、帰還回路５１に接続されたフリップフロップ３１−２を、スキャン信号入力回路３２からリセット信号ＲＳを入力可能なスキャンテスト機能付きにしている。
【００４８】
上記のような構成によれば、発振を防止しつつ、リセット信号の迅速な転送が可能となる。
【００４９】
なお、各フリップフロップを単純にゼロリセットするのではなく、縦続接続されたフリップフロップの中の特定のフリップフロップを所定の値にリセット（１リセット）したい場合には、当該フリップフロップの前段及び後段のフリップフロップを閉じた状態で所定の値にリセットすればよい。すなわち、所定の値にリセットしたいフリップフロップ、及びこのフリップフロップの前段と後段にスキャンテスト機能付きのフリップフロップを設け、これらのフリップフロップに対してスキャン信号入力回路３２からリセットのパターンに応じた信号（例えば“０”、“１”、“０”）を入力してリセットすればよい。
【００５０】
また、帰還回路が設けられていたり、特定のフリップフロップを所定の値にリセットする場合以外でも、第１，第２の実施の形態で説明したスキャン信号入力回路３２からリセット信号ＲＳを入力する技術と、第３の実施の形態で説明したクロック信号をハイレベルに固定する技術の両方を組み合わせて用いることができる。この場合には、リセット信号ＲＳが直接入力されるフリップフロップについては、強制開としても良いし、しなくても良い。強制開とした場合には、リセット信号により開閉するゲートの位置を本来のクロック信号によって動作するゲートの後ろではなくて前とすることも可能である。
【００５１】
［第５の実施の形態］
図６は、この発明の第５の実施の形態に係る半導体集積回路装置について説明するためのもので、初段のパルス駆動型のフリップフロップの具体的な構成例を示している。初段のフリップフロップ５２は、クロックドインバータ５３，５４，５５とインバータ５６，５７とを含んで構成されている。クロックドインバータ５３の入力端子にはデータＤＡが入力される。このクロックドインバータ５３のクロック入力端子には、動作モードを示す信号ＭＤ，／ＭＤが供給され、通常作時には入力されたデータＤＡを反転して出力し、リセットモードには当該クロックドインバータ５３の出力端子をハイインピーダンス状態に設定する。
【００５２】
また、クロックドインバータ５４の入力端子にはリセット信号ＲＳが入力される。このクロックドインバータ５４のクロック入力端子には、動作モードを示す信号／ＭＤ，ＭＤが供給され、通常作時には当該クロックドインバータ５４の出力端子をハイインピーダンス状態に設定し、リセットモードには入力されたリセット信号ＲＳを反転して出力するようになっている。
【００５３】
上記クロックドインバータ５３，５４の出力端子には、インバータ５６とクロックドインバータ５５とで構成されたラッチ回路５８が接続されている。また、上記クロックドインバータ５３，５４の出力端子には、インバータ５７の入力端子が接続されている。
【００５４】
半導体集積回路装置中には、図６に示したような構成の初段のフリップフロップと、クロックドインバータ５４を除去した構成の２段目以降のフリップフロップのデータ出力端子Ｑとデータ入力端子Ｄとが上記図１に示したように相互に縦続接続されている。
【００５５】
本実施態様では、クロックドインバータ５４からリセット信号ＲＳを入力することにより、本来の転送信号（データ）ＤＡの伝達経路とは別の伝達経路を経由してリセット信号ＲＳを転送できるので、通常動作時の信号伝達に影響を与えることはない。よって、通常動作時の信号遅延（オアゲートによるゲート遅延）をほぼなくすことができ、動作速度の高速化が図れる。また、クロックドインバータを付加するだけであるので、パターン占有面積の増大も最小限に抑制できる。
【００５６】
なお、上記第５の実施の形態では、初段のフリップフロップのみにリセット信号入力用のクロックドインバータを設け、リセット信号を入力するようにしたが、必要に応じて各フリップフロップ毎に設けても良く、複数個のフリップフロップ毎に設けることもできる。多数のリセット信号入力用のクロックドインバータを設ければ、リセット時間を短縮できる。
【００５７】
上記各実施の形態ではスキャンテスト機能付きのフリップフロップやパルス駆動型のフリップフロップを例に取って説明したが、マスタースレーブ型などの他の構成のフリップフロップにも適用可能である。
【００５８】
以上第１乃至第５の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５９】
【発明の効果】
以上説明したように、この発明によれば、動作速度の高速化が図れ、パターン占有面積も縮小できる半導体集積回路装置が得られる。
【００６０】
また、リセット動作を高速化しても、消費電力の増大を抑制できる半導体集積回路装置が得られる。
【図面の簡単な説明】
【図１】 この発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示すブロック図。
【図２】 図１に示した回路の変形例について説明するためのブロック図。
【図３】 この発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、（ａ）図はパルス駆動型でスキャンテスト機能付きのフリップフロップの具体的な構成例を示す回路図、（ｂ）図は（ａ）図に示した回路で用いられるクロック信号を生成するための波形整形回路を示す回路図、（ｃ）図は従来のクロック信号と本実施の形態で用いられるクロック信号とを比較して示すタイミングチャート。
【図４】 この発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示すブロック図。
【図５】 この発明の第４の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示すブロック図。
【図６】 この発明の第５の実施の形態に係る半導体集積回路装置について説明するためのもので、初段のパルス駆動型のフリップフロップの具体的な構成例を示す回路図。
【図７】 データ入力端子とデータ出力端子が縦続接続された複数のフリップフロップを備えた従来の半導体集積回路装置において、複数のフリップフロップを一括してリセットする場合の構成例を示す回路図。
【図８】 従来の他の半導体集積回路装置について説明するためのもので、リセット機能付きの従来のフリップフロップの例を示しており、（ａ）図はシンボル図、（ｂ）図は同期リセット型フリップフロップの具体的な構成例を示す回路図、（ｃ）図は非同期リセット型フリップフロップの具体的な構成例を示す回路図、（ｄ）図は（ｂ）図及び（ｃ）図に示したノアゲートの構成例を示す回路図、（ｅ）図は（ｂ）図及び（ｃ）図に示したフリップフロップの動作を示すタイミングチャート。
【符号の説明】
３１−１〜３１−ｎ，３４，５２…フリップフロップ、３２…スキャン信号入力回路、３３…リセット信号入力回路、３５，３６，３７，５３，５４，５５…クロックドインバータ、３８，３９，４０，５６，５７…インバータ、４１，５８…ラッチ回路、５０…クロック信号レベル固定回路、５１…帰還回路、Ｄ…データ入力端子、Ｑ…データ出力端子、ＳＩ…スキャンテスト用データ入力端子（外部入力端子）、ＳＯ…スキャンテスト用データ出力端子（外部出力端子）、ＣＫ…クロック入力端子、ＲＳ…リセット信号、ＣＬＫ，ＣＬＫ’，φ，φ１〜φ３，／φ１〜／φ３…クロック信号。
【発明の属する技術分野】
この発明は、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを備えた半導体集積回路装置に関し、特に複数のフリップフロップを一括してリセットする技術に関する。
【０００２】
【従来の技術】
従来、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを備えた半導体集積回路装置において、これらのフリップフロップを一括してリセットする場合には、例えば図７に示すように構成している。図７において、１１−１，１１−２，…，１１−ｎはデータ入力端子Ｄとデータ出力端子Ｑが相互に縦続接続された複数のフリップフロップ、１２−１，１２−２，…はリセット信号ＲＳを入力するためのオアゲートである。すなわち、初段のフリップフロップ１１−１の前に、本来の転送信号（データ）ＤＡとリセット信号ＲＳとの論理和を取る回路（オアゲート１２−１）を設けている。そして、半導体集積回路装置のパワーオンなどで各フリップフロップ１１−１，１１−２，…，１１−ｎのリセットが必要なときには、上記オアゲート１２−１にリセット信号ＲＳを入力することにより、初段のフリップフロップ１１−１のデータ入力端子Ｄにリセット信号ＲＳを入力する。その後、各フリップフロップ１１−１，１１−２，…，１１−ｎのクロック入力端子ＣＫに通常のクロック信号ＣＬＫを入力し、初段のフリップフロップ１１−１から後段のフリップフロップ１１−２，１１−３，…に上記リセット信号ＲＳを順次転送させる。
【０００３】
上記オアゲート１１−１，１１−２，…は、所定数のフリップフロップ毎に配置されており、これらのオアゲート１１−１，１１−２，…から同時にリセット信号ＲＳを入力してリセット動作を開始することにより、全てのフリップフロップ１１−１，１１−２，…，１１−ｎを短時間でリセットできる。
【０００４】
しかしながら、上記のような構成では、本来の信号伝達経路にリセット信号ＲＳとデータＤＡの論理和を取る回路（オアゲート１１−１，１１−２，…）が常時介在されることになる。このため、データＤＡを転送する際に、オアゲート１１−１，１１−２，…によるゲート遅延が生じてしまう。また、このオアゲート１１−１，１１−２，…に加えて、リセット信号ＲＳを転送するための配線も必要となる。従って、動作速度やパターン占有面積の観点から見ると不利である。
【０００５】
図８は、従来の他の半導体集積回路装置について説明するためのもので、リセット機能付きの従来のフリップフロップの例を示している。（ａ）図はシンボル図、（ｂ）図は同期リセット型フリップフロップの具体的な構成例を示す回路図、（ｃ）図は非同期リセット型フリップフロップの具体的な構成例を示す回路図、（ｄ）図は（ｂ）図及び（ｃ）図に示したノアゲートの構成例を示す回路図、（ｅ）図は（ｂ）図及び（ｃ）図に示したフリップフロップの動作を示すタイミングチャートである。
【０００６】
（ａ）図に示すリセット機能付きのフリップフロップ１３は、（ｂ）図あるいは（ｃ）図に示すように構成されている。（ｂ）図に示す同期リセット型フリップフロップは、ノアゲート１４、インバータ１５，１６及びクロックドインバータ１７，１８，１９などで構成されている。
【０００７】
（ｃ）図に示す非同期リセット型フリップフロップは、クロックドインバータ２０〜２３とノアゲート２４，２５などで構成されている。
【０００８】
上記２入力のノアゲート１４，２４または２５はそれぞれ、（ｄ）図に示すように、ｐチャネル型のＭＯＳトランジスタＴｒ１〜Ｔｒ３とｎチャネル型のＭＯＳトランジスタＴｒ４〜Ｔｒ６によって構成されている。そして、２つの入力信号Ａ，ＢのＮＯＲ信号がＭＯＳトランジスタＴｒ３，Ｔｒ４の接続点Ｏから出力される。
【０００９】
上記（ｂ）図に示した同期リセット型フリップフロップでは、リセット端子Ｒに入力されるリセット信号がハイ（High）レベルとなると、クロック入力端子ＣＫに入力されるクロック信号の立ち上がりエッジ（時刻ｔ２）に同期して、出力端子Ｑがロウ（low）レベルとなる。これに対し、上記（ｃ）図に示した非同期リセット型フリップフロップでは、リセット端子Ｒに入力されるリセット信号がハイレベルとなると、この時点（時刻ｔ１）でクロック信号には無関係に、出力端子Ｑがロウレベルとなる。
【００１０】
このようなリセット機能付きのフリップフロップを、図７に示した回路におけるオアゲート１２−１とフリップフロップ１１−１及びオアゲート１２−２とフリップフロップ１１−（ｎ−１）に代えて設ける、あるいは入力端子と出力端子を相互に縦続接続した複数のフリップフロップの複数段毎に設けてリセット信号を転送することにより、図７に示した回路と同様に全てのフリップフロップをリセットできる。
【００１１】
図８に示した構成のフリップフロップを用いることにより、図７に示したオアゲートを付加する回路に比べてゲート遅延は小さくなる。しかし、リセット動作の開始時には、各論理ゲートの入力端子や出力端子の論理が不定であるため、各論理ゲートの入力端子や出力端子の電位が遷移する確率が高く、消費電力が多くなる。
【００１２】
なお、この発明に関係する先行技術として、フリップフロップの構成素子数を変えずにリセット制御を容易に行えるようにしたリセット機能付シフトレジスタが提案されている（特許文献１参照）。この先行技術では、基本制御信号を４系統として各フリップフロップに入力し、初期化制御信号の切り換えにより、入力信号をフリップフロップの最終端まで一斉に伝達している。
【００１３】
【特許文献１】
特開２０００−１８７９９３
【００１４】
【発明が解決しようとする課題】
上記のように従来の半導体集積回路装置は、縦続接続された多数のフリップフロップを一括してリセットできるように構成すると、データ転送速度の低下を招き、パターン占有面積も増大する、という問題があった。
【００１５】
また、ゲート遅延を小さくしてリセット動作の高速化を図ろうとすると、消費電力が増大する、という問題があった。
【００１６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、動作速度の高速化が図れ、パターン占有面積も縮小できる半導体集積回路装置を提供することにある。
【００１７】
また、この発明の別の目的は、リセット動作を高速化しても、消費電力の増大を抑制できる半導体集積回路装置を提供することにある。
【００２０】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路装置は、各々のデータ入力端子とデータ出力端子が相互に縦続接続され、クロック入力端子に供給された信号に応答して動作するパルス駆動型の複数のフリップフロップを備え、前記複数のフリップフロップはそれぞれ、入力端子が前記データ入力端子に接続され、前記クロック入力端子に供給される、ハイレベルの期間がロウレベルの期間よりも短いパルス状の第１のクロック信号に応答して動作する第１のクロックドインバータと、前記第１のクロックドインバータの出力端子に接続され、前記クロック入力端子に供給される前記第１のクロック信号に応答して動作する第１のラッチ回路と、入力端子が前記第１のクロックドインバータの出力端子に接続され、出力端子が前記データ出力端子に接続された第１のインバータとを含み、前記複数のフリップフロップのリセット時に、前記第１のクロック信号をハイレベルに固定し、前記複数のフリップフロップのデータ入力端子とデータ出力端子を導通させ、初段のフリップフロップにおける前記データ入力端子にリセット信号を入力して転送することにより、前記複数のフリップフロップをリセットする。
【００２１】
上記のような構成によれば、縦続接続された複数のフリップフロップのクロック入力端子に、各々のフリップフロップのデータ入力端子とデータ出力端子を導通させる信号を入力して、初段のフリップフロップのデータ入力端子から順次次段のフリップフロップのデータ出力端子にリセット信号を転送するので、動作速度の高速化が図れる。また、クロック信号のレベルを固定して動作させるので、クロック信号に同期させてリセット信号を転送するよりも消費電力を削減できる。
【００２２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示している。各々のフリップフロップ３１−１，３１−２，…，３１−ｎは、スキャンテスト機能付きであり、データ入力端子Ｄ、データ出力端子Ｑ、スキャンテスト用データ入力端子ＳＩ、スキャンテスト用データ出力端子ＳＯ及びクロック入力端子ＣＫを備えている。
【００２３】
初段のフリップフロップ３１−１のデータ入力端子Ｄには、本来の転送信号であるデータＤＡが入力され、データ出力端子Ｑから出力された信号が次段のフリップフロップの３１−２のデータ入力端子Ｄに供給される。以下、同様にｍ段目（ｍ＝２，３，…，ｎ−１）のフリップフロップ３１−ｍのデータ出力端子Ｑから出力された信号が順次次段（ｍ＋１段目）のフリップフロップ３１−（ｍ＋１）のデータ入力端子Ｄに供給される。
【００２４】
また、初段のフリップフロップ１２−１のスキャンテスト用データ入力端子ＳＩには、スキャン信号入力回路３２からリセット信号ＲＳが入力される。このスキャン信号入力回路３２は、コントロール信号ＣＳによって制御され、スキャンテスト用のデータとリセット信号ＲＳを選択的に出力できるように構成されている。換言すれば、フリップフロップをゼロリセットする場合には、スキャンテスト用のデータとして“０”を出力することになる。スキャンテスト用データ出力端子ＳＯから出力された信号は、次段のフリップフロップの３１−２のスキャンテスト用データ入力端子ＳＩに供給され、以下同様にｍ段目（ｍ＝２，３，…，ｎ−１）のフリップフロップ３１−ｍのスキャンテスト用データ出力端子ＳＯから出力された信号が順次次段（ｍ＋１段目）のフリップフロップ３１−（ｍ＋１）のスキャンテスト用データ入力端子ＳＩに供給されるようになっている。
【００２５】
更に、上記各フリップフロップ３１−１，３１−２，…，３１−ｎのクロック入力端子ＣＫにはそれぞれ、クロック信号ＣＬＫが供給されており、このクロック信号ＣＬＫに同期してデータＤＡ、スキャンテスト用のデータ及びリセット信号ＲＳが上記各フリップフロップ３１−１，３１−２，…，３１−ｎ中を順次転送される。
【００２６】
上記のような構成によれば、本来の転送信号（データ）ＤＡの伝達経路とは別に設けられているスキャンテスト用の伝達経路を経由してリセット信号ＲＳを転送するので、データＤＡを転送するための通常動作時の信号遅延（オアゲートによるゲート遅延）をほぼなくすことができ、動作速度の高速化が図れる。また、オアゲートを設ける必要はなく、リセット信号を転送するための配線も不要であるので、パターン占有面積も縮小できる。
【００２７】
なお、本第１の実施の形態では、スキャン信号入力回路３２からリセット信号ＲＳを供給する場合を例に取って説明したが、図２に示すように、スキャン信号入力回路３２とは別に、リセット信号ＲＳを入力する専用の回路（リセット信号入力回路３３）を設けても良い。
【００２８】
スキャン信号入力回路３２を用いてリセット信号ＲＳを供給すれば、リセット信号発生回路３３を設ける場合に比べて回路や配線数を削減できるので、パターン占有面積を削減できる。しかし、スキャン信号入力回路３２を用いると、各フリップフロップ３１−１，３１−２，…，３１−ｎをリセットする前に、スキャン信号のコントロール回路を予めリセットしておき、リセット信号ＲＳを転送する回路が正しく動作するようにしておく必要があるため、リセットの操作が煩雑になる。よって、スキャン信号入力回路３２をリセット信号入力回路として兼用するか、リセット信号発生回路３３を設けるかは必要に応じて選択すればよい。
【００２９】
また、本実施の形態では、スキャンテスト機能付きのフリップフロップを例に取って、スキャンテスト用の入力端子からリセット信号を入力する場合を例に取って説明したが、データ入出力端子以外の外部入出力端子を備えていれば、同様にして他のフリップフロップにも適用可能である。
【００３０】
更に、上述した説明では、全てのフリップフロップ３１−１，３１−２，…，３１−ｎがスキャンテスト用のデータ入力端子ＳＩとデータ出力端子ＳＯを備える場合を例に取って説明したが、ｎ個のフリップフロップの中の一部でも良いのは勿論である。
【００３１】
［第２の実施の形態］
図３は、この発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、（ａ）図はパルス駆動型でスキャンテスト機能付きのフリップフロップの具体的な構成例を示している。（ｂ）図は（ａ）図で示した回路で用いられるクロック信号を生成するための波形整形回路を示しており、（ｃ）図は従来のクロック信号と本実施の形態で用いられるクロック信号とを比較して示すタイミングチャートである。
【００３２】
半導体集積回路装置中には、図３に示したようなフリップフロップのデータ出力端子Ｑとデータ入力端子Ｄ、及びスキャンテスト用データ入力端子ＳＩとスキャンテスト用データ出力端子ＳＯとが上記図１に示したように相互に縦続接続されている。各フリップフロップ３４は、クロックドインバータ３５，３６，３７とインバータ３８，３９，４０とを含んで構成されている。上記クロックドインバータ３５は、入力端子がデータ入力端子Ｄに接続され、クロック信号／φ１，φ１に応答して動作する。上記クロックドインバータ３６は、入力端子がスキャンテスト用のスキャンデータ入力端子ＳＩに接続され、出力端子が上記クロックドインバータ３５の出力端子に接続され、クロック信号／φ２，φ２に応答して動作する。上記クロックドインバータ３５，３６の出力端子には、インバータ３８とクロックドインバータ３７とで構成されたラッチ回路４１が設けられている。上記インバータ３８の入力端子は、上記クロックドインバータ３５，３６の出力端子に接続される。上記クロックドインバータ３７は、クロック信号φ３，／φ３に応答して動作し、その入力端子は上記インバータ３８の出力端子に接続され、出力端子は上記インバータ３８の入力端子に接続されている。上記クロック信号φ３，／φ３は、上記クロック信号φ１，／φ１とクロック信号φ２，／φ２との論理和に等しい信号である。上記インバータ３９の入力端子は、上記クロックドインバータ３５，３６の出力端子に接続され、出力端子がデータ出力端子Ｑに接続される。また、上記インバータ４０の入力端子は、上記クロックドインバータ３５，３６の出力端子に接続され、出力端子がスキャンデータ用の出力端子ＳＯに接続される。
【００３３】
上記クロック信号φ１〜φ３，／φ１〜／φ３は、（ｂ）図に示すような波形整形回路によって生成される。この波形整形回路は、アンドゲート４２と遅延回路として働くインバータ４３とで構成されている。波形整形回路に入力されたクロック信号ＣＬＫは、上記インバータ４３による遅延時間に対応する期間ハイレベルとなるクロック信号φに波形整形される。
【００３４】
本実施の形態におけるパルス駆動型のフリップフロップでは、ハイレベルとロウレベルの期間を異ならせたクロック信号φ１〜φ３，／φ１〜／φ３を用いることにより制御を行うようにしている。（ｃ）図に示すように、従来のクロック信号はデューティーが等しい、すなわちハイレベルとロウレベルの期間がほぼ等しくなっている。これに対し、本実施の形態では、（ｂ）図に示した波形整形回路を用いてハイレベルの期間をロウレベルの期間よりも短くしている。
【００３５】
次に、上記のような構成において動作を説明する。ここでは、クロック信号φ１〜φ３，／φ１〜／φ３がハイレベルの時に信号を転送し、ロウレベルの時は以前の信号を保持するものとする。このフリップフロップにおいても、上述した第１の実施の形態と同様に、本来の転送信号（データ）ＤＡの伝達経路とは別に、スキャンテスト用の伝達経路が設けられている。スキャンテスト時にはスキャンテスト用の入力端子ＳＩからテスト信号を入力し、クロック信号φ１〜φ３，／φ１〜／φ３を入力してフリップフロップ中を転送し、スキャンテスト用の出力端子ＳＯからテスト信号を出力する。このテスト信号は、次段のフリップフロップのスキャンテスト用の入力端子ＳＩに供給される。
【００３６】
一方、リセット時には、スキャンテスト用の入力端子ＳＩからリセット信号ＲＳを入力し（フリップフロップをゼロリセットする場合には、スキャンテスト用のデータとして“０”を入力）、クロック信号φ１〜φ３，／φ１〜／φ３に同期させて、本来の信号の伝達経路とは別の経路で後段のフリップフロップに順次リセット信号を転送させる。
【００３７】
このような構成によれば、本来の転送信号（データ）ＤＡの伝達経路とは別に設けられているスキャンテスト用の伝達経路を経由してリセット信号ＲＳを転送するので、通常動作時の信号遅延（オアゲートによるゲート遅延）をほぼなくすことができ、動作速度の高速化が図れる。また、オアゲートを設ける必要はなく、リセット信号を転送するための配線も不要であるので、パターン占有面積も縮小できる。更に、ハイレベルの期間が短いクロック信号φ１〜φ３，／φ１〜／φ３を用いてパルス駆動するので、消費電力も削減できる。
【００３８】
［第３の実施の形態］
図４は、この発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示している。
【００３９】
各々のフリップフロップ３１−１，３１−２，…，３１−ｎは、パルス駆動型であり、データ入力端子Ｄ、データ出力端子Ｑ及びクロック入力端子ＣＫを備えている。
【００４０】
初段のフリップフロップ３１−１のデータ入力端子Ｄには、本来の転送信号であるデータＤＡが入力され、データ出力端子Ｑから出力された信号が次段のフリップフロップの３１−２のデータ入力端子Ｄに供給される。同様に、ｍ段目（ｍ＝２，３，…，ｎ−１）のフリップフロップ３１−ｍのデータ出力端子から出力された信号が順次次段（ｍ＋１段目）のフリップフロップ３１−（ｍ＋１）のデータ入力端子Ｄに供給されるようになっている。
【００４１】
また、上記各フリップフロップ３１−１，３１−２，…，３１−ｎのクロック入力端子ＣＫにはそれぞれ、クロック信号レベル固定回路５０から出力されるクロック信号ＣＬＫ’が供給されている。このクロック信号レベル固定回路５０は、アンドゲート４４とインバータ４５で構成された波形整形回路４６とオアゲート４７とで構成されている。クロック信号レベル固定回路５０は、リセット時にクロック信号ＣＬＫ’をハイレベルに固定するために、リセット信号ＲＳと波形整形回路４６から出力されるパルス状のクロック信号との論理和を取り、各フリップフロップ３１−１，３１−２，…，３１−ｎのクロック入力端子ＣＫに供給する。上記オアゲート４７は、通常動作時のデータＤＡの伝達経路には関与しないため、通常動作時の信号伝達に影響を与えることはない。
【００４２】
パルス駆動型のフリップフロップでは、クロック信号をハイレベルに固定することで、入力されたデータＤＡをそのまま後段に伝えることができる。フリップフロップから次段のフリップフロップまでの信号伝達遅延時間は、１クロックサイクルよりも短い。このため、通常のようにクロック信号を入力して、リセット信号を順次後段に転送するよりも、高速にリセット信号を転送することができる。すなわち、リセットを１クロックサイクル以内で高速に行うことができる。
【００４３】
なお、上記第３の実施の形態では、クロック信号レベル固定回路５０を全てのフリップフロップに共通に設けたが、必要に応じて各フリップフロップ毎に設けても良く、複数個のフリップフロップ毎に設けることもできる。
【００４４】
また、スキャン機能を持たないフリップフロップを例に取って説明したが、上述した第１及び第２の実施の形態と同様に、スキャン機能付きのフリップフロップであっても同様に適用できるのは言うまでもない。
【００４５】
［第４の実施の形態］
図５は、この発明の第４の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示している。この例では、フリップフロップ３１−２のデータ入力端子Ｄとデータ出力端子Ｑ間に帰還回路５１が接続されており、フリップフロップ３１−２のデータ出力端子Ｑから出力された信号が上記帰還回路５１を介してデータ入力端子Ｄへフィードバックされるようになっている。
【００４６】
このような構成では、上述した第３の実施の形態を適用して、フリップフロップを強制開（クロック信号ＣＬＫ’がハイレベルに固定され、データ入力端子Ｄとデータ出力端子Ｑが導通している状態）にすると発振する恐れがある。
【００４７】
そこで、このような場合には、複数のフリップフロップ３１−１，３１−２，…，３１−ｎのうち、少なくとも１つを閉じておくこと（データ入力端子Ｄとデータ出力端子Ｑを導通させない状態）が必要となる。よって、図５の例では、帰還回路５１に接続されたフリップフロップ３１−２を、スキャン信号入力回路３２からリセット信号ＲＳを入力可能なスキャンテスト機能付きにしている。
【００４８】
上記のような構成によれば、発振を防止しつつ、リセット信号の迅速な転送が可能となる。
【００４９】
なお、各フリップフロップを単純にゼロリセットするのではなく、縦続接続されたフリップフロップの中の特定のフリップフロップを所定の値にリセット（１リセット）したい場合には、当該フリップフロップの前段及び後段のフリップフロップを閉じた状態で所定の値にリセットすればよい。すなわち、所定の値にリセットしたいフリップフロップ、及びこのフリップフロップの前段と後段にスキャンテスト機能付きのフリップフロップを設け、これらのフリップフロップに対してスキャン信号入力回路３２からリセットのパターンに応じた信号（例えば“０”、“１”、“０”）を入力してリセットすればよい。
【００５０】
また、帰還回路が設けられていたり、特定のフリップフロップを所定の値にリセットする場合以外でも、第１，第２の実施の形態で説明したスキャン信号入力回路３２からリセット信号ＲＳを入力する技術と、第３の実施の形態で説明したクロック信号をハイレベルに固定する技術の両方を組み合わせて用いることができる。この場合には、リセット信号ＲＳが直接入力されるフリップフロップについては、強制開としても良いし、しなくても良い。強制開とした場合には、リセット信号により開閉するゲートの位置を本来のクロック信号によって動作するゲートの後ろではなくて前とすることも可能である。
【００５１】
［第５の実施の形態］
図６は、この発明の第５の実施の形態に係る半導体集積回路装置について説明するためのもので、初段のパルス駆動型のフリップフロップの具体的な構成例を示している。初段のフリップフロップ５２は、クロックドインバータ５３，５４，５５とインバータ５６，５７とを含んで構成されている。クロックドインバータ５３の入力端子にはデータＤＡが入力される。このクロックドインバータ５３のクロック入力端子には、動作モードを示す信号ＭＤ，／ＭＤが供給され、通常作時には入力されたデータＤＡを反転して出力し、リセットモードには当該クロックドインバータ５３の出力端子をハイインピーダンス状態に設定する。
【００５２】
また、クロックドインバータ５４の入力端子にはリセット信号ＲＳが入力される。このクロックドインバータ５４のクロック入力端子には、動作モードを示す信号／ＭＤ，ＭＤが供給され、通常作時には当該クロックドインバータ５４の出力端子をハイインピーダンス状態に設定し、リセットモードには入力されたリセット信号ＲＳを反転して出力するようになっている。
【００５３】
上記クロックドインバータ５３，５４の出力端子には、インバータ５６とクロックドインバータ５５とで構成されたラッチ回路５８が接続されている。また、上記クロックドインバータ５３，５４の出力端子には、インバータ５７の入力端子が接続されている。
【００５４】
半導体集積回路装置中には、図６に示したような構成の初段のフリップフロップと、クロックドインバータ５４を除去した構成の２段目以降のフリップフロップのデータ出力端子Ｑとデータ入力端子Ｄとが上記図１に示したように相互に縦続接続されている。
【００５５】
本実施態様では、クロックドインバータ５４からリセット信号ＲＳを入力することにより、本来の転送信号（データ）ＤＡの伝達経路とは別の伝達経路を経由してリセット信号ＲＳを転送できるので、通常動作時の信号伝達に影響を与えることはない。よって、通常動作時の信号遅延（オアゲートによるゲート遅延）をほぼなくすことができ、動作速度の高速化が図れる。また、クロックドインバータを付加するだけであるので、パターン占有面積の増大も最小限に抑制できる。
【００５６】
なお、上記第５の実施の形態では、初段のフリップフロップのみにリセット信号入力用のクロックドインバータを設け、リセット信号を入力するようにしたが、必要に応じて各フリップフロップ毎に設けても良く、複数個のフリップフロップ毎に設けることもできる。多数のリセット信号入力用のクロックドインバータを設ければ、リセット時間を短縮できる。
【００５７】
上記各実施の形態ではスキャンテスト機能付きのフリップフロップやパルス駆動型のフリップフロップを例に取って説明したが、マスタースレーブ型などの他の構成のフリップフロップにも適用可能である。
【００５８】
以上第１乃至第５の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５９】
【発明の効果】
以上説明したように、この発明によれば、動作速度の高速化が図れ、パターン占有面積も縮小できる半導体集積回路装置が得られる。
【００６０】
また、リセット動作を高速化しても、消費電力の増大を抑制できる半導体集積回路装置が得られる。
【図面の簡単な説明】
【図１】 この発明の第１の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示すブロック図。
【図２】 図１に示した回路の変形例について説明するためのブロック図。
【図３】 この発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、（ａ）図はパルス駆動型でスキャンテスト機能付きのフリップフロップの具体的な構成例を示す回路図、（ｂ）図は（ａ）図に示した回路で用いられるクロック信号を生成するための波形整形回路を示す回路図、（ｃ）図は従来のクロック信号と本実施の形態で用いられるクロック信号とを比較して示すタイミングチャート。
【図４】 この発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示すブロック図。
【図５】 この発明の第４の実施の形態に係る半導体集積回路装置について説明するためのもので、データ入力端子とデータ出力端子が相互に縦続接続された複数のフリップフロップを抽出して示すブロック図。
【図６】 この発明の第５の実施の形態に係る半導体集積回路装置について説明するためのもので、初段のパルス駆動型のフリップフロップの具体的な構成例を示す回路図。
【図７】 データ入力端子とデータ出力端子が縦続接続された複数のフリップフロップを備えた従来の半導体集積回路装置において、複数のフリップフロップを一括してリセットする場合の構成例を示す回路図。
【図８】 従来の他の半導体集積回路装置について説明するためのもので、リセット機能付きの従来のフリップフロップの例を示しており、（ａ）図はシンボル図、（ｂ）図は同期リセット型フリップフロップの具体的な構成例を示す回路図、（ｃ）図は非同期リセット型フリップフロップの具体的な構成例を示す回路図、（ｄ）図は（ｂ）図及び（ｃ）図に示したノアゲートの構成例を示す回路図、（ｅ）図は（ｂ）図及び（ｃ）図に示したフリップフロップの動作を示すタイミングチャート。
【符号の説明】
３１−１〜３１−ｎ，３４，５２…フリップフロップ、３２…スキャン信号入力回路、３３…リセット信号入力回路、３５，３６，３７，５３，５４，５５…クロックドインバータ、３８，３９，４０，５６，５７…インバータ、４１，５８…ラッチ回路、５０…クロック信号レベル固定回路、５１…帰還回路、Ｄ…データ入力端子、Ｑ…データ出力端子、ＳＩ…スキャンテスト用データ入力端子（外部入力端子）、ＳＯ…スキャンテスト用データ出力端子（外部出力端子）、ＣＫ…クロック入力端子、ＲＳ…リセット信号、ＣＬＫ，ＣＬＫ’，φ，φ１〜φ３，／φ１〜／φ３…クロック信号。
Claims (8)
- 各々のデータ入力端子とデータ出力端子が相互に縦続接続され、クロック入力端子に供給された信号に応答して動作するパルス駆動型の複数のフリップフロップを備え、
前記複数のフリップフロップはそれぞれ、
入力端子が前記データ入力端子に接続され、前記クロック入力端子に供給される、ハイレベルの期間がロウレベルの期間よりも短いパルス状の第１のクロック信号に応答して動作する第１のクロックドインバータと、
前記第１のクロックドインバータの出力端子に接続され、前記クロック入力端子に供給される前記第１のクロック信号に応答して動作する第１のラッチ回路と、
入力端子が前記第１のクロックドインバータの出力端子に接続され、出力端子が前記データ出力端子に接続された第１のインバータとを含み、
前記複数のフリップフロップのリセット時に、前記第１のクロック信号をハイレベルに固定し、前記複数のフリップフロップのデータ入力端子とデータ出力端子を導通させ、初段のフリップフロップにおける前記データ入力端子にリセット信号を入力して転送することにより、前記複数のフリップフロップをリセットすることを特徴とする半導体集積回路装置。 - デューティーが等しいクロック信号のハイレベルの期間をロウレベルの期間よりも短く設定する波形整形回路と、前記波形整形回路の出力信号とリセット信号との論理和を取り、前記複数のフリップフロップのクロック入力端子に供給する論理回路とを有し、前記複数のフリップフロップのクロック入力端子に、各々のフリップフロップのデータ入力端子とデータ出力端子を導通させるハイレベルに固定された信号を入力するクロック信号レベル固定回路を更に具備することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記複数のフリップフロップの少なくとも１つは、各々が外部入力端子と外部出力端子を有することを特徴とする請求項１または２に記載の半導体集積回路装置。
- 前記複数のフリップフロップの少なくとも１つは、入力端子がスキャンテスト用のスキャンデータ入力端子に接続され、出力端子が前記第１のクロックドインバータの出力端子に接続され、パルス状の第２のクロック信号に応答して動作する第２のクロックドインバータと、入力端子が前記第２，第３のクロックドインバータの出力端子に接続され、出力端子がスキャンテスト用のスキャンデータ出力端子に接続された第２のインバータとを更に備えることを特徴とする請求項２に記載の半導体集積回路装置。
- 前記ラッチ回路は、入力端子が前記第１，第２のクロックドインバータの出力端子に接続された第３のインバータと、入力端子が前記第３のインバータの出力端子に接続され、出力端子が前記第１，第２のクロックドインバータの出力端子に接続され、前記第１，第２のクロック信号に同期した第３のクロック信号に応答して動作する第３のクロックドインバータとを備え、前記第３のクロック信号は、前記第１のクロック信号と前記第２のクロック信号との論理和に等しい信号であることを特徴とする請求項４に記載の半導体集積回路装置。
- 前記縦続接続された複数のフリップフロップの少なくとも１つにフィードバックループを有する回路が接続されている場合に、前記フィードバックループを有する回路が接続されたフリップフロップは、外部入力端子と外部出力端子とを有し、前記外部入力端子からリセット信号が入力されることを特徴とする請求項１乃至５いずれか１つの項に記載の半導体集積回路装置。
- 前記縦続接続された複数のフリップフロップの中の“０”にリセットされるフリップフロップに、“１”にリセットされるフリップフロップが介在されている場合に、前記“１”にリセットされるフリップフロップは、外部入力端子と外部出力端子を有し、前記外部入力端子からリセット信号が入力されて“１”に初期設定されることを特徴とする請求項１乃至５いずれか１つの項に記載の半導体集積回路装置。
- 前記外部入力端子は、スキャンテスト用のデータ入力端子であり、前記外部出力端子は、スキャンテスト用のデータ出力端子であることを特徴とする請求項６または７に記載の半導体集積回路装置。
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