JP4099261B2 - 次のドミノ論理段による評価の完了に基づいてプリチャージを制御するドミノ論理回路と装置と方法 - Google Patents
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- 238000011156 evaluation Methods 0.000 title claims description 119
- 238000000034 method Methods 0.000 title description 26
- 230000004044 response Effects 0.000 claims description 29
- 230000007704 transition Effects 0.000 description 49
- 230000008878 coupling Effects 0.000 description 17
- 238000010168 coupling process Methods 0.000 description 17
- 238000005859 coupling reaction Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 13
- 230000000295 complement effect Effects 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 10
- 239000004020 conductor Substances 0.000 description 8
- 230000003068 static effect Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
Description
【発明の属する技術分野】
この発明はドミノ論理技術に関するもので、より詳しくは、次のドミノ論理段による評価の完了に基づいてプリチャージを制御するドミノ論理回路と装置と方法に関する。
【0002】
【従来の技術】
多くの回路応用において、回路の動作速度を上げることが望ましい。例えばマイクロプロセッサの設計では、マイクロプロセッサの速度を制限したり速度に影響したりする回路の調査が常に行われ、マイクロプロセッサの全体の速度を上げるよう再設計される。速度が上がると性能が上がり、したがってより詳細で高度な処理をより短時間に行うことができる。
【0003】
マイクロプロセッサや速度が重要なその他の回路の速度を上げるため、現在は静的論理トランジスタ回路より速度が速いドミノ論理トランジスタ回路がよく用いられる。ドミノ論理回路の特徴は2つの相で動作することである。まず、プリチャージ相中にプリチャージノードを第1のポテンシャルに設定する。次に、評価相中にその回路で表される論理条件が満たされるとプリチャージノードを放電して回路の論理出力を変える。言い換えると、プリチャージ相が終わったときに、プリチャージノードにより第1の論理状態がドミノ論理回路から出力される。その後で評価相中にプリチャージノードを放電すると、ドミノ論理回路の出力は第1の論理状態とは異なる第2の論理状態を表す。更に、1個または数個のnチャンネルトランジスタを用いてプリチャージから放電に移行して放電により状態を変化させると、従来の静的回路の動作より速度が速くなる。従来の回路では、ある場合にはnチャンネルトランジスタの網を用いて1つの移行を行い、別の場合にはpチャンネルトランジスタの網を用いて逆の移行を行う。
【0004】
ドミノ論理トランジスタ回路の一例として保持時間ラッチがある。保持時間ラッチは一般にドミノ論理回路の特徴として上に述べた論理に従うが、後で詳細に説明するように、ラッチをプリチャージするときの遅れも利用する。詳しく言うと、保持時間ラッチは次のドミノ論理段にデータ信号を出力し、次のドミノ論理段は保持時間ラッチとは異なる相で評価する。保持時間ラッチがその評価相を終了すると、次の段は保持時間ラッチからのデータに基づいて評価相を実行する。次の段が評価相を開始すると同時に、保持時間ラッチはプリチャージ相を開始する。しかしこの時点の後にわずかな時間遅れを設けるよう設計すると、制御信号が変化することにより保持時間ラッチがプリチャージ相を開始しても、その前の評価相からの保持時間ラッチの出力はまだ有効である。保持時間と呼ぶこの時間中に、次の段は保持時間ラッチからの有効なデータに基づいて一般にトリガする(すなわち評価する)ことができる。したがって、複雑な追加のラッチ回路を設ける必要なく、この接続またはこれに似た接続によりデータは回路内を伝播する。
【0005】
【発明が解決しようとする課題】
上述の方法は回路の動作速度を上げるための代表的な方法であるが、種々の制限や欠点がある。例えば、保持時間ラッチの長さは次の段がトリガできるだけ十分長くなければならない。したがって保持時間ラッチと次の段との間に実際上「競走」が生じる。すなわち、次の段は保持時間ラッチからのデータに基づいてトリガするために競走し、保持時間ラッチは次のプリチャージ動作を開始するために競走する。また、次のプリチャージ動作がある点に達すると有効なデータを打ち消すので保持時間が終わる。したがって、次の段がトリガする前に保持時間ラッチがこの臨界のプリチャージ点に達した場合は回路は目的を達することができず、データの完全性が失われる。本発明者はこの点を考慮して、回路の速度を上げると同時に、現在の方法に比べてドミノ論理のデータの完全性が失われる可能性の少ない種々の実施の形態を以下に示す。
【0006】
【課題を解決するための手段】
一実施形態では、論理回路は第1相のドミノ論理回路と第2相のドミノ論理回路を備える。各ドミノ論理回路は、プリチャージノードと、プリチャージ相中に導通したときにプリチャージノードをプリチャージ電圧に結合する結合装置と、プリチャージノードに接続し、評価相中に導通したときにプリチャージノードをプリチャージ電圧とは異なる電圧に結合する放電路を備える。更に、各ドミノ論理回路はプリチャージノードに結合してプリチャージノードの電圧に応じて出力を与えるインバータを備える。第1相のドミノ論理回路のインバータの出力は第2相のドミノ論理回路の放電路の導通を制御するよう接続する。論理回路は、クロック信号を与える導体と、クロック信号が第1状態から第2状態に移行するのに応じて第1時刻に第1相のドミノ論理回路の評価相を開始する回路を更に備える。また論理回路は、第1時刻の後の第2時刻に第2相のドミノ論理回路の評価相を開始する回路と、前記第2時刻の後の第3時刻に第1相のドミノ論理回路のプリチャージ相を開始する回路を備える。前記第3時刻は複数の事象の最後のものに対応する。複数の事象の1番目はクロック信号が前記第2状態から第1状態に移行することである。複数の事象の2番目は、第2相のドミノ論理回路の放電路が第2相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより第2相のドミノ論理回路のプリチャージノードの電圧が第2相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することである。その他の回路や装置や方法についても開示して特許を請求する。
【0007】
【発明の実施の形態】
【実施例】
図1aは従来のドミノ回路装置10の略図であって、この技術では保持時間ラッチと呼ぶことがある。装置10は2つの異なる相で動作する回路を含むので、縦の点線によりこれらの2つの相回路を分離する。点線の左側を見ると、相1の回路12はドミノ論理回路段を含み、この段は、プリチャージトランジスタ12PTと、放電ノード12PNと、出力装置である出力インバータ12INと、論理回路12L および放電トランジスタ12DTを含む放電路を備える。図1aの点線の右側はドミノ論理段を含む相2の回路14であり、同様に、プリチャージトランジスタ14PTと、プリチャージノード14PNと、出力インバータ14INと、論理回路14L および放電トランジスタ14DTを含む放電路を備える。更に、装置10はクロック信号を与える導体を備える。クロック信号はプリチャージトランジスタ12PTおよび放電トランジスタ12DTのゲートにインバータ16を通して接続し、またプリチャージトランジスタ14PTおよび放電トランジスタ14DTのゲートに直接接続する。相回路12と14の種々の接続と相互作用について、以下に詳細に説明する。
【0008】
相1の回路12において、プリチャージトランジスタ12PTはpチャンネルトランジスタであって、図1に示すnチャンネルトランジスタより一般に小さい。プリチャージトランジスタ12PTのソースは装置電圧レベル(例えば、VDD) の電源に接続し、ドレインはプリチャージノード12PNに接続する。上に述べたように、クロック信号の補信号はプリチャージトランジスタ12PTのゲートに接続し、また放電トランジスタ12DTのゲートに接続する。放電トランジスタ12DTはnチャンネルで、そのソースは低基準電圧(例えば、接地)に接続し、そのドレインはノード12N に接続する。プリチャージノード12PNとノード12N の間に論理回路12L が接続する。
【0009】
論理回路12L の特定の論理は任意の種類の論理式を実現してよい。例えば、論理回路12L は種々の方法で接続する多数のトランジスタを含んでこれらの論理式を実現し、また論理機能は、特定のトランジスタ構成とこれらのトランジスタのゲートに接続する個々の入力信号に基づいて決定される。ここでは特定の論理式や入力は重要でなく、「入力」という記号は、この信号が静的、動的またはその両者の任意の種々の回路から来てよいことを一般的に示す。しかし注目すべきことは、論理回路12L で形成される論理式が真のとき論理回路12L を通して導通路が形成され、プリチャージノード12PNとノード12N が接続することである。更に、クロック信号の補信号は放電トランジスタ12DTのゲートに接続しており、クロック信号が低のときその補信号は高であって、放電トランジスタ12DTも導通する。論理回路12L で実現される論理式が真のときにこの導通が起こると、プリチャージノード12PNから接地まで放電路が形成され、プリチャージノード12PNのプリチャージ電圧(すなわち、VDD) は接地に放電する。
【0010】
元に戻って、プリチャージノード12PNは出力インバータ12INの入力にも接続する。出力インバータ12INは回路12の出力信号(すなわち、論理回路12L の論理式の結果)を出す。ところで図の出力インバータ12INのインバータ記号の上半分と下半分に短い斜線がある。この明細書では、この記号の上側の斜線はインバータの出力からその入力にフィードバックがかかるようにpチャンネルトランジスタ(図に明示していない)を接続していることを示し、この記号の下側の斜線はインバータの出力からその入力にフィードバックがかかるようにnチャンネルトランジスタ(図に明示していない)を接続していることを示している。
【0011】
フィードバックpチャンネルトランジスタに関し述べると、そのゲートは対応するインバータの出力に接続し、フィードバックpチャンネルトランジスタのソースはVDDに接続し、フィードバックpチャンネルトランジスタのドレインは対応するインバータの入力に接続する。したがって当業者が理解するように、プリチャージ電圧が図1の所定のプリチャージノードに接続していないときも(例えば、後で説明する評価相中)、プリチャージノードが対応する放電路により放電しない限り、フィードバックpチャンネルトランジスタはインバータの入力の高信号を保持する。フィードバックnチャンネルトランジスタに関しても、同様にそのゲートはインバータの出力に接続し、そのソースは接地に接続し、そのドレインはインバータの入力に接続する。したがって当業者が理解するように、入力信号によりまず論理回路12L が導通すると、その後評価相中にこの信号により導通しなくなっても、プリチャージトランジスタ12PTが導通してプリチャージノードが再びプリチャージされるまでは、フィードバックnチャンネルトランジスタはインバータの入力の低信号を保持する。
【0012】
相2の回路14に関して述べると、回路要素は一般に上に述べた相1の回路12と同様に接続されているが、論理回路14L の入力と位相2の回路14の出力は異なっている。したがって以下に入力と出力については説明するが、回路の残部の詳細についてはここで再び説明しないので、対応する詳細については相1の回路12に関する説明を参照していただきたい。
【0013】
相2の回路14の入力について述べると、その論理回路14L の少なくとも1入力は相1の回路12の出力から与えられるので、図に示すように出力インバータ12INから論理回路14L に接続する。論理回路14L は論理回路12L と同様に論理式を表す。やはり特定の式が重要ということはないが、後で説明する理由から、論理回路14L の式を実行する入力の少なくとも1つは相1の回路12から出力する入力信号であることが必要である。したがって、インバータ12INから論理回路14L に有効な出力が与えられる場合だけ、論理回路14L はその論理式を正しく評価する。
【0014】
相2の回路14の出力は、図では単に次の段(図示せず)に進むと示しているだけである。これは例を示したものであって、出力の接続性はこの導入部の説明を理解する上で重要ではない。すなわち、この出力は種々の異なる回路に接続してよい。例えば、(1)相2の回路14と同じ相で動作する回路、(2)相1の回路12と同じ相で動作する回路、(3)相1の回路12および相2の回路14とは異なる相で動作する回路、(4)相制御回路とは逆の静的回路、など。
【0015】
装置10の動作は、図1bの従来のタイミング図を参照すれば理解することができる。しかしこの図を検討する前に注意したいことは、装置10は相1の回路12の出力と相2の回路14の入力との間に別の複雑なラッチ構造を含まないことである。このような追加の構造がなくても装置10が動作する理由を図1bを参照して説明する。図1bにおいて、まず信号の行を上から下まで説明し、次にこれらの信号が示す動作を詳細に分析する。図1bの第1(すなわち最も上)の行は単にクロック信号の状態を示し、第2行と第3行は相1の回路12と相2の回路14にそれぞれ与えられる相制御信号を示す。図1bの第4行と第5行は相1の回路12と相2の回路14の出力のデータ値をそれぞれ示す。
【0016】
図1bの特定の信号を見るに当たって、装置10は時刻t0まで定常状態で動作していると仮定する。t0とt1の間ではクロック信号は高である。クロック信号が高なので相1の回路12はプリチャージ相の動作中である。相1の回路12について詳しく述べると、高いクロック信号はpチャンネルプリチャージトランジスタ12PTおよびnチャンネル放電トランジスタ12DTのゲートに反転して与えられる。これらのトランジスタの導電率の型に従って、プリチャージトランジスタ12PTは導通し、放電トランジスタ12DTは導通しない。プリチャージトランジスタ12PTが導通するとプリチャージノード12PNはVDDに上昇し、この信号が出力インバータ12INにより反転して、t0とt1の間で相1の回路12の出力(すなわち、図1bの第4行)は低になる。更に、t0とt1の間ではクロック信号が高なので、相2の回路14は評価相の動作中である。より詳しく述べると、高いクロック信号はpチャンネルプリチャージトランジスタ14PTおよびnチャンネル放電トランジスタ14DTのゲートに直接接続する。これらのトランジスタの導電率の型に従って、プリチャージトランジスタ14PTは導通せず、放電トランジスタ14DTは導通する。放電トランジスタ14DTが導通するので相2の回路14は評価相になり、論理回路14L で実現される論理式が真のとき、プリチャージノード14PNに以前にプリチャージされた電圧は接地に放電する。この場合、プリチャージノード14PNの電圧は出力インバータ14INにより反転し、t0とt1の間で相2の回路14の出力(すなわち、図1bの第5行)は上昇する。
【0017】
t1で、相回路12と14へのクロック信号は共に逆レベルに移行する。したがってt1で相2の回路14は評価相の動作を終了し、インバータ14INの出力には有効なデータが存在する。しかしt1の直後にpチャンネルプリチャージトランジスタ14PTのゲートの信号は高から低に移行する。したがってpチャンネルプリチャージトランジスタ14PTは導通を開始し、プリチャージノード14PNの電圧は上昇を開始する(直前の評価相で放電したと仮定する)。しかしpチャンネルプリチャージトランジスタ14PTの応答時間の遅れのために、プリチャージノード14PNが低から完全に高レベルにプリチャージされるまでにいくらか時間が経過する。その結果、t1の後の対応する時間(図1bにth で示す)が経過した後で、相2の回路14の出力(すなわち、インバータ14INの出力)はプリチャージ効果により高から低に移行する。言い換えると、相2の回路14からのデータ出力は、この回路に接続するクロック信号が切り替わってその段が評価相の動作からプリチャージ相の動作に変化しても、th で示すある短時間すなわち「保持時間」は保持される(すなわち、有効である)。
【0018】
t1以後は、上に述べたように相2の回路14によりデータが保持されるだけでなく、相1の回路12は評価相の動作に入る(すなわち、クロック信号が移行したために放電トランジスタ12DTは導通する)。したがって相1の回路12は受けた入力に基づいて評価を行い、その放電路がそのプリチャージノード12PNを放電した場合は、図1bの第4行に示すようにt1の少し後にその出力は上昇する。
【0019】
保持時間に関する相2の回路14の動作についての上述の説明から、保持時間ラッチとしての相1の回路12の動作は、t2以後および相2の回路14に与えるデータに関して明らかである。特定して述べると、t2でクロック信号は再び移行する。これに応じて、相1の回路12の相制御により回路12はプリチャージを行い、相2の回路14の相制御により回路14は評価を行う。しかし相1の回路12に関して述べると、t2以後にpチャンネルプリチャージトランジスタ12PTがそのプリチャージノード12PNをVDDに引き上げるまでにいくらかの時間が必要である。したがってこの時間中は、相1の回路12からのデータ出力は一時的に有効であり、この時間も図1bのt2の後の保持時間th で示される。またこの保持時間中は、相2の回路14はすでに切り替わって評価相を実行している。したがって相1の回路12のth がt2以後の十分長い時間と仮定すると、相2の回路14は、相1の回路12からの一時的に有効なデータ出力を含む入力に基づいて評価を行う。したがって相2の回路14は再び評価を行い、その論理式が真のときはそのプリチャージノード14PNは放電して、図1bの第5行に示すようにt2の少し後に出力は上昇する。
【0020】
このように、相1の回路12の出力を相2の回路14の入力に順に接続することにより、前の回路12からのデータに基づき、しかも追加のラッチを必要とせずに、相2の回路14により評価を行うことができる。更に、図1bの残りの部分から当業者が理解するように、図1aの2つの相回路の間と同様にデータが続けばこの考え方はいつでも適用することができる。更にこの同じ態様は、異なる時刻にクロックしてプリチャージする別の順次の回路を装置10が含む場合や、各相回路がその相回路のクロック信号に接続する2つ以上のドミノ論理段を含む場合にも適用できる。更に、図1aは簡単化して2つの順次の回路だけを示しているが、簡単化しないときは、一般に図1aの1つまたは複数の回路は、1つまたは複数の相回路へのラッチされた入力を混合したより大きな回路の一部である。
【0021】
図1aの構造と図1bのタイミング図に関する説明から、ドミノ論理回路の順次の相を接続するときは複雑なラッチは必ずしも必要ないことが分かった。しかし本発明者が理解するところでは、この従来の方法には限界がある。1つの重要な例として、装置10を正しく動作させるには、th という時間はデータ出力に基づいて次の段がth の間に正しくトリガできる十分な時間でなければならない。例えば、相1の回路12がth の間に有効なデータを出力すると、t2の後で相2の回路14はそのデータに基づいて評価する。しかしth の継続時間が短い場合、すなわちプリチャージノード12PNがより速くプリチャージされた場合は、相2の回路14が評価する機会がない内に、出力インバータ12INから出力されるデータがプリチャージ電圧により上書きされる可能性がある。したがって、前に簡単に述べたように常に「競走」が行われ、保持時間ラッチの後の段は保持時間ラッチがプリチャージされる前に評価を行わなければならない。しかし後で詳細に説明するように、この発明によりこの問題はなくなり、更に別の利点も得られる。
【0022】
図2aはこの発明の第1のドミノ回路装置18の略図である。装置18はいくつかの点で上の図1の装置10と同じであるが、混同を避けるために以下の説明では図2aに異なる参照番号を用いる。しかし前に説明した種々の概念の詳細については再び説明しない。装置18を見ると異なる相で動作する回路が含まれているので、やはり縦の点線でこれらの相回路を一般に分離する。点線の左側を見ると相1の回路20は、プリチャージトランジスタ20PTと、プリチャージノード20PNと、出力インバータ20INと、論理回路20L および放電トランジスタ20DTを含む放電路を含むドミノ論理回路段を備える。図2aの点線の右側は相2の回路22であって、同様にプリチャージトランジスタ22PTと、プリチャージノード22PNと、出力インバータ22INと、論理回路22L および放電トランジスタ22DTを含む放電路を含むドミノ論理段を備える。
【0023】
また装置18はクロック信号を供給する導体を備える。クロック信号は図1aに示す装置10とは異なる方法で接続されている。詳しく言うと、相1の回路20では、クロック信号はやはりインバータ24を通してnチャンネル放電トランジスタ20DTのゲートに接続するが、pチャンネルプリチャージトランジスタ20PTのゲートにはこの補信号を直接接続しない。クロック信号は論理NAND回路26の第1入力に接続し、論理NAND回路26の出力がpチャンネルプリチャージトランジスタ20PTのゲートに接続する。論理NAND回路26の第2入力については後で説明する。相2の回路22では、クロック信号はpチャンネルプリチャージトランジスタ22PTおよびnチャンネル放電トランジスタ22DTのゲートに直接接続する。
【0024】
相1の回路20内の接続について更に詳細に説明する。プリチャージトランジスタ20PTのソースは装置電圧レベル(例えば、VDD) の電源に接続し、そのドレインはプリチャージノード20PNに接続する。また繰返しになるが、論理NAND回路26の出力はプリチャージトランジスタ20PTのゲートに接続する。上に述べたようにクロック信号の補信号は放電トランジスタ20DTのゲートに接続し、トランジスタ20DTはnチャンネルで、そのソースは低基準電圧(例えば、接地)に接続し、そのドレインはノード20N に接続する。プリチャージノード20PNとノード20N の間に論理回路20L が接続する。この場合も論理回路20L の特定の論理は任意の種類の論理式を実現してよく、この式は論理式を実現するトランジスタ構成に基づいて最終的に決定される。図2aではこれらのトランジスタの入力は一般に「入力」で示しているが、これはこれらの信号が静的、動的またはその両者の任意の種々の回路から来てよいことを意味する。また論理回路20L で形成される論理式が真のとき論理回路20L を通して導通路が形成され、プリチャージノード20PNとノード20N は接続する。更に、前に述べたようにクロック信号の補信号は放電トランジスタ20DTのゲートに接続しており、クロック信号が低のときその補信号は高であって、放電トランジスタ20DTは導通する。論理回路20L で実現される論理式が真のときにこの条件が起こると、プリチャージノード20PNから接地まで放電路が形成され、プリチャージノード20PNのプリチャージ電圧(すなわち、VDD) は接地に放電する。
【0025】
相1の回路20の出力は相2の回路22の入力として接続する。詳しく言うと、プリチャージノード20PNは出力インバータ20INの入力に接続する。出力インバータ20INのインバータ記号の上半分には短い斜線がある。この明細書では、この記号はインバータの出力からその入力にフィードバックがかかるようpチャンネルトランジスタ(図に明示していない)を接続していることを示す。詳しく言うと、フィードバックpチャンネルトランジスタのゲートは対応するインバータの出力に接続し、フィードバックpチャンネルトランジスタのソースはVDDに接続し、フィードバックpチャンネルトランジスタのドレインは対応するインバータの入力に接続する。出力インバータ20INの出力は、相2の回路22の論理回路22L の入力として接続する。これについては後で詳細に説明する。
【0026】
相2の回路22の残部の接続は次の通りである。プリチャージトランジスタ22PTのソースは装置電圧レベル(例えば、VDD) の電源に接続し、そのドレインはプリチャージノード22PNに接続し、そのゲートはクロック信号に直接接続する。クロック信号は放電トランジスタ22DTのゲートにも接続する。放電トランジスタ22DTはnチャンネルであって、そのソースは低基準電圧(例えば、接地)に接続し、そのドレインはノード22N に接続する。またプリチャージノード22PNとノード22N の間に論理回路22L が接続する。この場合も論理回路22L の特定の論理は任意の種類の論理式を実現してよく、この式は論理式を実現するトランジスタ構成により決定される。上に述べたように、これらの入力の1つは相1の回路20の出力から与えられるが、他の回路からの別の入力も受ける。いずれにしても、論理回路22L で形成される論理式が真のとき論理回路22L を通る導通路が形成され、プリチャージノード22PNとノード22N は接続する。
【0027】
また、前に述べたようにクロック信号は放電トランジスタ22DTのゲートに接続する。したがってクロック信号が高のときは放電トランジスタ22DTも導通し、論理回路22L で実現される論理式が真のときにこの条件が起こると、プリチャージノード22PNから接地まで放電路が形成され、プリチャージノード22PNのプリチャージ電圧(すなわち、VDD) は接地に放電する。最後に、プリチャージノード22PNは出力インバータ22INの入力に接続する。図2aの出力インバータ22INには上半分と下半分の斜線があるので、上の約束に従って上と同じ方法で構成されるnチャンネルおよびpチャンネルのフィードバックトランジスタを含む。最後に、図では相2の回路22の出力は単に次の段(図示せず)に進むが、これは単なる例としてこのように示したものである。従ってこの出力の接続性はこの発明の理解には重要ではなく、この出力は種々の異なる動的回路または静的回路に接続してよい。また動的回路の位相は相2の回路22に対して同じでも外れていてもよい。
【0028】
上記に加えて、図2aの別の態様は相2の回路22の出力に評価完了指示回路28を含むことである。後で詳細に示す理由から、評価完了指示回路28と相2の回路22の出力は相2の回路22の出力から評価完了指示回路28に向かう点線により接続する。このように点線を用いたのは、実施の形態によってこれらの2つの要素の接続は直接的にも間接的にもなるからである。両方の場合を後で詳細に説明する。
【0029】
まず、一般的に述べると評価完了指示回路28は、相2の回路22が相1の回路20からの入力に基づいて評価を完了したことを示すために設けられている。特にドミノ論理回路では、相2の回路22はプリチャージした後で評価相を開始し、その論理回路22L で実現される論理式が真かどうか判定する。評価相全体の長さは、相2の回路22が次のプリチャージをいつ開始するかにより決まる。実際の論理式の判定は評価相の開始から終了までの間に行われる。論理式が真のときプリチャージノード22PNは放電を開始し、プリチャージノード22PNは最終的に十分低い電圧に達して出力インバータ22INをトリガする。この出力インバータ22INのトリガは評価が完了したことを表す(しかし評価相は必ずしも完了せず、クロック信号が高である間は続く)。このシーケンスにより、好ましい実施の形態の評価完了指示回路28は評価の完了を示す機能を有する。図2aではこれを完了信号で示す。
【0030】
評価完了指示回路28の機能は上記の通りであるが、点線の矢印に戻ると、実線ではなく点線を用いたのは直接接続または間接結合を表すためである。直接接続の場合は完了信号はインバータ22INの出力に直接応じる。この場合は、実際には評価完了指示回路28は出力インバータ22INの出力に接続し、出力インバータ22INのトリガを検出して完了信号を出す。間接結合の場合は、完了信号は評価相の開始後にトリガされる十分な時間をインバータ22INの出力が持ったことの予測である。この場合は評価完了指示回路28は必ずしも出力インバータ22INに接続されないが、完了信号を与える出力のモデルを作ることができる。その生成の方法に関わらず、完了信号は論理NAND回路26の第2入力として接続する。したがって論理NAND回路26の出力は、2つの事象、すなわち(1)クロック信号の低から高への移行と、(2)完了信号の生成、の遅い方まで高のままである。論理NAND回路26の出力はpチャンネルプリチャージトランジスタ20PTのゲートに接続するので、当業者が理解するように、相1の回路20はこれらの2つの事象が起こるまではプリチャージしない。これについては後で説明する。
【0031】
先に進む前に注意すると、図2aの中の回路は所定の経路に沿った2つの回路だけを示しているが、実際には経路に2つ以上の回路が含まれることが多い。更に、各回路は一般に多数の入力と多数の出力を有する全回路網の一部である。このような網では、ある所定の時間には網の中に種々の回路を含む第1経路が形成され、別の時間には網を通して第1経路と同じ回路を含みまたは含まない異なる回路を網の中に含む別の経路が形成される。最後に、このような回路の網の形成はこの技術ではよく知られている。
【0032】
装置18の動作は図2bのタイミング図を参照すると理解できる。まず、図の上から下までの各行を説明すると、第1行はクロック信号であって、相2の回路22に直接接続してその相動作を制御する。したがって、相2の回路22の相制御を示す第3行は単に第1行と同じ信号を追跡する。図2bの第2行は相1の回路20の相制御を示す。前に述べたように、相1の回路20のプリチャージ相の開始はクロック信号により直接制御されるのではなく、論理NAND回路26の出力により制御される。したがって図2bの第2行は図1bの場合のようにクロック信号の補信号を単に追跡するのではない。この対比は後の説明を読めばよく分かる。その説明に入る前に図2bの残りの行を説明すると、第4行と第5行は相1の回路20と相2の回路22のデータ出力をそれぞれ示す。最後に図2bの最も下の行は評価完了指示回路28の完了信号出力を示す。上に説明したように、相2の回路22のプリチャージノード22PNの電圧が、放電して出力インバータ22INをトリガするのに十分な時間を持ったときにこの信号出力が生成される。
【0033】
図2bの特定の信号を見るに当たって、装置18は時刻t0まで定常状態で動作していると仮定する。t0の直後の信号の移行はt2の後に起こる移行の繰り返しと同等なので、ここでは詳細に説明しない。t0の中央から先を見ると、相1の回路20はプリチャージ相の動作中であり、相2の回路22は評価相の動作中であって、相2の回路22はその評価したデータを出力中である。定義により評価は完了しているので、図2bの最後の行に完了信号が生成されている。
【0034】
t1で、クロック信号は高から低に移行して、高信号を相1の回路20の放電トランジスタ20DTに与え、低信号を相2の回路22のプリチャージトランジスタ22PTと放電トランジスタ22DTに与える。その結果、図2bの第2行と第3行はそれぞれ各相回路への評価制御信号とプリチャージ制御信号を示す。相1の回路20はクロック信号のこの移行に応じて評価を行うので、t1に続く短い遅れの後で相1の回路20は図2bの第4行に示す有効なデータを出力する。また相2の回路22はクロック信号のこの移行に応じてプリチャージするので、t1に続く短い遅れの後で相2の回路22の出力は図2bの第5行に示すようにゼロに落ちる。
【0035】
t2で、クロック信号は低から高に移行する。この移行からの接続は相1の回路20と相2の回路22とで異なるので、各回路に与える効果は従来の技術のように単に相補的ではない。このクロック信号移行が異なる相回路に与える異なる効果について以下に説明する。
【0036】
相2の回路22では、クロック信号は放電トランジスタ22DTのゲートに直接接続しているので、クロック信号が低から高に移行するとプリチャージトランジスタ22PTは導通を停止し、放電トランジスタ22DTは導通を開始する。したがって、その入力によって論理回路22L を通る導通路が形成されると、相2の回路22は評価を行う。したがってt2で、相2の回路22は図2bの第3行に示すように評価相の動作を開始する。
【0037】
相1の回路20では従来の技術とは異なり、クロック信号の補信号がプリチャージトランジスタ22PTのゲートに直接接続するのではなく、クロック信号が論理NAND回路26に入力として接続する。したがってt2でクロック信号が低から高に移行しても、それだけでは相1の回路20のプリチャージ相の動作は開始しない。また、クロック信号は反転して従来の技術と同様に放電トランジスタ20DTのゲートに接続するので、t2の直後に次のようになる。まず、クロック信号が移行したため放電トランジスタ20DTは導通を停止し、相1の回路20の評価相の動作は終了する。しかしt2の直後は、相2の回路22はその評価相を開始したばかりであってその出力インバータ22INをトリガする十分な時間を持っていない(少なくとも現在の評価相中は)ので、完了信号は生成されない。t2の直後はプリチャージトランジスタ20PTも導通しないので、t2でクロック信号が移行した後は、相1の回路20は実質的に評価相の動作中でもプリチャージ相の動作中でもない。
【0038】
t2の後の時刻t2a で、相2の回路22はその評価を完了する。すなわち、その論理式が真のときに出力インバータ22INをトリガするのであれば、この動作はt2a までに起こる。したがってt2a で、評価完了指示回路28は図2bの最も下の行に示すように完了信号を出す。前に述べたように、完了信号は論理NAND回路26に入力として接続し、またこのNAND回路はクロック信号が低から高に上昇したt2に、別の入力として高信号をすでに受けている。したがって論理NAND回路26での遅れの後、t2b で論理NAND回路26の出力は高から低に落ちて、図2bの第2行の時刻t2b に示すようにpチャンネルプリチャージトランジスタ20PTにプリチャージ制御を与える。これに応じてプリチャージトランジスタ20PTは導通を開始し、短い保持時間th の後にプリチャージノード20PNを引き上げ、これを更に反転して、図2bの第4行の時刻t2b の後に示すようにインバータ20INから出力する。
【0039】
ここまで、図2bに示す装置18の動作について種々の観察をおこなった。上記の動作は、相1の回路20は次の2つの事象、すなわち(1)クロック信号の立ち上がり端と、(2)完了信号の生成、の遅い方までプリチャージを行わないことを示す。当業者が理解するように、プリチャージをこのようにして遅らせると、相1の回路20からの有効な出力が次のプリチャージにより上書きされる前に、相1の回路20は相2の回路22がその評価を行うだけの十分な長さの有効な出力を必ず保持する。したがって、図1に関連して説明した順次の段の間の競走はなくなる。その結果、この実施の形態は従来の方法より勝れた性能を提供し、後の段が評価を行う前に第1段がプリチャージを行うというような回路の失敗の可能性がなくなる。更に、この実施の形態は種々の方法で実現してよく、また更に別の文脈に適用することができる。これらの概念については後で詳細に説明する。
【0040】
上記から当業者が理解するように、論理NAND回路26は2つの信号の遅い方がその入力に達するまで相1の回路20のプリチャージを遅らせる。この2つの信号とは、完了信号の生成とクロック信号の低から高への移行である。しかし先に進む前に注意すると、図2bにはクロック信号が低から高に移行した後で完了信号が生成される場合を示したが、この実施の形態では、これらの2つの事象が時間的に逆になる場合、すなわち完了信号が生成された後で低から高へのクロック信号の移行が論理NAND回路26に達した場合も、相1の回路20または同等のドミノ論理段のプリチャージ相は遅らされる。相1の回路20のプリチャージ相をトリガするのはこれらの2つの事象の遅い方であると上に述べたのはこのためである。これらの事象が逆の順序で起こる例を、図2cに関連して以下に説明する。
【0041】
図2cは図2aの装置18を示すが、図2cは後で説明するように追加の相1回路29も含む。特に前に述べたように、図2aの回路は所定の経路に沿う2つの回路だけを示したものであるが、この経路は3つ以上の回路を含んでよい。この点で図2cの相1の回路29は相1の回路20と相2の回路22の間に置かれており、この追加されたドミノ論理回路段もクロック信号の相1で動作する。相1の回路20と同様に相1の回路29は、プリチャージトランジスタ29PTと、出力インバータ29INの入力に接続するプリチャージノード29PNと、論理回路29L を備える。しかし対照的に、相1の回路29は自身の放電トランジスタを持たない。従来の技術でも図2cの構成と同様に、相1の回路29のような多数の後続段(それぞれ放電トランジスタを持つ場合と持たない場合がある)を経路内に持つことが多い。
【0042】
いずれにしても、相回路のグループ内の最終段は次の順次の相回路の第1段に出力を与える保持時間ラッチとして動作してよく、この明細書の教示に従って構成することができる。最後に相1の回路29のプリチャージ相のタイミングに関して述べると、順次のドミノ論理段を有しかつこれらの段が各自の放電トランジスタを持たない従来の回路では、クロック信号の移行を多数のインバータなどを通すなどにより、クロック信号の移行がこれらの後続の各段のプリチャージトランジスタに与える影響を遅らせるのが普通である。したがって相1の回路29もクロック信号の導体に結合する2個のインバータ29D1と29D2を備え、クロック信号が移行すると、この移行を2個のインバータで遅らせた後で相1の回路29に送る。
【0043】
相1の回路29のプリチャージ相の動作のタイミングに移り、参考のためにまず同等の回路の従来の動作を述べる。この同等の回路は、放電トランジスタを持たずかつプリチャージのための遅れたクロック信号移行を受ける後続の段である。従来の段は、遅れたクロック信号移行がプリチャージトランジスタのゲートに達するとプリチャージ相の動作を開始する。しかし従来の構成とは対照的に、相1の回路29は更に論理NAND回路26を備え、その一方の入力にインバータ29D2から遅れたクロック信号を受け、また他方の入力に相2の回路22から完了信号を受ける。したがってこの実施の形態では、相1の回路29(すなわち、相1の保持時間ラッチ)はやはり2つの事象、すなわち、1つは後続段からの完了信号の生成、1つは低から高へのクロック信号移行、の遅い方までプリチャージを行わない。したがってこの場合も保持時間ラッチは、1つの状態から別の状態へのクロック信号の移行(この移行からいくらか遅れて)か後続段からの完了信号の生成に応じて、プリチャージを行う。この実施の形態では、クロック信号の遅れた移行が論理NAND回路26に達する前に、完了信号は論理NAND回路26に達する。当業者は更に別の実施の形態を考えることができる。
【0044】
図3は、上の図2aの論理NAND回路26の好ましい実現例を示す。図3は、論理NAND回路26への2入力信号(すなわち、クロック信号と完了信号)と、プリチャージトランジスタ20PTのゲートに接続する出力の図を再び示す。入力信号は直列接続のトランジスタに次のように接続する。図3の直列のトランジスタはpチャンネルトランジスタ30と、第1のnチャンネルトランジスタ32と、第2のnチャンネルトランジスタ34を含む。pチャンネルトランジスタ30のソースは装置の電圧レベル(例えば、VDD) の電源に接続し、ドレインはノード36に接続し、ノード36は更にnチャンネルトランジスタ32のドレインに接続する。nチャンネルトランジスタ32のソースはnチャンネルトランジスタ34のドレインに接続し、nチャンネルトランジスタ34のソースは接地に接続する。クロック信号は、pチャンネルトランジスタ30のゲートとnチャンネルトランジスタ34のゲートに接続する。完了信号はnチャンネルトランジスタ32のゲートに接続する。最後に、ノード36は論理NAND回路26の出力を与え、プリチャージトランジスタ20PTのゲートに接続する。
【0045】
図3の論理NAND回路26の動作は一般にNAND動作を与えるので、この技術で知られているように、その入力が両方とも高でなければ高出力を与える。例えばクロック信号が低の場合は、完了信号の値に関わらず、pチャンネルトランジスタ30はノード36をVDDに接続し、nチャンネルトランジスタ34はオフになるのでノード36を接地に接続しない(すなわち、クローバー(crowbar) 電流を妨げる)。別の例として完了信号が低の場合は、クロック信号の値に関わらず、nチャンネルトランジスタ32はオフになるのでノード36は接地に接続しない。しかしクロック信号と完了信号が共に高の場合は、nチャンネルトランジスタ34とnチャンネルトランジスタ32は共に導通し、pチャンネルトランジスタ30は導通しない。したがって、ノード36はnチャンネルトランジスタ32および34により接地に引かれ、2つの高入力に応じて低出力を与える。当業者が理解するように、図3の実施の形態はこのように上の図2aに示したNAND動作を行うのに必要な機能性を提供する。更に、当業者はこの機能性を同様に行う他の構成も考えることができる。
【0046】
最後に、図3の論理NAND回路26には従来のNAND回路を形成するのに普通用いられている追加のトランジスタがない。特定して述べると、一般にNAND機能を実現する回路はpチャンネルトランジスタを備え、そのソースはVDDに接続し、そのドレインはノード36に接続し、そのゲートは完了信号を受けるよう接続する。したがってこの方法では、クロック信号がnチャンネルトランジスタ34を動作可能にする前に完了信号がこの追加のpチャンネルトランジスタを可能にするようタイミングをとり、更に、クロック信号がnチャンネルトランジスタ34を動作可能にするまで(すなわち、クロック信号が低から高に移行するまで)完了信号を動作可能の状態のままに保持する必要がある。言い換えると、図3に示すように、クロック信号が低から高に移行する前に完了信号が生成されて浮動することがある。その後クロック信号が低から高に移行すると、ノード36は放電して論理NAND回路26の出力信号が変わる。しかし論理NAND回路26にpチャンネルトランジスタを追加した場合は、早く低になった完了信号(すなわち、まず動作可能に移行し、次にクロック信号が低から高に移行する前に解放される信号)によりノード36は再びVDDにプリチャージされるので、その後クロック信号が低から高に移行すると間違った結果を発生させる。
【0047】
図4は別の実施の形態の装置38を示す。これは図2bと同じ動作を行うもので、完了信号はインバータ22INの出力に直接応答する。言い換えると、図4では評価完了指示回路28は実際に出力インバータ22INの出力に接続し、出力インバータ22INのトリガを検出して完了信号を与える。特定して述べると、装置38は二重レール回路を用いて図2aの種々の回路と態様を実現する。この技術で知られているように、二重レール回路はドミノ論理回路の文脈で定義され、各段は2つの「二重レール」信号を出力する。その意味は、両信号はプリチャージ相の動作中は不能であり、次に1つの段が評価相の動作中にその評価を完了した後で2つの信号の一方だけが動作可能に移行することである。また、信号が「不能である」と上に述べたが、これはこの技術で知られている用語であって、ゲートポテンシャルが不十分なためゲートポテンシャルが接続しているトランジスタの導通路(すなわち、ソース/ドレイン)が導通しないことを言う。したがってnチャンネルトランジスタにおいては低信号は不能であり、pチャンネルトランジスタにおいては高信号は不能である。いずれにしても、二重レールの特性は、以下に示すように評価完了指示回路28の機能性を与える。
【0048】
図4の回路に戻って、この回路は図2aの実施の形態の二重レールを実現したものなので、これまでの説明とこの分野で知られている二重レール技術とが理解されているものと仮定して、この回路について詳細な説明は行わない。図2aの相1の回路20と相2の回路22のそれぞれについて図4では段が二重になっているが、二重レール要素を区別するために、参照番号に「a」または「b」を添えて識別した二重レール回路を用いてそれぞれを実現する。例えば、相1の回路20は2つの半回路20aと20bを含む。半回路20aはそれ自身のプリチャージトランジスタ20aPTと、プリチャージノード20aPNと、出力インバータ20aINと、論理回路20aL を備える。同様に半回路20bはそれ自身のプリチャージトランジスタ20bPTと、プリチャージノード20bPNと、出力インバータ20bINと、論理回路20bL を備える。半回路20aと20bは同じ放電トランジスタ20DTを共有する。このように相1の回路20を2つの半回路に分けたが、当業者が理解するように、相2の回路22にも同じ方法が適用される。
【0049】
繰り返すが、二重レール回路の顕著な違いは各段の入力が二重レール信号であることである。したがって図4の相1の回路20では、論理回路20aL は入力信号「入力」を受けるが論理回路20bL は入力信号「入力(バー)」信号を受ける。この2つの入力信号が二重レール信号である(すなわち、前の段の評価が終わると一方は動作可能に移行し、他方は不能のままである)。更に、二重レールの性質を保持するために、相1の回路20aと20bからの二重レール出力は相2の回路22の論理回路22aL と22bL にそれぞれ接続する。
【0050】
上記から、相2の回路22からの二重レール出力は、相2の回路22の出力に直接接続して評価完了指示回路28の機能を実行するという有意義な機構を提供する。より特定すると、前に述べたように、相2の回路22が評価を完了する(すなわちその出力インバータをトリガする)のに十分な時間を持った場合は、評価完了指示回路28は完了信号を生成する。図4の実施の形態は二重レールの実現なので、相2の回路22がその評価を完了すると出力インバータ22aINまたは22bINの出力がトリガされる。したがってインバータ22aINと22bINの出力の論理ORを行うと、このときに相2の回路22は評価を終了していることが分かっているので、完了信号を実質的に生成することができる。
【0051】
図4の実施の形態では、この論理OR動作と論理NAND回路26の機能とを組み合わせる。より特定して述べると、論理NAND回路26を実現する図3のトランジスタ構成を図4に用いるが、これと上に述べたOR機能性とを更に組み合わせる。特に図4の二重レールの回路では、トランジスタ32はトランジスタ32aとトランジスタ32bに分かれ、それぞれはノード36からトランジスタ34を通して接地まで導通路を完成し、またそれぞれは相2の回路22の二重レール出力の1つを受ける。二重にしたトランジスタ32aと32bは、次のようにOR機能を与える。クロック信号が高になるとトランジスタ34は導通する。次に相2の回路22からの二重レール出力の一方が上昇すると、完了信号を生成して対応するトランジスタ32aまたは32bの一方を動作可能にする。これに応じて、動作可能になったトランジスタ32aまたは32bはトランジスタ34と共にノード36を接地に引き下げ、プリチャージトランジスタ20aPTと20bPTのそれぞれに低信号を出力する。したがって、この低信号により相1の回路20はプリチャージ相の動作を開始する。
【0052】
相2の回路22の出力から直接完了信号を生成する例を示したが、前に述べたように、この実施の形態の別の方法ではインバータ22INの出力がトリガされるのに十分な時間を持ったときの予測として完了信号を与える。この場合は、評価完了指示回路28は出力インバータ22INの出力に接続しない。この点について、図5は別の実施の形態の装置40を示す。この装置の多くの回路要素や接続は図2aと同じである。このように共通の機能を持つので、これらの機能に関しては図5でも図2aと同じ参照番号を用いる。装置40も相1の回路20と相2の回路22を備える。相1の回路20と相2の回路22は図2aに示すものと全く同じである。しかし装置40では、相2の回路22と評価完了指示回路28との関係が異なる。これについては後で説明する。
【0053】
図5の評価完了指示回路28に移ると、その構成要素は相2の回路22の構成要素と同じものであることが好ましい。この点を示すために、相2の回路22および評価完了指示回路28の構成要素に同じ参照番号を用いるが、これらの番号にそれぞれ添字「c」と「d」を付けて、それぞれの回路内の同じ構成要素を関連付ける。したがって相2の回路22は、プリチャージトランジスタ22cPTと、論理回路22cL と、放電トランジスタ22cDTと、出力インバータ22cINを備え、評価完了指示回路28は、プリチャージトランジスタ22dPTと、論理回路22dL と、放電トランジスタ22dDTと、出力インバータ22dINを備える。
【0054】
このように評価完了指示回路28および相2の回路22の構成要素は同じ性質を持つが、大きな違いは評価完了指示回路28の入力と出力である。論理回路22dL の入力に関して述べると、評価相中は論理回路22dL はその論理式を必ず真と評価するように、すなわち論理回路22dL を通して放電路ができるように、これらの入力を接続する。例えば、論理回路22dL が論理式(E ANDF AND G)を実現する場合は、論理回路22dL の3入力(すなわち、E、F、G)は相2の回路22の評価相中は論理回路22dL に高信号を入力するよう接続する。したがって、E、F、G入力に対応する3個のトランジスタはそれぞれそのゲートに可能信号を受け、各トランジスタが導通した後、ノード22dPNは論理回路22dL を通して接地に放電する。最後に、出力インバータ22dINの出力は完了信号を生成し、上に説明したように、相2の回路22が相1の回路20から入力を与えられてその評価を完了するのに十分な時間を持ったことを表す。
【0055】
評価完了指示回路28および相2の回路22の構成要素は同じなので、当業者が理解するように、両回路の応答時間は実質的に同じはずである。したがって評価完了指示回路28は相2の回路22の動作のモデルを作り、相2の回路22が特定の評価相においてその入力により出力をトリガしない場合でも、相2の回路22が所定の評価相中にその出力をトリガするのに十分な時間を持ったときの予測を与える。この活動を2つの例を用いて以下に示す。
【0056】
第1に、相2の回路22が評価相にありかつ論理回路22cL の論理式が真のときを考える。この場合は、論理回路22cL の論理を実現するトランジスタからの遅れの後そのプリチャージノード22cPNは放電を開始し、最終的に出力インバータ22cINから立ち上がり端出力をトリガする。評価完了指示回路28の構成要素は同じ遅れ特性を有するので、また論理回路22dL の入力は確かに真なので、出力インバータ22cINの出力と評価完了指示回路28の出力インバータ22dINの出力は実質的に同時に上昇を開始する。したがって、出力インバータ22dINからの移行は相2の回路22に関するモデル信号(すなわち完了信号)を表す。その理由は、評価相を開始した後、相2の回路22がその出力インバータの出力をトリガするのに十分な時間を持ったときにこの信号が生成されるからである。
【0057】
第2に、相2の回路22が評価相にあり、かつ論理回路22cL の論理式が真でないときを考える。この場合は論理回路22cL は導通しないので、出力インバータ22cINの出力は上昇しない。しかし論理回路22dL の入力は必ず真なので、評価完了指示回路28の出力インバータ22dINの出力はある遅れの後で再び上昇する。したがって、この第2の例の出力インバータ22dINの出力は、同じ構成の相2の回路22がインバータ22cINの出力をトリガするのに十分な時間を持ったときにやはり移行する。したがって出力インバータ22dINの移行は相2の回路22に関する完了信号を表す。その理由は、論理回路22cL の入力が真のときにインバータ22cINの出力が移行したはずの時刻に、出力インバータ22dINの出力は移行するからである。
【0058】
図5の評価完了指示回路28の最後の態様として、これまで説明した論理回路と同様に、論理回路22cL はそれが実現する論理式に基づく複数の放電路を含んでよい。この場合好ましい実施の形態では論理回路22cL からの論理式の全てのトランジスタは論理回路22dL にも含まれるが、好ましくは、論理回路22cL を通って最も長い遅れを生じるものだけを評価相中に論理回路22dL 内で動作可能にして、論理回路22dL を通る放電路を確保する。例えば、論理回路22cL が論理式(H AND J AND K)OR(L AND M)を実現すると仮定する。最も長い遅れは、この式の第1構成要素(すなわち、(HAND J AND K))で実現される。その理由は、この式の第1構成要素は第2の構成要素(すなわち、(L AND M))より1つ多い要素を含むからである。
【0059】
したがってこの例では、好ましくは論理回路22dL は論理回路22cL を構築するのに用いる全てのトランジスタを含み、しかも相2の回路22の評価相中に入力HとJとKだけが高信号を論理回路22dL に入力するよう接続する。その結果、論理回路22cL が構成要素(L AND M)により動作可能になったとき、論理回路22dL は、式(H AND J AND K)を実現する第3の動作可能なトランジスタを含むので、トランジスタ1個分だけ余分に遅れて完了信号を出す。この遅れがあるにも関わらず、完了信号は論理回路22cL が評価を行う機会を持った後にだけ発生するので、上に述べた機能性は評価完了指示回路28により保証される。
【0060】
図6は、図2aと同じ回路要素と接続を多く用いる別の実施の形態の装置42を示す。図6でも、図2aと同じ機能には同じ参照番号を用いる。装置42も相1の回路20と相2の回路22を備える。相1の回路20でもプリチャージノード20PNは論理回路20L に接続する。しかし論理回路20L は接地に直接接続しており、図6の相1の回路20は別個の放電トランジスタ(すなわち、図2aのトランジスタ20DTのようなトランジスタ)を含まない。同様に、相2の回路22も放電トランジスタ(図2aのような)を含まず、そのプリチャージノード22PNは論理回路22L に接続し、論理回路22L は接地に直接接続する。
【0061】
相1の回路20および相2の回路22に関し、放電トランジスタを用いない方式はドミノ論理技術では一般に知られまた実現されており、この場合は論理回路への入力はいわゆるゲートされた入力である。ゲートされた入力は、回路がプリチャージ相にあるときに、接続されているトランジスタゲートを不能にする信号である。例えばゲートされた入力信号は、別の動的論理ドミノゲート構成の出力および/またはプリチャージノードから与えられるものである。別の例ではゲートされた入力信号は静的回路の出力から与えられるが、プリチャージ相の動作中は不能になるよう別途に制御される(例えば、他の信号との論理ANDにより)。したがって、論理回路20L の論理をnチャンネルトランジスタを用いて実現すると、論理回路20L の入力はプリチャージ相の動作中は低になるはずである。図6の相1の回路20はゲートされた入力を持ちまた放電トランジスタがないが、装置42は上記の実施の形態の機能性の実現と矛盾しない方法で更に修正されている。これについては後で更に説明する。
【0062】
放電トランジスタを省きかつゲートされた入力を用いることはこの技術で一般に知られているが、更に本発明者はこの方法を上に述べた態様と関連づけることを考えた。特定して述べると、上記の実施の形態は相1の回路20がプリチャージ相の動作を開始する時刻を調整する。ゲートされた入力が高のときにプリチャージ相の動作を開始すると、プリチャージトランジスタ20PTと論理回路20L が同時に導通する可能性がある。これが起こるといわゆるクローバー電流がVDDからこれらのトランジスタを通して接地に流れるが、この技術で知られているように、この電流は望ましくない。この可能性があるので、装置42はこのようなクローバー電流が流れないようにするため、以下に説明するように更に改造されている。
【0063】
上に述べたクローバー電流を防ぐための改善策として、相1の回路20は、図2aの2入力の論理NAND回路26の代わりに3入力の論理NAND回路43を備える。論理NAND回路43の3入力の中の2入力は、図2aと同じクロック信号と完了信号を受ける。論理NAND回路43の第3の入力について述べると、相1の回路20は更にインバータ44を備え、その入力は論理回路20L の入力と同じ入力信号に接続し、その出力は論理NAND回路43の第3入力に接続する。
【0064】
図2bの説明と図6の論理NAND回路43への追加の第3入力とを合わせて参照すると、当業者が理解するように、相1の回路20がそのプリチャージ相の動作を開始する前に図6の実施の形態には追加の条件が必要である。特定すると、前に述べたようにNAND機能の最初の2つの入力は、クロック信号が低から高に移行することと次の相回路の次の段が評価を完了する時間を持つことの遅い方が起こるまで、相1の回路20がプリチャージ動作の開始するのを必ず制限する。しかし論理NAND回路43に第3入力があるため、論理NAND回路43の出力は、論理回路20L の入力が不能に移行した後で高から低に移行する。この入力はゲートされた入力信号であって評価相の動作中は動作可能に移行するので、装置42はゲートされた入力信号が不能に戻るのを待ち、その後で相1の回路20はプリチャージ相の動作を開始する。この条件を追加せずに、ゲートされた入力がまだ動作可能の状態のときにプリチャージ相を開始するとクローバー電流が流れる可能性がある。しかし、ゲートされた入力が論理回路20L を不能にするまでプリチャージを遅らせるという条件を追加することにより、クローバー電流が流れる可能性はなくなる。
【0065】
また、図6では装置42の論理回路20L に入るのはゲートされた1入力だけである。しかしこれまでの実施の形態と同様に、論理回路20L は複数の入力を受けることができるし、実際にはその方が多い。この場合、別の実施の形態では対応するインバータを通してこれらの各入力を論理NAND回路43の追加の入力に接続する。したがって相1の回路20がプリチャージ動作を開始する前に、クロック信号の上昇および完了信号の生成と共に、これらの各入力は不能でなければならない。しかしこの多数のゲートされた入力の場合は、論理回路20L で実現される特定の式に基づいてこの方法で接続するのは全ての入力でなくてもよい。例えば、論理回路20L が式(A AND B)を実現しかつ入力AとBが共にゲートされた入力信号である場合は、AかBのどちらかだけを上に述べた方法で(すなわち、インバータを通して論理NAND回路43に)接続すればよい。
【0066】
例えば、インバータを通して信号Aだけを論理NAND回路43に接続すると仮定する。この場合はBが動作可能であっても、このようにAを接続することによりこの論理式を実現するトランジスタを通るクローバー電流を阻止することができる。その理由は、プリチャージ相はAが動作可能でないときだけ開始し、また式(A AND B)においてAが動作可能でないときはクローバー電流は流れないからである。この論理式に基づいて多くの他の例が得られることは明らかであり、当業者はこのような考察と技術を用いて、インバータと論理NAND回路43に接続する入力の数を最適にすることができる。
【0067】
最後に、これまで図6の装置42を保持時間ラッチということで提示したが、この発明は全く異なる文脈にも応用することができる。特定して述べると、ポストチャージ(事後充電)論理という回路技術がある。ポストチャージ論理では、各段は放電トランジスタを用い、第1段は次の段が評価するのに必要な時間だけ出力を出す。したがってこれまでの実施の形態とは異なり、クロック信号サイクルが長くなっても第1段の評価相の長さを調整する必要がない。しかしポストチャージ論理では次の段の評価をフィードバックして前の段のプリチャージを制御するので、図6の実施の形態をポストチャージ論理回路の修正に用いることもできる。この場合は、放電トランジスタはポストチャージ論理回路から除かれる。更にこの修正は別の利点を持つ。すなわち、サイクルに基づくシミュレータで現在のポストチャージ論理回路をシミュレートするとしばしば問題が起こる。その理由は、ポストチャージ回路の動作は現在は回路の遅れだけを用いているが、サイクルに基づくシミュレータは一般にこの遅れが分からないからである。しかし図6の修正をポストチャージ論理に適用するとクロック信号に境界を与えるので、シミュレーションの問題がなくなる。シミュレータはこの修正をモデル化してよいので、従来の技術には見られない利点を与える。
なお、別の例として、出力装置はNORゲート、NANDゲートまたは他の種々のタイプの論理ゲートでよい。さらに別の例として、出力装置は例えば非反転バッファ、ANDゲート、ORゲート、他の種々のタイプの論理ゲートまたは電線のような非反転出力装置でよい。
【0068】
上の説明から、これらの実施の形態は従来の技術に比べて多くの利点を与えることが理解できる。例えば、保持時間ラッチと後続の段との競走がなくなる。したがって、保持時間ラッチが時期尚早のプリチャージを行ってデータの失敗を生じる可能性もなくなる。別の例として、この実施の形態は対象とする入力信号の型に基づいて放電トランジスタを用いてまたは用いずに実現することができる。また別の例として、上に説明したようにある実施の形態を用いてポストチャージ論理を改善することができる。更にこの実施の形態は、種々の図面や他の例の説明で示したように、広範囲の例に適用される。
【0069】
当業者は、この実施の形態の更に別の応用を考えることができる。例えば上の種々のトランジスタの導電率の型を変えてもよく、また導電率を変えると論理NAND機能も変わって、上に示した条件に基づいて第1ドミノ論理のプリチャージを適当に延ばすことができる。別の例として、これまでの実施の形態では2相だけを示したが、別の実施の形態では多数の相を含んでよく、この場合は逐次の各相は前の相とは異なる。当業者は、これまで特に示さなかった実施の形態に容易にこれらを適用することができる。いくつかの実施の形態を詳細に説明したが、特許請求の範囲に示したこの発明の範囲から逸れることなく、種々の代替や修正や変更を行うことができる。
【0070】
以上の説明に関して更に以下の項を開示する。
(1) ドミノ論理回路であって、
第1相のドミノ論理回路と、
第2相のドミノ論理回路、
を備え、
ここで、前記第1および第2相のドミノ論理回路はそれぞれ、
プリチャージノードと、
プリチャージ相中に導通したとき前記プリチャージノードをプリチャージ電圧に結合する結合装置と、
前記プリチャージノードに接続し、評価相中に導通したときに前記プリチャージノードを前記プリチャージ電圧とは異なる電圧に結合する放電路と、
前記プリチャージノードに結合し、前記プリチャージノードの電圧に応じて出力を与えるインバータ、
を備え、
前記第1相のドミノ論理回路のインバータの出力は前記第2相のドミノ論理回路の放電路の導通を制御するよう接続し、
更に、
クロック信号を与える導体と、
前記クロック信号が第1状態から第2状態に移行するのに応じて第1時刻に前記第1相のドミノ論理回路の評価相を開始する回路と、
前記第1時刻の後の第2時刻に前記第2相のドミノ論理回路の評価相を開始する回路と、
前記第2時刻の後の第3時刻に前記第1相のドミノ論理回路のプリチャージ相を開始する回路、
を更に備え、
ここで前記第3時刻は複数の事象の最後のものに対応し、
前記複数の事象の1番目は前記クロック信号が前記第2状態から前記第1状態に移行するのに応じ、
前記複数の事象の2番目は、前記第2相のドミノ論理回路の前記放電路が前記第2相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第2相のドミノ論理回路の前記プリチャージノードの電圧が前記第2相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することである、
ドミノ論理回路。
【0071】
(2) 前記第1相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、第1項記載のドミノ論理回路。
(3) 前記第1相のドミノ論理回路の前記放電路は、前記トランジスタ構成の他に放電トランジスタのソース/ドレインに沿う導通路を更に備え、ここで前記放電トランジスタは前記クロック信号が前記第1状態から前記第2状態に移行するのに応じて前記第1時刻に導通する、第2項記載のドミノ論理回路。
【0072】
(4) 前記第2相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、第1項記載のドミノ論理回路。
(5) 前記第2相のドミノ論理回路の前記放電路は、前記トランジスタ構成の他に放電トランジスタのソース/ドレインに沿う導通路を更に備え、ここで前記放電トランジスタは前記クロック信号が前記第2状態から前記第1状態に移行するのに応じて前記第2時刻に導通する、第4項記載のドミノ論理回路。
(6) 前記第1相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備え、
前記第2相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、
第1項記載のドミノ論理回路。
【0073】
(7) 前記第2相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備え、
前記第1相のドミノ論理回路のプリチャージ相を第3時刻に開始する前記回路は前記複数の事象の2番目を検出する回路を備え、前記複数の事象の前記2番目を検出する前記回路は前記第2相のドミノ論理回路の複写回路を備え、また放電路を有し、
前記複写回路の放電路はある論理式を実現するトランジスタ構成の複写トランジスタ構成を備え、
少なくとも1つの入力を前記複写トランジスタ構成に接続することにより、前記複写トランジスタ構成が実現する前記論理式は真になり、
前記複数の事象の前記2番目は前記複写回路の前記インバータの出力の移行に応じて起こる、
第1項記載のドミノ論理回路。
【0074】
(8) 前記第2相のドミノ論理回路の前記インバータは第1インバータを備え、前記第2相のドミノ論理回路の出力は第1出力を含み、
前記第2相のドミノ論理回路は第2インバータと、前記第1出力の二重レール信号である第2出力を更に備え、
前記複数の事象の前記2番目は前記第1出力または第2出力の一方が移行するのに応じて起こる、
第1項記載のドミノ論理回路。
(9) 前記第1相のドミノ論理回路の前記放電路は、ある論理式を少なくとも第1の入力に応じて実現するトランジスタ構成を備え、
前記トランジスタ構成は前記少なくとも第1入力が動作可能の状態にあることに応じて部分的に導通し、
前記複数の事象の3番目は前記少なくとも第1入力が不能の状態にあることである、
第1項記載のドミノ論理回路。
【0075】
(10) 前記第1相のドミノ論理回路の前記放電路の導通は前記クロック信号に応じない、第9項記載のドミノ論理回路。
(11) 前記結合装置はpチャンネルトランジスタを備える、第1項記載のドミノ論理回路。
(12) 前記放電路は1つのトランジスタのソース/ドレインに沿う導通路を含み、前記放電路は前記トランジスタが導通しているときに導通する、第1項記載のドミノ論理回路。
【0076】
(13) 前記放電路は複数のトランジスタのそれぞれのソース/ドレインに沿う導通路を含み、前記放電路は前記複数のトランジスタのそれぞれが導通しているときに導通する、第1項記載のドミノ論理回路。
(14) 前記第1相のドミノ論理回路は前記第1相のドミノ論理回路内の複数の放電路の第1放電路を含み、ここで前記第1相のドミノ論理回路内の前記複数の放電路は、それぞれ前記第1相のドミノ論理回路の前記プリチャージノードに接続し、また評価相の間は前記複数の放電路は、導通するとそれぞれ前記プリチャージノードを前記プリチャージ電圧とは異なる電圧に結合する、第1項記載のドミノ論理回路。
【0077】
(15) 前記第1相のドミノ論理回路のプリチャージ相を第3時刻に開始する前記回路は論理演算回路を備え、
前記論理演算回路は前記導体に接続して前記クロック信号を与える第1入力を有し、
前記論理演算回路は完了信号を受ける第2入力を有し、前記完了信号は前記第2相のドミノ論理回路の前記放電路が前記第2相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第2相のドミノ論理回路のプリチャージノードの電圧が前記第2相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することを表し、
前記論理演算回路は、信号の後の方が前記第1および第2入力に生成すると、これに応じて前記第1相のドミノ論理回路の結合装置に動作可能の信号を与える出力を有する、
第1項記載のドミノ論理回路。
【0078】
(16) 前記第1相のドミノ論理回路のプリチャージ相を第3時刻に開始する回路は論理演算回路を備え、
前記クロック信号を与える導体は遅れ回路に接続して、前記クロック信号に応じて遅れたクロック信号を出力し、
前記論理演算回路は前記遅れたクロック信号を受ける第1入力を有し、
前記論理演算回路は完了信号を受ける第2入力を有し、前記完了信号は前記第2相のドミノ論理回路の前記放電路が前記第2相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第2相のドミノ論理回路のプリチャージノードの電圧が前記第2相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することを表し、
前記論理演算回路は、前記第1および第2入力に前記信号の後の方が生成すると、これに応じて前記第1相のドミノ論理回路の結合装置に動作可能の信号を与える出力を有する、
第1項記載のドミノ論理回路。
【0079】
(17) 前記第1相のドミノ論理回路のプリチャージ相を第3時刻に開始する前記回路は論理演算回路を備え、
第1nチャンネルトランジスタであって、ソースは低基準電圧に接続し、ゲートは前記クロック信号を受け、ドレインは第1ノードに結合する、第1nチャンネルトランジスタと、
第2nチャンネルトランジスタであって、ソースは前記第1ノードに接続し、ドレインは第2ノードに接続し、ゲートは完了信号を受け、前記完了信号は前記第2相のドミノ論理回路の放電路が前記第2相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第2相のドミノ論理回路のプリチャージノードの電圧が前記第2相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することを表す、第2nチャンネルトランジスタと、
pチャンネルトランジスタであって、ソースは高基準電圧に接続し、ドレインは前記第2ノードに接続し、ゲートは前記クロック信号を受ける、pチャンネルトランジスタ、
から成り、
ここで前記第2ノードは前記論理演算回路の出力を形成する、
第1項記載のドミノ論理回路。
【0080】
(18) ドミノ論理回路を動作させる方法であって、
第1に、少なくとも第1の入力信号を、論理回路を備えて少なくとも前記第1入力信号を受ける放電路を有する第1相のドミノ論理回路に入力し、
第2に、クロック信号が第1状態から第2状態に移行するのに応じて、第1時刻に前記第1相のドミノ論理回路の評価相を開始して前記論理演算回路は前記少なくとも第1入力信号に応答し、ここである値を評価相の間に前記第1相のドミノ論理回路から、前記第1相のドミノ論理回路から出力される前記値を受ける論理回路を備える放電路を有する第2相のドミノ論理回路に出力し、
第3に、第2時刻に前記第2相のドミノ論理回路の評価相を開始して前記第2相のドミノ論理回路の前記論理回路は前記第1相のドミノ論理回路から出力される前記値に応答し、ここで前記第2相のドミノ論理回路の評価相はある値を前記第2相のドミノ論理回路から出力し、
第4に、複数の事象の後の方に応じて、第3時刻に前記第1相のドミノ論理回路をプリチャージ相にして前記第1相のドミノ論理回路のプリチャージノードをプリチャージ電圧に引き上げ、これにより前記第1相のドミノ論理回路からの値に上書きし、
ここで前記複数の事象の1番目はクロック信号が前記第2状態から前記第1状態に移行するのに応じ、
前記複数の事象の2番目は、前記第2相のドミノ論理回路の前記放電路が前記第2相のドミノ論理回路から前記値を出力するのに十分な時間を持つことである、
ドミノ論理回路を動作させる方法。
【0081】
(19) 前記第1相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、第18項記載のドミノ論理回路を動作させる方法。
(20) 前記第1相のドミノ論理回路の前記放電路は、前記トランジスタ構成に加えて放電トランジスタのソース/ドレインに沿う導通路を更に備え、ここで前記放電トランジスタは前記第1状態から前記第2状態への前記クロック信号の移行に応じて前記第1時刻に導通する、第18項記載のドミノ論理回路を動作させる方法。
(21) 前記第2相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、第18項記載のドミノ論理回路を動作させる方法。
【0082】
(22) 前記第2相のドミノ論理回路の前記放電路は、前記トランジスタ構成に加えて放電トランジスタのソース/ドレインに沿う導通路を更に備え、ここで前記放電トランジスタは前記第2状態から第1状態への前記クロック信号の移行に応じて前記第2時刻に導通する、第18項記載のドミノ論理回路を動作させる方法。
(23) 前記第1相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備え、
前記第2相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備える、
第18項記載のドミノ論理回路を動作させる方法。
【0083】
(24) 前記第2相のドミノ論理回路の前記放電路はある論理式を実現するトランジスタ構成を備え、
前記第1相のドミノ論理回路を前記第3時刻にプリチャージ相にする前記ステップは、前記第2相のドミノ論理回路の複写回路を動作させることにより前記複数の事象の前記2番目を検出することを含み、
前記複写回路の前記放電路はある論理式を実現するトランジスタ構成の複写トランジスタ構成を備え、
前記論理式が真になるように少なくとも1つの入力を前記複写トランジスタ構成に接続し、
前記複数の事象の前記2番目は前記複写回路のインバータの出力の移行に応じて起こる、
第18項記載のドミノ論理回路を動作させる方法。
【0084】
(25) 前記第2相のドミノ論理回路の前記放電路は第1放電路を含み、
前記第2相のドミノ論理回路の前記論理回路は第1論理回路を含み、
前記第1論理回路は、前記第1論理回路の出力に結合する第1インバータを有して第1出力を与え、
前記第2相のドミノ論理回路は、第2論理回路を有しかつ前記第2論理回路の出力に結合する第2インバータを有する第2放電路を含み、ここで前記第2インバータの出力は前記第1出力の二重レール信号である第2出力であり、
前記複数の事象の前記2番目は前記第1出力または第2出力のどちらかの移行に応じて起こる、
第18項記載のドミノ論理回路を動作させる方法。
【0085】
(26) 前記第1相のドミノ論理回路の前記放電路は、ある論理式を前記少なくとも第1入力信号に応じて実現するトランジスタ構成を含み、
前記トランジスタ構成は前記少なくとも第1入力が動作可能の状態にあることに応じて部分的に導通し、
前記複数の事象の3番目は少なくとも第1入力が不能の状態にあることである、
第18項記載のドミノ論理回路を動作させる方法。
(27) 前記第1相のドミノ論理回路の前記放電路の導通は前記クロック信号に応じるものではない、第25項記載のドミノ論理回路を動作させる方法。
【0086】
(28) 前記第1相のドミノ論理回路のプリチャージ相を第3時刻に開始する前記ステップはある論理演算回路を動作させることを含み、
前記論理演算回路は前記クロック信号を受ける第1入力を有し、
前記論理演算回路は完了信号を受ける第2入力を有し、前記完了信号は前記第2相のドミノ論理回路の前記放電路が前記第2相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第2相のドミノ論理回路のプリチャージノードの電圧が前記第2相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することを表し、
前記論理演算回路は、前記第1および第2入力に前記信号の後の方が生成されるのに応じて前記第1相のドミノ論理回路の結合装置に動作可能の信号を与える出力を有し、ここで前記結合装置を動作可能にすることにより前記第1相のドミノ論理回路をプリチャージ相にする、
第18項記載のドミノ論理回路を動作させる方法。
【0087】
(29) 前記第1相のドミノ論理回路のプリチャージ相を第3時刻に開始する前記ステップはある論理演算回路を動作させることを含み、
前記論理演算回路は前記クロック信号に応じて遅れたクロック信号を出力する遅れ回路から前記遅れたクロック信号を受ける第1入力を有し、
前記論理演算回路は完了信号を受ける第2入力を有し、前記完了信号は前記第2相のドミノ論理回路の前記放電路が前記第2相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより前記第2相のドミノ論理回路のプリチャージノードの電圧が前記第2相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することを表し、
前記論理演算回路は、前記第1および第2入力に前記信号の後の方が生成されるのに応じて前記第1相のドミノ論理回路の結合装置に動作可能の信号を与える出力を有し、ここで前記結合装置を動作可能にすることにより前記第1相のドミノ論理回路を前記プリチャージ相にする、
第18項記載のドミノ論理回路を動作させる方法。
【0088】
(30) 論理回路18は第1相のドミノ論理回路20と第2相のドミノ論理回路22を備える。各ドミノ論理回路は、プリチャージノード20PN、22PNと、プリチャージ相中に導通したときに前記プリチャージノードをプリチャージ電圧VDDに結合する結合装置20PT、22PTと、前記プリチャージノードに接続し、評価相中に導通したときに前記プリチャージノードを前記プリチャージ電圧とは異なる電圧に結合する放電路20L と20DT、22L と22DTを備える。更に、各ドミノ論理回路は前記プリチャージノードに結合して前記プリチャージノードの電圧に応じて出力を与えるインバータ20IN、22INを備える。第1相のドミノ論理回路のインバータの出力は第2相のドミノ論理回路の放電路の導通を制御するよう接続する。論理回路は、クロック信号を与える導体と、クロック信号が第1状態から第2状態に移行するのに応じて第1時刻t1に第1相のドミノ論理回路の評価相を開始する回路を更に備える。また前記論理回路は、前記第1時刻の後の第2時刻t2に第2相のドミノ論理回路の評価相を開始する回路と、前記第2時刻の後の第3時刻t2b に第1相のドミノ論理回路のプリチャージ相を開始する回路26、28を備える。前記第3時刻は複数の事象の最後のものに対応する。複数の事象の1番目はクロック信号が前記第2状態から第1状態に移行することである。複数の事象の2番目は、第2相のドミノ論理回路の放電路が第2相のドミノ論理回路の評価相の開始後に導通する十分な時間を持ち、これにより第2相のドミノ論理回路のプリチャージノードの電圧が第2相のドミノ論理回路のインバータの出力をトリガするのに十分なレベルに移行することである。
【図面の簡単な説明】
【図1】aは保持時間ラッチとして接続し、第1相に従って動作して、第2相に従って動作する次のドミノ論理回路への入力を形成する信号を出力する、従来のドミノ論理回路の略図。bは図1aの回路の動作を示すタイミング図。
【図2】aは保持時間ラッチとして接続し、第1相に従って動作して、第2相に従って動作する次のドミノ論理回路への入力を形成する信号を出力するドミノ論理回路を含み、ここで保持時間ラッチのプリチャージ相の動作は次のドミノ論理回路による評価に応じて部分的に制御される、この発明の第1の実施の形態の略図。bは図2aの回路の動作を示すタイミング図。cは図2aのドミノ論理回路を含み、更に全回路システムの第1相内に追加のドミノ論理回路を含む、この発明の別の実施の形態の略図。
【図3】図2aに示すNAND論理機能を実現する一実施形態の略図。
【図4】次のドミノ論理回路による評価の終了をその二重レール出力の論理ORにより決定する、この発明の別の実施の形態の略図。
【図5】次のドミノ論理回路による評価の終了を相2の回路を複写する回路により決定するが、評価相の間に移行することを保証された出力を有する、この発明の別の実施の形態の略図。
【図6】保持時間ラッチのプリチャージ相の動作は、次のドミノ論理回路により評価したことに応じて、また保持時間ラッチの入力がその論理回路を動作可能にしないレベルに移行したことに応じて、部分的に制御される、この発明の別の実施の形態の略図。
【符号の説明】
18 ドミノ論理回路装置
20 第1相のドミノ論理回路
20PT、22PT プリチャージトランジスタ
20PN、22PN プリチャージノード
20DT、22DT 放電トランジスタ
20L 、22L 論理回路
22 第2相のドミノ論理回路
26 論理NAND回路
28 評価完了指示回路
Claims (1)
- ドミノ論理回路であって、
第1相のドミノ論理回路(20)と、
第2相のドミノ論理回路(22)と
を備え、
ここで、前記第1および第2相のドミノ論理回路はそれぞれ、
プリチャージノード(20 PN 、22 PN )と、
前記プリチャージノード(20 PN 、22 PN )に接続し、それぞれのドミノ論理回路の評価相中に導通したときに前記プリチャージノード(20 PN 、22 PN )をプリチャージ電圧(V DD )とは異なる電圧(接地)に結合する放電路(20 L 、22 L )と、
前記プリチャージ電圧(V DD )と前記放電路(20 L 、22 L )との間に接続されたソース‐ドレイン路とゲートとを有するプリチャージトランジスタ(20 PT 、22 PT )と、
前記プリチャージノード(20 PN 、22 PN )に結合し、前記プリチャージノードの電圧に応答して出力を与えるインバータ(20 IN 、22 IN )と
を備え、
前記第1相のドミノ論理回路(20)のインバータ(20 IN )の出力は前記第2相のドミノ論理回路(22)の放電路(22 L )の導通を制御するように接続し、
更に、
クロック信号(CLOCK)入力と、
前記第2相のドミノ論理回路(22)の前記プリチャージトランジスタ(22 PT )のゲートに接続された前記クロック信号(CLOCK)は前記プリチャージトランジスタ(22 PT )に対して前記クロック信号(CLOCK)の第1の極性中に前記プリチャージノード(22 PN )をプリチャージ電圧(VDD)に接続させる、
前記第2相のドミノ論理回路(22)の前記インバータ(22 IN )の出力に応答して、前記第2相のドミノ論理回路(22)が前記第1相のドミノ論理回路(20)からの入力に基づいてその評価を完了したときを示す評価完了指示回路(28)と、
前記クロック信号(CLOCK)に接続された第1の入力と、前記評価完了指示回路(28)の出力に接続された第2の入力と、前記第1相のドミノ論理回路(20)の前記プリチャージトランジスタ(20 PT )のゲートに接続された出力を有するNANDゲート(26)であって、前記第2相のドミノ論理回路(22)がその評価を完了したことを前記評価完了指示回路(28)が示すとき前記クロック信号(CLOCK)の前記第1の極性と反対の前記クロック信号(CLOCK)の第2の極性中に前記プリチャージトランジスタ(20 PT )に対して前記プリチャージノード(20 PN )をプリチャージ電圧(V DD )に接続させる、NANDゲート(26)と
を備えたドミノ論理回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US4702897P | 1997-05-19 | 1997-05-19 | |
US047028 | 1997-05-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10336015A JPH10336015A (ja) | 1998-12-18 |
JP4099261B2 true JP4099261B2 (ja) | 2008-06-11 |
Family
ID=21946689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13682698A Expired - Fee Related JP4099261B2 (ja) | 1997-05-19 | 1998-05-19 | 次のドミノ論理段による評価の完了に基づいてプリチャージを制御するドミノ論理回路と装置と方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6040716A (ja) |
EP (1) | EP0880231B1 (ja) |
JP (1) | JP4099261B2 (ja) |
DE (1) | DE69802865T2 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6025225A (en) * | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
KR100314732B1 (ko) * | 1998-09-28 | 2002-01-17 | 박종섭 | 논리합회로를이용한상태머신 |
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US6242952B1 (en) * | 1999-09-24 | 2001-06-05 | Texas Instruments Incorporated | Inverting hold time latch circuits, systems, and methods |
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US6836755B2 (en) * | 1999-12-30 | 2004-12-28 | Intel Corporation | Method and apparatus for fully automated signal integrity analysis for domino circuitry |
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US6496038B1 (en) | 2000-06-30 | 2002-12-17 | Intel Corporation | Pulsed circuit topology including a pulsed, domino flip-flop |
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JP4645238B2 (ja) | 2005-03-09 | 2011-03-09 | 日本電気株式会社 | 半導体装置 |
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US20090167395A1 (en) * | 2007-12-31 | 2009-07-02 | Texas Instruments Incorporated | High performance latches |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP3467286B2 (ja) * | 1992-05-19 | 2003-11-17 | ヒューレット・パッカード・カンパニー | 論理評価システム |
US5453708A (en) * | 1995-01-04 | 1995-09-26 | Intel Corporation | Clocking scheme for latching of a domino output |
-
1998
- 1998-05-08 US US09/075,056 patent/US6040716A/en not_active Expired - Lifetime
- 1998-05-14 EP EP98201630A patent/EP0880231B1/en not_active Expired - Lifetime
- 1998-05-14 DE DE69802865T patent/DE69802865T2/de not_active Expired - Lifetime
- 1998-05-19 JP JP13682698A patent/JP4099261B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6040716A (en) | 2000-03-21 |
EP0880231B1 (en) | 2001-12-12 |
JPH10336015A (ja) | 1998-12-18 |
DE69802865T2 (de) | 2004-03-25 |
EP0880231A1 (en) | 1998-11-25 |
DE69802865D1 (de) | 2002-01-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050519 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070906 |
|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080311 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140321 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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|
LAPS | Cancellation because of no payment of annual fees |