JPH09116423A - ウエーブ・プロパゲーシヨン・ロジック - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 単数または複数の回路ステージを有する波状
伝播回路。 【解決手段】 各回路ステージは、回路ステージへのロ
ジック入力と同数の評価デバイスを有する。各回路ステ
ージは、クロック信号に対応して次々と波を描くように
プリチャージと評価を交互に行なう。クロックのプリチ
ャージサイクルの間、プリチャージのパルスはひとつの
回路ステージから次の回路ステージへと伝播され、分散
して次々と各回路ステージの出力ノードにプリチャージ
する。クロックの評価サイクルの間、パルス化されたデ
ータ信号により、第１ステージはその入力を評価する。
第１回路ステージの出力に対応して、第２回路ステージ
はその入力を評価する。この回路は更に、複数のフォワ
ードコンダクションデバイスと複数のフィードバックデ
バイスとを備えているので、雑音余裕度が改善され、電
荷共有と電荷再分配とにより引き起こされる出力エラー
が減少する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は改良型ＣＭＯＳ回路
の装置および方法に係わる。本発明は、特に、共通クロ
ックラインに寄生する容量性負荷（キャパシティブ・ロ
ーディング）および瞬時ピーク電流を消費電力とともに
有益的に減らして、速度と性能を向上させる新型ＣＭＯ
Ｓ回路に係わる。

【０００２】

【従来の技術】ＣＭＯＳ技術は電力消失を低減するため
に長らく採用されてきている。ｎチャンネルデバイスに
よりＶｓｓに対して低インピーダンスなゲート出力を得
るとともに、ｐチャンネルデバイスによりＶｄｄに対し
て低インピーダンスなゲート出力を得ることができるた
め、ＣＭＯＳ技術は高速製品の電力消失低減のために利
用される技術となっている。しかしながら、ＣＭＯＳ回
路は相補的性質を有するため、ｐチャンネルデバイスと
ｎチャンネルデバイスというふたつのデバイスが入力ゲ
ートとしてそれぞれ必要とされる。全体として、ＣＭＯ
Ｓ回路作成に必要とされるデバイスの点数が多いと、シ
リコン面積が増大するとともに、ゲートに寄生する容量
性負荷が増加するため、回路全体の動作速度と性能が低
下する。

【０００３】ドミノロジックとして知られている一種の
クロック型ロジック回路は、電力消失が少ないという望
ましい特徴を保持しながら、速度と面積での利点をスタ
ティックなＣＭＯＳ技術にもたらす。例えば、Ｒ．Ｈ．
クランベック他の「ＣＭＯＳ利用の高速小型回路」（Ｉ
ＥＥＥソリッドステートサーキットジャーナル１９８２
年６月号ＳＣ−１７（３）の６１４−６１９ページ）を
参照されたい。ドミノロジックゲートはブール関数の評
価および実行にｐチャンネルデバイスとｎチャンネルデ
バイスのいずれかひとつのみを使用する。ＣＭＯＳ回路
と比較して、ドミノロジックでは、特定の関数を実行す
るのに必要とされるデバイスの数がおよそ半分に減る。
これにともない、容量性負荷と回路サイズとは著しく小
さくなる。

【０００４】図１は従来の典型的なドミノロジックステ
ージを示す。図１では１段のドミノロジック回路ステー
ジ２に、デバイス１０、１２、１４、１６および１８を
備えたダイナミックな部分と、スタティックな反転バッ
ファー２０とが含まれている。ｐチャンネルプリチャー
ジデバイス１０とｎチャンネルディスチャージデバイス
１８とは、ＣＬＫ信号２２により刻時されている。導体
２４、２６および２８上の複数の入力信号ＡないしＣ
は、ｎチャンネルデバイス１２、１４および１６にそれ
ぞれ接続されており、これによって、任意の組合せ関数
を実行するためのプルダウンネットワークを備えた評価
ツリーを形成する。評価ツリーは複数のｎチャンネルデ
バイスで構成されているので、図１のドミノロジック回
路はｎチャンネルベースであると言われる。

【０００５】矛盾なく容易に理解できるよう、ここでは
ｎチャンネルベースのロジック（論理回路）を任意に取
り上げる。しかしながら、この記述はｐチャンネルベー
スのデバイスにも同様にあてはまり、またここに記述す
る発明の装置および方法は、この記述を与えられた当業
者によって、ｐチャンネルベースのデバイスを用いた利
用にすぐに適用可能である。

【０００６】ＣＬＫ信号２２がロウレベルになるとプリ
チャージの位相が始まる。ｐチャンネルプリチャージデ
バイス１０が「オン」になり、これによって、出力端子
２３がＶｄｄに接続される。ｎチャンネル放電デバイス
１８が「オフ」になると、この回路はＶｓｓとの接続が
切り離される。出力端子２３がハイレベルにプルアップ
されると、ノード２５がインバータバッファー２０を介
してロウレベルになる。

【０００７】評価の位相は、ＣＬＫ信号２２がロウレベ
ルからハイレベルに移行するときに生起する。ＣＬＫ信
号２２がハイレベルになると、ｐチャンネルプリチャー
ジデバイス１０が「オフ」になり、Ｖｄｄを回路から切
り離す。更に、ｎチャンネルデバイス１８がハイレベル
のＣＬＫ信号２２により「オン」になる。

【０００８】この評価の位相の間に、出力端子２３は、
導体２４、２６および２８上の信号の状態に応じて、ハ
イレベルにとどまるか、Ｖｓｓにプルダウンされる。図
１の例では、もし導体２４、２６および２８上の信号Ａ
ないしＣがすべてハイレベルならば、出力端子２３とＶ
ｓｓとの間に放電経路が存在して、出力端子２３はロウ
レベルになる。出力端子２３がロウレベルになると、ノ
ード２５はインバータバッファー２０を介してハイレベ
ルになる。しかしながら、もし導体２４、２６または２
８上の信号ＡないしＣのいずれかひとつがロウレベルな
らば、出力端子２３はＶｓｓに非接続のままとなりハイ
レベルにとどまるので、ノード２５はロウレベルのまま
となる。以上の説明から明らかなように、図１のドミノ
ロジックゲート２は３入力のＮＡＮＤゲートを実現す
る。

【０００９】ドミノロジックを用いていっそう複雑な関
数を実行するには、図１に示すような一段のドミノ回路
の複合ステージがカスケード接続される。図２の左側は
図１のドミノロジックステージ２の再現である。ドミノ
ステージ２のノード２５は、後続のドミノステージ３２
のｎチャンネル評価デバイス３０への入力に用いられ
る。ドミノステージ３２は、もうひとつのｎチャンネル
デバイス３４に接続された導体４２に入力Ｄを有してい
る。プリチャージの間、ステージ２のノード２３は上述
のとおり、ｐチャンネルプリチャージデバイス１０によ
りハイレベルに引き上げられる。更に、ドミノステージ
３２の出力端子３６もまた、ＣＬＫ信号２２がロウレベ
ルになると、ｐチャンネルプリチャージデバイス３８に
よってハイレベルに引き上げられる。ｎチャンネル放電
デバイス１８、４０が「オフ」になると、ドミノステー
ジ２、３２はそれぞれＶｓｓとの接続が切り離される。

【００１０】評価の間、ハイレベルのＣＬＫ信号２２
は、ｐチャンネルプリチャージデバイス１０、３８を両
方とも「オフ」にし、ｎチャンネル放電デバイス１８、
４０を両方とも「オン」にする。もし導体４２上の入力
信号Ｄがハイレベルならば、ｎチャンネルデバイス３４
は導通して、出力端子３６をロウレベルにし、インバー
タ４６を介してノード４４をハイレベルにする。図１に
関連して説明したとおり、もしドミノステージ２の導体
２４、２６および２８での入力信号Ａ、ＢおよびＣのす
べてがハイレベルならば、評価の間はドミノステージ２
のノード２５がハイレベルになる。ハイレベルのノード
２５により、ｎチャンネル評価デバイス３０が導通し、
出力端子３６をロウレベルに引き下げるとともに、ノー
ド４４をハイレベルに引き上げる。以上の説明から明ら
かなように、図２のカスケード接続されたドミノロジッ
クステージ２、３２は、ブール関数（Ａ．Ｂ．Ｃ）＋Ｄ
を実行する。

【００１１】

【発明が解決しようとする課題】ドミノロジック回路は
面積と速度において利点があるが、欠点もいくつかあ
る。カスケード接続されたドミノゲートを多数含む複合
回路において、例えばＣＬＫ信号２２のような共通クロ
ックラインにおける容量性負荷が受容できないほど大き
くなることもありうる。これは、共通クロックが、一定
のドミノ回路のすべてのステージを、同時に刻時しなけ
ればならないという事実による。そのうえ、共通クロッ
クは、各ステージのプリチャージデバイスと放電デバイ
スの両方を制御するのに用いられている。

【００１２】もうひとつの問題は電荷再分配に関するも
のである。ドミノロジックに電荷再分配の問題があるの
は、例えばデバイス１０、１２、１４、１６および１８
のような、評価ツリーの直列デバイスに寄生容量が存在
し、この寄生容量が、実際にはアースへの電気経路がな
いにもかかわらず、例えば出力端子２３のようなプリチ
ャージされた出力端子での電位を、切り替えのしきい値
より低くしてしまうからである。電荷再分配により、評
価の位相の間に出力端子が誤って切り替えられてしまう
可能性があるため、電荷再配分は回路の信頼性を低下さ
せる。

【００１３】更にまた、ドミノ回路では、いずれかのス
テージでプリチャージが開始されないうちに、すべての
ステージで評価が完了していなければならない。例え
ば、図２の回路ではドミノステージ３２での評価が完了
するまで待たなければ、ステージ２のプリチャージを開
始できない。もしおびただしい数のステージが、先行ス
テージの評価の結果に依存する各ステージの出力によ
り、カスケード接続されているときは、この遅延は重大
なものとなりうる。

【００１４】このように、共通クロックラインにおける
容量性負荷を低減できる改良型ＣＭＯＳ回路が必要とさ
れている。改良型ＣＭＯＳ回路では、電荷再配分と電荷
共用の問題が軽減されるように、評価ツリーに用いるデ
バイスの数をより少なくすることが望ましい。更に、改
良型ＣＭＯＳ回路はパイプライン方式であること、すな
わち、ひとつの回路の異なったステージで、異なったタ
スクを、異なった時間に行なう能力を有することが望ま
しい。性能を向上させるためには、改良型ＣＭＯＳ回路
には、雑音余裕度（ノイズマージン）を改善し、また、
瞬時ピーク電流を電力消費と共に少なくする回路が含ま
れていることが望ましい。

【００１５】

【課題を解決するための手段】本発明は第１クロック端
子および第１回路ステージを有する回路に係る。前記第
１回路ステージは前記第１クロック端子に接続されたパ
ルス生成回路を備えている。前記第１回路ステージは更
に、出力端子と、前記出力端子と前記パルス生成回路と
に接続された評価デバイスと、前記出力端子と第１ロジ
ックレベルとに接続されたプリチャージデバイスと、を
備えている。

【００１６】本発明のある一面によれば、前記パルス生
成回路は、前記評価デバイスに接続されたインバータ出
力を有する第１インバータを備えている。前記パルス生
成回路は更に、データ端子に接続された第１ＮＡＮＤ入
力と、前記第１クロック端子に接続された第２ＮＡＮＤ
入力と、前記第１インバータの入力に接続されたＮＡＮ
Ｄ出力とを有するＮＡＮＤゲートを備えている。

【００１７】また、本発明の別の一面によれば、前記第
１インバータは更に、前記第１ロジックレベルと前記評
価デバイスと前記ＮＡＮＤ出力とに接続された第１のｐ
チャンネルデバイスを備えている。前記第１インバータ
は更に、第２クロック端子、および、前記第１のｐチャ
ンネルデバイスと前記評価デバイスと前記第２クロック
端子と第２ロジックレベルとに接続されている第１のｎ
チャンネルデバイスを備えている。

【００１８】本発明による他の実施例では、前記回路は
更に第２回路ステージを備えており、前記第２回路ステ
ージは、第２ステージ出力端子と、前記第２ステージ出
力端子に接続された第２ステージ評価デバイスと、前記
第１回路ステージの前記出力端子と前記第２ステージ評
価デバイスとの間に直列に接続されたインバータと、を
備えている。前記第２回路ステージはまた、前記第２ス
テージ出力端子と前記第１ロジックレベルとに接続され
た第２ステージプリチャージデバイスを備えている。

【００１９】本発明による他の実施例では、前記第１回
路ステージは更に、前記出力端子を前記第１ロジックレ
ベルと前記評価デバイスとに接続するフォワードコンダ
クションデバイスを備えている。あるいは、前記第１回
路ステージは更に、前記評価デバイスと前記第１のｐチ
ャンネルデバイスと前記第１のｎチャンネルデバイスと
前記評価デバイスとに接続されたフィードバックデバイ
スを備えている。

【００２０】本発明の別の一面は回路の性能を向上させ
る方法に係り、クロック端子と第１回路ステージとを設
ける工程を含んでいる。前記第１回路ステージを設ける
工程は更に、パルス生成回路を前記第１クロック端子に
接続する工程と、出力端子を設ける工程と、第１ステー
ジ評価デバイスを前記出力端子と前記パルス生成回路と
に接続する工程と、を含んでいる。前記第１回路ステー
ジを設ける工程は更に、第１ステージプリチャージデバ
イスを前記出力端子と第１ロジックレベルとに接続する
工程を含んでいる。

【００２１】他の実施例では、本発明の方法は更に、第
２回路ステージを設ける工程を含んでおり、この工程は
更に、第２ステージ出力端子を設ける工程と、第２ステ
ージ評価デバイスを前記第２ステージ出力端子に接続す
る工程とを含んでいる。前記第２回路ステージを設ける
工程は更に、第２インバータを、前記第１回路ステージ
の前記出力端子と前記第２ステージ評価デバイスとの間
に直列に接続する工程と、第２ステージプリチャージデ
バイスを前記第２ステージ出力端子と前記第１ロジック
レベルとに接続する工程とを含んでいる。

【００２２】本発明による波状伝播回路（ウェーブプロ
パゲーション回路）の各ステージは、次々と波を描くよ
うにプリチャージと評価を行なうので、共通クロックに
対する容量性負荷がかなり低減される。更に、各ステー
ジからステージへのプリチャージ位相と評価位相とが次
々と波を描くように行なわれる性質は、波状伝播回路
の、ある伝播回路ステージでその入力の評価がまだ行な
われている時に、先行する伝播回路ステージのプリチャ
ージを開始できるということを意味する。その結果、前
記のクロックは高い周波数での作動が可能になり、これ
により性能が向上する。従来技術によるドミノロジック
回路と比較すると、各ステージにおける前記評価ツリー
の直列デバイス数の減少は、前記の電荷配分の問題を軽
減し、駆動ステージの駆動力を増加させ、あるいは、そ
のステージを駆動する回路の側からみたステージの静電
容量を低減する。

【００２３】本発明の上述およびその他の特徴は、以下
の発明の詳細説明、図、および特許請求の範囲において
詳しく述べられている。

【００２４】

【発明の実施の形態】図３および図５に、本発明の一面
による、ＮＡＮＤゲートベースの波状伝播回路の概略図
とそのタイミング図を示す。図３の回路は、パルス化さ
れたデータ信号を生成するためにＮＡＮＤゲートを使用
しているので、ＮＡＮＤゲートベースである。図３の回
路にはふたつの伝播回路ステージ８０および８２が含ま
れる。各ステージには、ロジック入力、すなわち信号８
８、９０および９２と同数の評価デバイス、すなわちデ
バイス１１０、１１２および１１４があることが望まし
い。クロック入力へのプリチャージパルス、すなわちク
ロック信号ＣＬＫ８４に応答して、第１伝播回路ステー
ジ８０と第２伝播回路ステージ８２は、それぞれの出力
端子すなわちノード１００および１３７を、順次プリチ
ャージする。クロックすなわちクロック信号ＣＬＫ８４
がその評価位相に入ると、パルス化されたデータ信号が
使用されて、第１伝播回路ステージ８０の評価が始ま
り、出力パルスが生成される。その後、第１伝播回路ス
テージ８０からの出力パルスがバッファーされて第２伝
播回路ステージ８２に伝播し、第２伝播回路ステージ８
２の評価が始まる。このようにして、波状伝播回路の各
ステージからステージへ、波を描くように次々と、プリ
チャージと評価が行なわれる。

【００２５】図３の波状伝播回路の動作は、図５のタイ
ミング図とともに考えるのが最も理解しやすい。理解し
やすくするために、ここでは図３の回路部品を５０から
１９９の範囲内の参照番号で呼ぶ。一方、図５のタイミ
ングトレースをここでは２００から２９９の範囲内の参
照番号で呼ぶ。

【００２６】図３には、伝播回路ステージ８０、８２を
備えた２段ステージ波状伝播ロジック回路が示されてい
る。クロック信号ＣＬＫ８４には、クロックエッジ２０
２とクロックエッジ２０４の間の評価位相と、クロック
エッジ２０４とクロックエッジ２０６の間のプリチャー
ジ位相というふたつの位相がある。クロック信号ＣＬＫ
８４がクロックエッジ２０２でハイレベルになる時、Ｎ
ＣＬＫクロック８６はトランジションエッジ２０８でロ
ウレベルになる。図３で開示された実施例では、ＣＬＫ
クロック８４とＮＣＬＫクロック８６の両方が、この技
術分野で周知のタイプのクロック回路（図示せず）で生
成され、それぞれ反対の方向にほぼ同時に切り替わる。
しかしながら、本発明の範囲と主旨から逸脱しなけれ
ば、特定の応用例においてＮＣＬＫクロック８６を、例
えばＣＬＫの遅延形のような、別のクロックで代用可能
であるということに注目すべきである。このようなクロ
ックの生成と、ここに開示する発明においてこのような
クロックを使用可能に適用することとは、当業者の十分
な能力範囲内にある。

【００２７】図３に示すように、クロックＣＬＫ８４と
データ信号８８の両方がＮＡＮＤゲート９４への入力と
なる。評価位相の開始時にＣＬＫクロック８４が、トラ
ンジションエッジ２０２においてハイレベルの状態へ移
行する前のロウレベルにあるならば、このときのＮＡＮ
Ｄゲート９４のＮＡＮＤ出力９６はハイレベルである。
このことは図５に参照番号２１０で示されている。クロ
ックＣＬＫ８４がトランジションエッジ２０２において
ハイレベルの状態へ移行して、データ信号８８もハイレ
ベル状態であるならば、ＮＡＮＤゲート９４は、トラン
ジションエッジ２１２においてＮＡＮＤ出力９６をロウ
レベルに引き下げる。ＮＡＮＤ出力９６は、ＣＬＫクロ
ック８４がトランジションエッジ２０４においてロウレ
ベルになり、プリチャージ状態に入るまでロウレベルに
とどまる。これが起きると、ＮＡＮＤゲート９４のＮＡ
ＮＤ出力９６は図示のとおり、エッジ２１４でハイレベ
ルになる。

【００２８】トランジションエッジ２１２でＮＡＮＤ出
力９６がロウレベルになると、ｐチャンネルデバイス９
８は、トランジションエッジ２１６でノード１００をハ
イレベルに引き上げる。ノード１００は、ＮＣＬＫクロ
ック８６がプリチャージ位相の始めに、トランジション
エッジ２２０においてロウレベルからハイレベルに切り
替わる時に、ｎチャンネルデバイス１１６によってロウ
レベルに引き下げられるまで、ハイレベルにとどまる。
注目すべきことは、ｐチャンネルデバイス９８とｎチャ
ンネルデバイス１１６は図３の回路においては、ひとつ
のダイナミックインバータとして一緒に機能するという
ことである。必ずというわけではないが、面積と速度の
点で有利であるから、ダイナミックインバータが望まし
い。明らかなことではあるが、ＮＡＮＤゲート９４と、
ｐチャンネルデバイス９８と、ｎチャンネルデバイス１
１６とは、一緒になってひとつのパルス生成回路として
機能し、図３の回路にパルス化されたデータ信号をもた
らす。図５もまた、ＮＣＬＫクロック８６が評価位相の
始めに、トランジションエッジ２０８においてハイレベ
ルからロウレベルになると、インバータ１０２がトラン
ジションエッジ２２２においてノード１０４をハイレベ
ルに引き上げることを示している。ノード１０４は、Ｎ
ＣＬＫクロック８６がプリチャージ位相の始めに、トラ
ンジションエッジ２２０においてロウレベルからハイレ
ベルに移行して、トランジションエッジ２２４において
ノード１０４をハイレベルからロウレベルに引き下げる
まで、ハイレベルにとどまる。

【００２９】ノード１０４は、トランジションエッジ２
２２においてハイレベルの状態に移行する前は、ロウレ
ベルにとどまる。参照番号２２６で示す期間内は、ノー
ド１０４がロウレベルの状態にあることにより、ｐチャ
ンネルプリチャージデバイス１０６が「オン」になり、
出力端子１０８がＶｄｄに接続される。トランジション
エッジ２２２の前の、参照番号２２６で示す期間内は、
ノード１００がロウレベルの状態にあることにより、ｎ
チャンネル評価デバイス１１０が「オフ」になり、出力
端子１０８はＶｓｓから切り離される。出力端子１０８
は、プリチャージの期間内にｐチャンネルプリチャージ
デバイス１０６を介して、ハイレベルにプリチャージさ
れる。

【００３０】もし、評価の期間内にデータ信号８８がロ
ウレベルであれば、ＮＡＮＤ出力９６はＮＡＮＤゲート
９４の働きによりハイレベルになる。このことは、図５
のタイミング図に、破線と参照番号２３０で図示してあ
る。評価の期間内でデータ信号８８がロウレベルである
ために、ノード９６がハイレベルにとどまっている時
は、ｐチャンネルデバイス９８は「オン」にならず、ノ
ード１００はロウレベルにとどまる。この条件でのノー
ド１００の状態は、図５に参照番号２３２のついた破線
で図示してある。データ信号８８がロウレベルであるた
めに、ノード１００がロウレベルにとどまっている時に
は、評価位相の期間はｎチャンネル評価デバイス１１０
は導通しない。図５のタイミング図に破線２３４で図示
するとおり、ｎチャンネル評価デバイス１１２および１
１４それぞれへの入力９０および９２がハイレベルなら
ば、この評価位相にある間は出力端子１０８がプリチャ
ージされたハイレベルに、なおもとどまっている。

【００３１】別の言い方をすれば、仮にデータ信号８８
がハイレベルであったとすれば、ノード９６が評価期間
内にロウレベルになっており、これによって、ノード１
００がｐチャンネルデバイス９８を介してハイレベルに
引き上げられていたであろう。ノード１００がハイレベ
ル状態にあることにより、今度はｎチャンネル評価デバ
イス１１０が導通し、そのことにより、出力端子１０８
はＶｓｓにプルダウンされる（入力端子９０および９２
が評価期間内はどこかの時点でハイレベルにあると仮定
する）。

【００３２】いずれにしても、ＮＣＬＫクロック８６が
プリチャージ位相の始めでハイレベルになると、出力端
子１０８も再度ハイレベルになる。ＮＣＬＫクロック８
６がハイレベルになると、ノード１０４がロウレベルに
なり、ｐチャンネルプリチャージデバイス１０６が「オ
ン」になる。説明の便宜上、伝播回路ステージ８２と図
３の回路の残りの部分の説明は、データ信号８８がハイ
レベルで、ｎチャンネル評価デバイス１１２および１１
４それぞれへの入力９０および９２もハイレベルである
時の状態についてのみ行なう。データ信号８８がロウレ
ベルの時の図３の回路動作は、図３の回路図、図５のタ
イミング図、およびここに述べた説明からすぐに推察で
きる。

【００３３】クロックの評価位相の始めのトランジショ
ンエッジ２２２で、ノード１０４がロウレベルからハイ
レベルになると、ノード１１８はインバータ１２０の働
きによってハイレベルからロウレベルになる。このこと
はトランジションエッジ２３６に図示してある。ノード
１１８は、ノード１０４がトランジションエッジ２２４
でハイレベルからロウレベルに変わるまでロウレベルに
とどまり、これによって、ノード１１８が、トランジシ
ョンエッジ２３８でロウレベルからハイレベルになる。
更に、評価期間内に出力端子１０８がハイレベルからロ
ウレベルに変わると（すなわち、評価位相である間は、
データ信号８８がハイレベルで、ｎチャンネルデバイス
１１２および１１４は「オン」である）、ノード１２２
は、ｐチャンネルデバイス１２４の働きによりロウレベ
ルからハイレベルになる。これは図５のタイミング図に
トランジションエッジ２４０で図示してある。ノード１
２２は、ノード１１８がプリチャージ位相の始めで、ロ
ウレベルからハイレベルへ移行するトランジションエッ
ジ２３８によってロウレベルになるまで、ハイレベルに
とどまる。これは、ノード１１８がハイレベルにあるこ
とによってｎチャンネルデバイス１１７が導通するの
で、ノード１２２がＶｓｓに接続されて、トランジショ
ンエッジ２４１でノード１２２がロウレベルにプルダウ
ンされるからである。以上から明らかなように、ｐチャ
ンネルデバイス１２４とｎチャンネルデバイス１１７と
は、適切な時に、出力端子１０８上の信号の極性を切り
替えるひとつのダイナミックインバータ／バッファーの
働きをする。

【００３４】一方、評価位相の始めに、ノード１１８が
トランジションエッジ２３６でハイレベルからロウレベ
ルに移行すると、ノード１２７はインバータ１２５の働
きによってハイレベルになる。注目すべきことは、評価
期間の前にノード１２７がロウレベルであり、ノード１
２２もロウレベルであった時は、ｐチャンネルプリチャ
ージデバイス１２６は出力端子１２８をＶｄｄに接続
し、出力端子１２８をＶｓｓとの接続から切り離すこと
により、出力端子１２８は出力端子１０８のプリチャー
ジと同じようにプリチャージされるということである。

【００３５】ロウレベルのＮＣＬＫクロック８６が、イ
ンバータ１０２、１２０、１２５を介して伝播しノード
１２７に達すると、ノード１２７はロウレベルからハイ
レベルになり、ｐチャンネルプリチャージデバイス１２
６を「オフ」にする。ノード１２２がトランジションエ
ッジ２４０でハイレベルになると、出力端子１２８はｎ
チャンネルデバイス１３０、１３２、１３４および１３
６を介してＶｓｓに接続される（ｎチャンネルデバイス
１３０、１３２、１３４および１３６の各ゲートへの入
力が、伝播回路ステージ８２の評価位相の期間のいずれ
かの時点ですべてハイレベルにあると仮定する）。評価
の間に出力端子１２８がハイレベルからロウレベルに移
行することは、図５のトランジションエッジ２４２で図
示してある。更に、ノード１２７がハイレベルになる
と、ノード１３１はインバータ１３３の働きによりロウ
レベルになる。ノード１３１がロウレベルになるとｎチ
ャンネルデバイス１３５は遮断され、ノード１３７がＶ
ｓｓとの接続から切り離される。先に説明したとおり、
出力端子１２８がトランジションエッジ２４２でロウレ
ベルになると、ｐチャンネルデバイス１３８はノード１
３７をハイレベルにする。このことは図５のトランジシ
ョンエッジ２４４に図示してある。出力端子１２８は、
ノード１２７がロウレベルになって、ｐチャンネルプリ
チャージデバイス１２６によりハイレベルに引き上げら
れるまで、ロウレベルにとどまる。ノード１２７がロウ
レベルになると、出力端子１２８はｐチャンネルプリチ
ャージデバイス１２６を介してＶｄｄに接続され、トラ
ンジションエッジ２４６でハイレベルになる。

【００３６】ノード１３７は、ノード１３１がハイレベ
ルになってｎチャンネルデバイス１３５によりロウレベ
ルに引き下げられるまで、引き続きハイレベルにとどま
る。ノード１３７がトランジションエッジ２４８でハイ
レベルからロウレベルに移行するということは、伝播回
路ステージ８２の次の伝播回路ステージ（図示せず）へ
の入力をＶｓｓにプリチャージするということを表して
いる。

【００３７】これまでに述べたことから容易に理解でき
るとおり、本発明の波状伝播回路である第１伝播回路ス
テージ８０から第２伝播回路ステージ８２へ、そして後
続の各伝播回路ステージへと、波を描くように評価が行
なわれてゆく。同様に、プリチャージ位相も波を描くよ
うに展開してゆき、これにより、評価とプリチャージと
が分散して次々と行なわれる。第１伝播回路ステージを
評価するために、ＮＡＮＤゲート、ＮＯＲゲートなどの
いずれかを介するクロックパルスが用いられている。第
１伝播回路ステージの評価の結果は後続の各伝播回路ス
テージに伝播され、各伝播回路ステージを順次評価して
ゆく。第１伝播回路ステージのプリチャージもまた、パ
ルスを介して完遂される。このプリチャージのパルスが
後続の各伝播回路ステージに伝播可能になっている。更
に、第１伝播回路ステージがプリチャージ可能になる前
に、各伝播回路ステージのすべてがその評価を終えるま
で、クロックの速度を遅くし、またウエイトをかける必
要が最早ない。ステージからステージへと、プリチャー
ジ位相と評価位相とが次々と波を描くように行なわれる
性質は、波状伝播回路のある伝播回路ステージで、その
入力の評価がまだ行なわれている時に、先行する伝播回
路ステージのプリチャージを開始できるということを意
味する。その結果、クロックは高い周波数での作動が可
能になり、これにより性能が向上する。

【００３８】更に、従来技術によるドミノロジック回路
と比較すると、例えば図２のデバイス１８あるいは４０
のような、典型的なドミノロジック回路の、評価ツリー
の基部にあるｎチャンネル放電デバイスは最早必要がな
くなる。本発明の回路では、ある伝播ステージにある評
価デバイスの数は、そのステージのロジック入力の数に
等しい。直列デバイスの数を減らすことで、クロックに
対する容量性負荷を低減できるとともに、瞬時ピーク電
流を低減できるという利点があり、駆動伝播回路ステー
ジの駆動力を十分に高めることができる。

【００３９】注目すべきは、図３の回路ではＶｄｄから
Ｖｓｓへの放電経路の存在を阻止するという利点がある
ため、省電力になり、出力エラーも防止されるというこ
とである。例えば、もし伝播回路ステージ８０のｐチャ
ンネルプリチャージデバイス１０６とｎチャンネル評価
デバイス１１０の両方が、同時に「オン」にできるよう
になっていれば、放電経路が存在する。図３の回路で
は、この条件が成立しないようになっているという利点
がある。プリチャージ中のｐチャンネルプリチャージデ
バイス１０６とｎチャンネル評価デバイス１１０を取り
上げて説明する。すでに説明したように、プリチャージ
中はｐチャンネルデバイス１０６が「オン」で、ｎチャ
ンネル評価デバイス１１０は「オフ」である。すでに述
べたとおり、評価が始まると、ＣＬＫクロックとＮＣＬ
Ｋクロックがほぼ同時に切り替わる。ｐチャンネルプリ
チャージデバイス１０６は、ハイレベルのデータパルス
がｎチャンネル評価デバイス１１０を「オン」にできる
前に「オフ」される。これは、ＮＣＬＫクロック８６
が、ｐチャンネルデバイス１０６を「オフ」にする前
に、インバータ１０２をひとつ越えさえすればよいから
である。一方、ＣＬＫクロック８４（およびデータ信号
８８）は、ｎチャンネル評価デバイス１１０を切り替え
るためには、ノード１００に到達する前にダイナミック
インバータのＮＡＮＤゲート９４とｐチャンネルデバイ
ス９８の両方を越えなければならない。したがって、デ
バイス１０６と１１０とを介してのＶｄｄからＶｓｓま
での放電経路は回避される。

【００４０】更に、インバータはＮＡＮＤゲートよりも
速度が速い可能性がある。インバータがダイナミックイ
ンバータとして形成されている場合は、この可能性が特
に高い。典型的なＮＡＮＤゲートの遅延時間は３５０ピ
コ秒であるが、インバータの遅延時間は通常２５０ピコ
秒である。したがって、ＮＡＮＤゲートとインバータと
の固有の遅延時間には差があるので、その安全余裕度は
更に大きい。また、データが、クロックのトランジショ
ンエッジよりも後で到着することがあるという事実も安
全余裕度となる。例えば、図３の回路では、ＣＬＫクロ
ック８４がハイレベルになった後で、データ信号８８が
到着することもある。その結果、ＣＬＫクロック８４が
評価位相に入った後で、パルス化されたデータ信号がノ
ード１００に到着することもよくある。

【００４１】図４は、本質的には図３の回路と同じであ
るが、図４のノード１０１におけるパルス化されたデー
タ信号は、ＮＯＲゲートを介して生成されるという点が
違っている。図４の回路は、図３において、一対のデバ
イス９８と１１６により示されるダイナミックインバー
タを最早必要としない。更に、ＮＯＲゲート９５のＮＯ
Ｒ入力８５は、ＮＣＬＫクロック８６に直接接続されて
いる。ＮＯＲゲート９５のもうひとつのＮＯＲ入力８７
は、Ｎデータに接続され、データパルスの負のエッジを
誘発する。

【００４２】本発明による別の実施例では、前述のＶｄ
ｄからＶｓｓへの望ましくない放電経路の存在を、これ
と関連する速度損失とともに防止するため、プリチャー
ジ位相を早期に終了するという利点がある。プリチャー
ジ位相は、上述のとおりクロックがそのプリチャージサ
イクルに入る時に始まる。しかしながら、プリチャージ
位相は、クロックのプリチャージサイクルの終了時にお
いて終了するのではなく、設定された一定の時間の後に
終了する。

【００４３】図６に示すのは、一定の長さのプリチャー
ジパルスを生成するためのパルス回路３０１を含んだ波
状伝播回路である。プリチャージパルスの長さは、パル
ス回路３０１における遅延回路３００の遅延により実質
的に決定される。説明の便宜上、図６の回路では、遅延
回路３００を実現するために４つのインバータゲート３
００（Ａ）〜（Ｄ）を用いる。けれども、この技術分野
において周知である従来のいずれかのタイプの遅延技術
を用いても、遅延回路３００は実現できるということを
理解する必要がある。図６には複数の波状伝播回路ステ
ージ３０２、３０４および３０６も示されており、その
各々が１つ以上の伝播回路ステージを含むことも可能で
ある。図６の回路の動作を説明するために、ＣＬＫクロ
ック３１２がハイレベルからロウレベルになって、プリ
チャージサイクルが始まる場合を考えてみる。ＣＬＫク
ロック３１２がハイレベルからロウレベルに切り替わる
と、ＮＯＲゲート３１０への入力Ｂもまたハイレベルか
らロウレベルになる。しかしながら、ＮＯＲゲート３１
０の入力Ａに接続されている入力３１４は、（ＣＬＫク
ロック３１２がハイレベルであった）前の評価のサイク
ルから引き続きロウレベルのままである。従って、ＮＯ
Ｒ出力３１６はハイレベルになり、ＮＣＬＫのハイレベ
ルのパルスが波状伝播回路３０２に受け渡されて、その
回路ステージをプリチャージする。

【００４４】遅延回路３００により遅延された後、ＣＬ
Ｋクロック３１２のハイレベルからロウレベルになるパ
ルスがノード３１８に到着して、インバータ３０８によ
り反転され、入力３１４でロウレベルからハイレベルに
なるパルスが作られる。この入力３１４上でロウレベル
からハイレベルになるパルスは、ＮＯＲゲート３１０の
入力Ｂに与えられているＣＬＫクロック３１２のすでに
ロウレベルになっているパルスと結合されて、ＮＯＲ出
力３１６をロウレベルにする。事実上、固定幅のクロッ
クパルスが波状伝播回路３０２に受け渡されて、その各
ノードをプリチャージする。このプリチャージパルス
は、回路３０２の各伝播回路ステージを経て、後続の回
路３０４と３０６にそれぞれ導体３２４と３２６を介し
て伝播される。ＣＬＫクロック３１２がロウレベルから
ハイレベルになって評価が始まる時には、プリチャージ
位相はすでに終了していて、ある程度の時間が経過して
いる。ハイレベルのＣＬＫクロック３１２は、ＮＡＮＤ
ゲート３３０とインバータ３３２とによりデータ信号３
２８と結合され、データパルスを波状伝播回路３０２の
ＤＡＴ入力に与えて評価を開始させる。波状伝播回路３
０２の評価の結果は、それぞれ導体３３４と３３６とを
介して波状伝播回路３０４と３０６に伝播される。

【００４５】以上の説明から明らかなように、プリチャ
ージ位相はＣＬＫクロック３１２によって開始され、評
価位相の開始よりも実質的に早くなるように設定された
遅延時間の後に終了するという利点がある。更に、評価
位相がプリチャージ位相の終了時に実質的に開始するよ
うにさせることは、ここに開示する技術を与えられた当
業者の能力の範囲内であり、意図されているものであ
る。図３の波状伝播回路の場合のように、評価は、ＣＬ
Ｋクロックがハイレベルからロウレベルに移行する時に
期待された通りに終了する。回路の性能を最大限に発揮
させるには、遅延３００を可変なものとして、最適なプ
リチャージパルスをフレキシブルに作り出せるようにし
てもよい。このプリチャージパルスは、波状伝播回路の
出力端子をプリチャージするには十分であり、Ｖｄｄか
らＶｓｓへの望ましくない放電経路を防止するには十分
短いパルスである。

【００４６】本発明の更に別の面として、波状伝播回路
は、雑音余裕度を改善し、またプリチャージ出力端子と
評価デバイスとの間の電荷共有による出力エラーだけで
はなく、プリチャージされた出力端子からの電荷漏れに
よって引き起こされる出力エラーも低減するために、小
型のフォワードコンダクションデバイスをオプションで
採用することができるという利点がある。図７に示すの
は、ｎチャンネル評価デバイス３５６、３５８および３
６０にそれぞれ接続されているｐチャンネルフォワード
コンダクションデバイス３５０、３５２および３５４を
備えた改良型波状伝播回路の簡略回路図である。フォワ
ードコンダクション方式の動作の説明として、ノード３
６２がハイレベルで（例えば、データ入力３６４でのハ
イレベルデータ入力による）、ｎチャンネル評価デバイ
ス３５６が「オン」の時の評価の期間の状況を考察す
る。ｎチャンネル評価デバイス３５８も「オン」で、ｎ
チャンネル評価デバイス３６０が「オフ」であると仮定
する。もし、ｐチャンネルフォワードコンダクションデ
バイス３５０、３５２および３５４がなければ、ｎチャ
ンネル評価デバイス３６０が実際には「オフ」でＶｓｓ
への実際の放電経路が存在しない状況においても、アク
ティブになったｎチャンネル評価デバイス３５６および
３５８に関連する寄生の静電容量が、出力端子３６６を
そのプリチャージされたハイレベルからロウレベルに切
り替えるのに十分なことがある。この回路には複数のフ
ォワードコンダクションデバイスがあるので、ｎチャン
ネルデバイス３６０と関連する適正サイズのｐチャンネ
ルフォワードコンダクションデバイス３５４がロウレベ
ルの信号３７０によって「オン」になり、それにより出
力端子３６６がＶｓｓになる。従って、出力端子３６６
は電荷共有により誤ってスイッチングする可能性が低減
される。

【００４７】これらのフォワードコンダクションデバイ
スは、回路の雑音余裕度も改善する。ノード３６２でグ
リッチが生じると、ｎチャンネル評価デバイス３５６が
導通を開始することがある。入力３６８および３７０が
ハイレベルであると仮定すると、グリッチにより電荷が
ｎチャンネル評価デバイス３５６、３５８および３６０
に流れ、フォワードコンダクションデバイス３５０がな
ければ、出力端子３６６が誤ってスイッチングする可能
性がある。図７の回路にはｐチャンネルコンダクション
デバイス３５０があるので、グリッチによりノード３６
２がＶｄｄにならない限り、適正なサイズのｐチャンネ
ルフォワードコンダクションデバイス３５０は、グリッ
チによって完全に遮断されることなく出力端子３６６を
Ｖｄｄにプルアップし続け、グリッチに起因するレベル
の移行を阻止する。

【００４８】フォワードコンダクションデバイスは、更
に、電荷漏れが引き起こす出力エラーも低減する。もし
ｎチャンネル評価デバイス３５６、３５８および３６０
が評価期間内に「オフ」になっていると、たとえｐチャ
ンネルフォワードコンダクションデバイス３５０、３５
２および３５４がなくても、出力端子３６６は理論的に
はプリチャージされたハイレベルにとどまることにな
る。しかしながら、フォワードコンダクションデバイス
３５０、３５２および３５４がなければ、実際にはかな
りの電荷漏れが、特に長時間の評価期間内に、出力端子
３６６で生じてしまい、出力端子３６６の電位がスイッ
チングのしきい値より低くなって、スイッチングエラー
が発生する可能性がある。回路にいくつかの適正サイズ
のフォワードコンダクションデバイスがあれば、ｎチャ
ンネル評価デバイス３５６、３５８および３６０が「オ
フ」の時に、それらのフォワードコンダクションデバイ
スが「オン」にとどまって、電荷漏れを相殺する電荷を
プリチャージされたノード３６６に供給する。これによ
り、評価期間の長さに関係なく、出力端子３６６の電位
をそのプリチャージされたハイレベルに維持する。

【００４９】更に別の実施例として、雑音余裕度を改善
し、また電荷漏れや電荷共有により引き起こされる出力
エラーを低減させるために、波状伝播回路にオプション
でフィードバックデバイスを取り付けることができる。
伝播回路ステージ４０２に接続されているｎチャンネル
フィードバックデバイス４００の簡略回路図を図８に示
す。先に説明したとおり、プリチャージの間に出力端子
４０４はハイレベルにプリチャージされる。ハイレベル
のＮＣＬＫクロック４１０によりｎチャンネルデバイス
４０８が「オン」になるので、ノード４０６は、ロウレ
ベルでプリチャージされる。ノード４０６が評価位相の
始めでロウレベルからハイレベルに移行する時（導体４
１２にはハイレベルデータ入力があると仮定する）、出
力端子４０４は、先行のプリチャージ位相からなおもハ
イレベルにとどまっている。ハイレベル出力端子４０４
は適正サイズのｎチャンネルフィードバックデバイス４
００を「オン」に保持し、ノード４０６がロウレベルか
らハイレベルに移行するのを阻止する。従って、回路の
雑音余裕度が改善される。

【００５０】もし本回路にフィードバックデバイスがな
い場合、ノード４０６でのグリッチにより、出力端子４
０４は誤ってスイッチングする可能性がある。ｎチャン
ネルフィードバックデバイス４００は同様にして、グリ
ッチに起因する誤スイッチングを阻止する。ノード４０
６をＶｓｓにプルダウンし続けることにより、フィード
バックデバイス４００はスパイクを阻止する。従って、
一時的なグリッチにより出力端子４０４が誤ってスイッ
チングする危険性は更に少ない。注目すべきは、図８の
回路が各伝播回路ステージごとに、追加のフィードバッ
クデバイスをひとつずつしか必要としないということで
ある。これに比べ、フォワードコンダクション方式で
は、各評価デバイスごとにフォワードコンダクションデ
バイスをひとつずつ有することが望ましい。

【００５１】更に、図８のフィードバックデバイスは、
図７のフォワードコンダクションデバイスよりも小型化
でき、これにより、容量性負荷を少なくできるという利
点がある。出力端子４０４がハイレベルからロウレベル
への移行を開始する場合を考察してみる。ｐチャンネル
デバイス４１４に固有の遅延により、出力端子４０４で
観察される信号レベル変化は、ノード４１６にすぐには
影響を及ぼさない。出力端子４０４が切り替えを開始す
る時にも、ノード４１６は先行のプリチャージの位相か
ら引き続きロウレベルで充電されている。従って、ｐチ
ャンネルフィードバックデバイス４１８はなおもほぼ完
全に導通しており、ノード４０４でのハイレベルからロ
ウレベルへの移行を阻止する。これに対し、図７のフォ
ワードコンダクションデバイス３５０では、ノード３６
２がロウレベルからハイレベルに移行を始めると、「オ
フ」への切替が始まる。このときフォワードコンダクシ
ョンデバイス３５０はなおも出力端子３６６をプルアッ
プして、ノード３６２がロウレベルからハイレベルに移
行することに起因する出力端子３６６のハイレベルから
ロウレベルへの移行を阻止しようとする（入力３６８お
よび３７０がハイレベルであると仮定する）。部分的に
遮断されているので、フォワードコンダクションデバイ
ス３５０は、ノード３６６でのハイレベルからロウレベ
ルへの移行を阻止するための能力を完全には利用できな
い。必然的に、フォワードコンダクションデバイス３５
０は、許容可能な雑音余裕度を維持するために、その部
分的に遮断された状態において、出力端子３６６へ十分
な電荷を供給しうるように大型化されていなければなら
ない。

【００５２】図８のフィードバック回路では、各出力端
子に対す負荷静電容量が更に低減されており、これによ
り速度と性能とが向上している。図７の回路の出力端子
３６６での負荷静電容量を取り上げて説明する。この出
力端子での負荷静電容量に含まれるのは、ｐチャンネル
フォワードコンダクションデバイス３５０、３５２およ
び３５４の各ドレイン静電容量、ダイナミックインバー
タのｐチャンネルデバイスのゲート静電容量、プリチャ
ージデバイスのドレイン静電容量、および、各評価デバ
イスの内のひとつのドレイン静電容量である。これに対
し、図８の回路の出力端子４０４に対する静電容量に含
まれるのは、１つのｐチャンネルフィードバックデバイ
ス４１８のドレイン静電容量、ｎチャンネルフィードバ
ックデバイス４００のゲート静電容量、ダイナミックイ
ンバータのｐチャンネルデバイス４１４のゲート静電容
量、プリチャージデバイスのドレイン静電容量、およ
び、各評価デバイスの内のひとつのドレイン静電容量の
みである。従って、図８の出力端子４０４は図７の回路
と比べると、スイッチングの際に駆動する容量性負荷が
小さい。

【００５３】先に述べたとおり、本発明の別の面には、
各伝播回路ステージの出力をバッファーして反転する複
数のダイナミックインバータを使用することが含まれて
いる。一般的に、ダイナミックインバータはスタティッ
クインバータよりも小型であるとともに高速であるか
ら、ダイナミックインバータを使用すれば、高速化と回
路の小型化が可能となるという利点がある。図８では、
出力端子４０４がｐチャンネルデバイス４１４のゲート
に接続されている。評価位相において、出力端子４０４
がハイレベルからロウレベルに移行すると、ｐチャンネ
ルデバイス４１４が「オン」になってノード４１６をＶ
ｓｓにプルダウンする。出力端子４０４が、ハイレベル
ＮＣＬＫクロック４１０によりハイレベルでプリチャー
ジされると、ノード４２０もまた、インバータ４２２と
４２４とを介してハイレベルになる。ノード４２０がハ
イレベル状態にあることにより、ｎチャンネルデバイス
４２６が導通してノード４１６をロウレベルにする。ｐ
チャンネルデバイス４１４とｎチャンネルデバイス４１
６とは一緒になってひとつのインバータとして機能す
る。注目すべきは、図８に図示されるダイナミックイン
バータは、本発明の開示に記載されて、あるいは含まれ
ている実施例のいずれとも共に作動するように適用させ
ることができるということである。同様に、図８の回路
は、スタティックインバータを含め、この技術分野で知
られているいかなる種類のインバータ回路とも作動する
ように適用可能である。

【００５４】更に省力化するために、波状伝播回路のあ
る伝播回路ステージの出力端子のうちで、あるひとつの
評価位相ではスイッチングされない出力端子は、次のプ
リチャージ位相でプリチャージされないようにする。図
９には、伝播回路ステージ５０６に関連して、ｎチャン
ネルデバイス５０２とｐチャンネルデバイス５０４とを
備えているパスゲート５００が示されている。図９の回
路の働きを理解できるように、伝播回路ステージ５０６
の出力端子５０８が、評価中にハイレベルからロウレベ
ルに切り替わる条件を考察する。ノード５１０はダイナ
ミックインバータのｐチャンネルデバイス５１２を介し
て、ロウレベルからハイレベルになる。ノード５１０が
ハイレベルになると、ｎチャンネルデバイス５０２とｐ
チャンネルデバイス５０４の両方が導通し、ＮＣＬＫク
ロック５１４が次のプリチャージ位相においてパスゲー
ト５００を介して伝播し、出力端子５０８および後続の
各伝播回路ステージの各出力端子をプリチャージする。
反対に、出力端子５０８が切り替わらなければ、すなわ
ち、プリチャージされたハイレベルにとどまると、ノー
ド５１０はロウレベルにとどまる。ロウレベルのノード
５１０は、ｎチャンネルデバイス５０２とｐチャンネル
デバイス５０４の両方を遮断する。パスゲート５００が
「オフ」になっているので、ＮＣＬＫクロックパルス５
１４は、パスゲート５００を越えて出力端子５０８およ
び後続の各伝播回路ステージの各出力端子をプリチャー
ジすることができなくなり、これにより電力消費を抑え
ることができる。

【００５５】本発明の波状伝播回路は通過遅延ができる
という利点がある。図１０にはマイクロプロセッサ回路
５５０が示されている。マイクロプロセッサ回路５５０
は、例えばマイクロプロセッサパイプラインステージの
実現に用いることができる。複数の波状伝播回路５５
２、５５４、５５６、５５８および５６０は命令のフェ
ッチ（ＩＦ）、命令デコード（ＩＤ）、実行（ＥＸ）、
メモリ操作（ＭＥＭ）およびリード／ライト（Ｗ／Ｒ）
という個々の機能を実現している。複数のフリップフロ
ップ５６６、５６８、５７０、５７２、５７４および５
７６は、ロジック回路に接続されており、それぞれのロ
ジック回路へのクロック信号をゲートする。多くのマイ
クロプロセッサでは、命令デコード回路５５４がその操
作完了のために余分の時間を必要とすることがある。更
に、実行回路５５６が比較的短時間にそのタスクを完了
できるということがよくある。低速のデコード回路５５
４に適応させるために、クロック５６４を遅くする代わ
りに、通過遅延によりデコード回路５５４の隣りから時
間を「借り」てその操作を完了させるようにしている。

【００５６】図１０の回路で通過遅延を実現するには、
遅延回路５６３を、ＣＬＫクロック５６４と、実行回路
５５６への信号をゲートするフリップフロップ５７０と
の間に、直列に接続する。遅延回路５６３は偶数のイン
バータ、またはこの技術分野ではよく知られているその
他の遅延技術を用いて実現可能である。図１１に示すの
は、通過遅延の効果を説明する簡略タイミング図であ
る。ＣＬＫ信号５６４は最上部に示してある。データ有
効時間６０２（旧データ用）とデータ有効時間６０４
（新データ用）とを有するデータ信号６００も図示され
ている。例えば、データ有効時間６０４は、データが、
データを実行回路５５６に送るラッチ５７０へのデータ
として有効であるとみなされうる時間を表している。注
目すべきことは、データ有効時間６０４は、ＣＬＫクロ
ック５６４の正のクロックエッジ６０６より後に来ると
いうことである。言い換えると、正のクロックエッジ６
０６で実行回路５５６が適正に評価を行うには、データ
の到着が遅すぎるということである。

【００５７】次に、信号ＤＣＬＫ６０８について説明す
る。信号ＤＣＬＫ６０８では、元の正のクロックエッジ
６０６は、実行回路５５６が正の遅延エッジ６１０で適
正に評価をするのに十分な時間Ｔｄだけ遅延される。注
目すべきことは、正のクロックエッジ６０６のみを遅ら
せればよく、ＣＬＫクロック５６４全体を遅らせる必要
がないということである。この遅延は、実行回路５５６
がその評価を開始するのがわずかに遅れることを意味す
るに過ぎない。クロック周波数が影響を受けることはな
いので、図１０と図１１の回路は、より高い周波数で作
動することができるという利点があり、これにより性能
を向上できる。

【００５８】そのうえ、ｐチャンネル評価デバイスまた
はｎチャンネル評価デバイスをベースとする回路ステー
ジを用いて、本発明の波状伝播回路を実現することがで
きる。図１２に示すのは波状伝播回路６５０である。波
状伝播回路６５０には、ｐチャンネルベースの回路ステ
ージ６５４とカスケード接続されたｎチャンネルベース
の回路ステージ６５２がある。ｐチャンネルベースの回
路ステージ６５４は、通常その出力端子６５６でロウレ
ベルにプリチャージされる。回路ステージ６５２の出力
端子６５８が、ｎチャンネル評価デバイス６５９でのデ
ータパルスにより、評価時間内にハイレベルからロウレ
ベルへ切り替わると（ｎチャンネル評価デバイス６６１
への入力がハイレベルでアクティブと仮定する）、回路
ステージ６５４のｐチャンネル評価デバイス６６０が
「オン」になる。ｐチャンネル評価デバイス６６２への
ロジック入力Ｃもまたロウレベル（アクティブ）である
と仮定すると、出力端子６５６およびＶｄｄからの導通
経路が存在して、出力端子６５６をＶｄｄにプルアップ
するということになる。ＮＣＬＫクロック６６４がハイ
レベルになり、この回路をプリチャージすると、ノード
６６６はインバータ６６８の動作によってロウレベルに
なる。ロウレベルのノード６６６は、ｐチャンネルプリ
チャージデバイス６７０を「オン」にして、出力端子６
５８をハイレベルにプリチャージする。その同じＮＣＬ
Ｋクロックパルスは、インバータ６７２を通って伝播し
てノード６７４をハイレベルに駆動し、ｎチャンネルプ
リチャージデバイス６７６を「オン」にすることによ
り、出力端子６５６をＶｓｓにプルダウンする。明らか
なように、図１２の回路には、ＮＯＲＡロジックに関す
る利点ばかりでなく、本発明による波状伝播ロジックの
タイミングと容量性負荷とに関するすべて利点を有して
いる。

【００５９】本発明の波状伝播回路は、各クロックサイ
クルごとにふたつの評価を行なう可能性について更に考
察する。プリチャージ位相と評価位相が、順次波を描く
ように交互に各回路ステージを伝播するので、本発明の
波状伝播回路は各クロックサイクルごとに二重評価を行
なうことが可能である。

【００６０】図１３に各クロックサイクルごとに二重評
価を行なう波状伝播回路７５０を示す。図１３において
回路ステージ７５２はプリチャージパルス生成回路７５
４からのプリチャージパルスを、ノード７６８で受け
る。第１遅延信号ＤＣＬＫ７５６はパルス回路７５８に
入力され、その出力はＯＲゲート７６０に入力される。
信号ＤＣＬＫ７５６は信号ＣＬＫクロック７６２を遅延
させた、すなわち位相シフトしたものである。信号ＤＣ
ＬＫ７５６は信号ＣＬＫクロック７６２から、例えば偶
数のインバータゲートを備えた遅延回路によって、また
はその他の従来からある遅延技術によって、派生させる
ことも可能である。ここには、信号ＤＣＬＫ７５６と相
補的な信号であり、もうひとつのパルス回路７６６に入
力される遅延信号ＮＤＣＬＫ７６４も図示されており、
そのパルス回路７６６の出力はＯＲゲート７６０に入力
される。パルス回路７５８および７６６は、例えば、図
６の回路のパルス回路３０１と類似のものであってもよ
い。あるいは、パルス生成回路７５８と７６６は、トラ
ンジションエッジから固定パルスを発生させる任意の従
来技術により実現することもできる。明らかなように、
ＯＲゲート７６０は、信号ＤＣＬＫ７５６と信号ＮＤＣ
ＬＫ７６４のどちらかが、ロウレベルからハイレベルへ
移行する時、ノード７６８に、固定された長さのパルス
を出力する。１つのクロックサイクルの間に、このよう
なパルスがふたつあるので、各クロックサイクルごとに
回路ステージ７５２（および後続の各回路ステージ）を
プリチャージするプリチャージパルスがふたつあること
になる。

【００６１】回路ステージ７５２へのパルス化されたデ
ータ信号は、パルス生成回路７７０で生成される。パル
ス生成回路７７０には、ＮＯＲゲート７７６でカスケー
ド接続されたふたつのＮＯＲゲート７７２と７７４が示
されている。ＮＯＲゲート７７２は、データ信号７７８
とＣＬＫクロック信号７６２というふたつの入力信号を
受け取る。同様に、ＮＯＲゲート７７４は、データ信号
７７８とＮＣＬＫクロック信号７８０というふたつの入
力信号を受け取る。ＮＣＬＫクロック信号７８０はＣＬ
Ｋクロック信号７６２と相補的な信号である。ＣＬＫク
ロック信号７６２がハイレベルの時は、ＮＣＬＫクロッ
ク信号７８０がロウレベルであり、逆の場合も同様であ
る。ＣＬＫクロック信号７６２がハイレベルで（したが
ってＮＣＬＫクロック７８０がロウレベルで）、データ
信号７７８もハイレベルである時は、ＮＯＲ出力７８２
と７８４は両方ともロウレベルである。正のプリチャー
ジパルス７６８が来なければ、ＮＯＲゲート７７６はノ
ード７８６をハイレベルに切り替えて、回路ステージ７
５２のｎチャンネル評価デバイス７８８を「オン」にす
る。遅延信号ＤＣＬＫ７５６またはＮＤＣＬＫ７６４の
いずれかにより生じたプリチャージパルスが端子７６８
に現れると、ノード７８６がＮＯＲゲート７７６により
ロウレベルになる。明らかなように、パルス生成回路７
７０は、データ７７８がハイレベルでり、ＮＣＬＫクロ
ック７８０またはＣＬＫクロック７６２がロウレベルに
なれば、ノード７８６で正のデータ信号を生成する。ノ
ード７６８にプリチャージパルスが現れると、そのプリ
チャージパルスは正のデータ信号を終了させ、それによ
りノード７８６上にパルス化されたデータ信号を生成す
る。注目すべきことは、ＮＣＬＫクロック７８０は１ク
ロックサイクルの中で一度ハイレベルになり、ＣＬＫク
ロック７６２も一度ハイレベルになるので、各クロック
サイクルごとにふたつのパルス化された信号が潜在的に
存在しうるということである。従って回路ステージ７５
２（および後続の各回路ステージ）は、各クロックサイ
クルごとに２度評価とプリチャージが行われることにな
る。

【００６２】図１４の簡略タイミング図に、図１３の回
路において関係する各ノードのタイミングトレースを示
す。図１４には、ＣＬＫクロック７６２の各クロックサ
イクルごとにふたつのデータサイクル８００と８０２と
を有するデータ信号７７８が示されている。先に説明し
たとおり、ＤＣＬＫ信号７５６とＮＤＣＬＫ信号７６４
は、ＣＬＫクロック信号７６２とＮＣＬＫクロック信号
７８０から一定の遅延ＴＤ１だけ遅れている。ＤＣＬＫ
信号７５６またはＮＤＣＬＫ信号７６４のいずれかがハ
イレベルになると、ノード７６８がハイレベルになる。
ノード７６８は、プリチャージパルスが図１３の波状伝
播回路に入るノードを表している。一定の時間Ｔｐの
後、ノード７６８は図１３のパルス回路７５４の働きに
よりロウレベルになる。ノード７８６は、図１３の波状
伝播回路の回路ステージ７５２へのパルス化されたデー
タ信号を受け取るノードを表している。ノード７８６
は、ＣＬＫクロック７６２またはＮＣＬＫクロック７８
０のいずれかがハイレベルであって、データ信号７７８
もハイレベルである時にハイレベルになる。例えば、ノ
ード７８６は、データ信号７７８がそのデータサイクル
８００中の時に、トランジションエッジ８０４でハイレ
ベルになる。ノード７６８がハイレベルのＤＣＬＫクロ
ック７５６によりトランジションエッジ８０６でハイレ
ベルになると、ハイレベルのノード７６８により、ノー
ド７８６はトランジションエッジ８０８でロウレベルに
なる。同様に、ノード７８６は、データ信号７７８がそ
のデータサイクル８０２中の時に、トランジションエッ
ジ８１０でハイレベルになる。ノード７６８がトランジ
ションエッジ８１２でハイレベルになると、ノード７８
６はトランジションエッジ８１４でロウレベルになる。
図１４に示すとおり、ふたつのパルス化されたデータ信
号（８０４−８０８と８１０−８１４）が各クロックサ
イクルごとに存在し、データサイクル８００と８０２の
それぞれにおいてデータを評価するために利用される。
同様に、ふたつのプリチャージパルス（８０６−８０７
と８１２−８１３）は、１クロックサイクルの間に波状
伝播回路をプリチャージするために利用される。

【００６３】図１３の回路において、ＮＯＲゲート７７
６はインバータ７９０よりも高速なもので形成すること
が望ましい。ＮＯＲゲート７７６を高速化することによ
り、ノード７６８でのプリチャージパルス（図１４のト
ランジションエッジ８０６に示す）は、ｐチャンネルプ
リチャージデバイス７９４が「オン」になる前に、ｎチ
ャンネル評価デバイス７８８を「オフ」にすることがで
きる。ＮＯＲゲート７７６の高速化の効果を図１４に示
す。図１４において、ノード７６８でのトランジション
エッジ８０６は、ノード７８６上のパルス化されたデー
タ信号を（トランジションエッジ８０８において）「オ
フ」にするという目的と、プリチャージデバイス７９４
を介して図１３の回路をプリチャージするために、ノー
ド７９２を（トランジションエッジ８１６で）ロウレベ
ルにするという目的との両方のために使用される。ＮＯ
Ｒゲート７７６の高速化により、ノード７９２がトラン
ジションエッジ８１６でロウレベルになる前に、ノード
７８６をトランジションエッジ８０８でロウレベルにす
ることができる。その結果、図１３のｎチャンネル評価
デバイス７８８は、ｐチャンネルプリチャージデバイス
７９４が「オン」になる前に「オフ」になる。ｐチャン
ネルプリチャージデバイス７９４およびｎチャンネル評
価デバイス７８８を介して、ＶｄｄからＶｓｓへの望ま
しくない放電経路が形成されることが、これにより避け
られる。

【００６４】上記の発明は、はっきりと理解できるよう
にするために詳述したが、ある程度の変更と修正は、特
許の請求の範囲のスコープ内で実施可能なことは明らか
である。例えば、明細書では各伝播回路ステージに出入
りするデータ信号をバッファーするために、ダイナミッ
クインバータを波状伝播回路に採用しているが、スタテ
ィックインバータを同様に使用可能である。分かりやす
くするために、いくつかの回路では、本発明による省電
力回路なしで説明されている。けれども、ここに開示さ
れた省電力回路を明示的には含んでいない波状伝播回路
で動作させるために、ここに開示する省電力回路を適用
することは、この技術分野における当業者の能力範囲内
にある。また別の例として、ここに記載のフォワードコ
ンダクションデバイスとフィードバックデバイスとは、
省電力回路の有無にかかわらず、ここに記載の波状伝播
回路のいずれかと共に動作するように適用することが可
能である。本開示があれば、本発明の範囲と主旨とから
逸脱しない限り組み合わせや入れ替えが可能であること
は、この技術分野における当業者には明らかである。更
に、本発明による各技術と各回路は、波状伝播回路に言
及しながら説明しているが、本発明はそのことに制限さ
れることがなく、また、多くの異なった種類のＣＭＯＳ
回路に使用可能であることは認識されるべきである。例
えば、各省電力回路、および、雑音余裕度を改善したり
電荷共有や電荷漏れによる出力エラーを減らすために利
用される各回路は、ドミノロジックのような他の種類の
ダイナミックロジックと共に動作するように適用するこ
とができる。従って、本発明の範囲は、ここに挙げた特
定の例に限定されることはなく、特許の請求の範囲に述
べられる。

【図面の簡単な説明】

【図１】典型的な従来技術によるドミノロジックの一例
である。

【図２】従来技術による複数のステージを有するドミノ
回路の一例である。

【図３】本発明の一面による簡略な形態のＮＡＮＤゲー
トベースの波状伝播回路である。

【図４】本発明の一面による簡略な形態のＮＯＲゲート
ベースの波状伝播回路である。

【図５】プリチャージおよび評価の間に図３の回路のい
ろいろなノードでの動きを示す簡略タイミング図であ
る。

【図６】パルス化されたプリチャージ回路を備えた、波
状伝播回路の他の実施例である。

【図７】複数のｐチャンネルフォワードコンダクション
デバイスを備えた、波状伝播回路の他の実施例の簡略回
路図である。

【図８】ｎチャンネルおよびｐチャンネルフィードバッ
クデバイスを備えた、波状伝播回路の他の実施例の簡略
回路図である。

【図９】パスゲートを備えた、波状伝播回路の更に別の
実施例の簡略回路図である。

【図１０】本発明の波状伝播回路を利用して、通過遅延
を実現するマイクロプロセッサ回路の簡略回路図であ
る。

【図１１】図１０の回路の簡略タイミング図である。

【図１２】本発明の更に別の面による、ｎチャンネルベ
ースの回路ステージとｐチャンネルベースの回路ステー
ジとを備えた、波状伝播回路の簡略回路図である。

【図１３】本発明の更に別の面による、各クロックサイ
クルにおいて複数の評価を実行するための波状伝播回路
の簡略回路図である。

【図１４】図１３の回路の簡略タイミング図である。

Claims (23)

【特許請求の範囲】
1. 【請求項１】 第１クロック端子と第１回路ステージと
   を備えた回路であって、 前記第１回路ステージが、 前記第１クロック端子に接続されたパルス生成回路と、 出力端子と、 前記出力端子と前記パルス生成回路とに接続された評価
   デバイスと、 前記出力端子と第１ロジックレベルとに接続されたプリ
   チャージデバイスと、 を備える回路。
2. 【請求項２】 請求項１に記載の回路であって、 前記パルス生成回路が、 前記評価デバイスに接続されたインバータ出力を有する
   第１インバータと、 データ端子に接続された第１ＮＡＮＤ入力と、前記第１
   クロック端子に接続された第２ＮＡＮＤ入力と、前記第
   １インバータの入力に接続されたＮＡＮＤ出力と、を有
   するＮＡＮＤゲートと、 を備える回路。
3. 【請求項３】 請求項２に記載の回路であって、 前記第１インバータが更に、 前記第１ロジックレベルと、前記評価デバイスと、前記
   ＮＡＮＤ出力とに接続された第１のｐチャンネルデバイ
   スと、 第２クロック端子と、 前記第１のｐチャンネルデバイスと、前記評価デバイス
   と、前記第２クロック端子と、第２ロジックレベルとに
   接続された第１のｎチャンネルデバイスと、 を備える回路。
4. 【請求項４】 請求項３に記載の回路であって、 前記第１ステージが、更に、第２インバータ入力と第２
   インバータ出力とを有する第２インバータを備えてお
   り、 前記第２インバータ入力は、前記第２クロック端子に接
   続され、 前記第２インバータ出力は、前記プリチャージデバイス
   の制御端子に接続されている、回路。
5. 【請求項５】 請求項４に記載の回路であって、 更に、第２回路ステージを備えており、 前記第２回路ステージが、 第２ステージ出力端子と、 前記第２ステージ出力端子に接続された第２ステージ評
   価デバイスと、 前記第２ステージ出力端子と、前記第１ロジックレベル
   とに接続された第２ステージプリチャージデバイスと、 前記第１回路ステージの前記出力端子と、前記第２ステ
   ージ評価デバイスとの間に直列に接続された第３インバ
   ータと、を備える回路。
6. 【請求項６】 請求項５に記載の回路であって、 前記パルス生成回路が、前記第１クロック端子の評価サ
   イクルに応答してデータパルスを生成する、回路。
7. 【請求項７】 請求項６に記載の回路であって、 前記第２ステージプリチャージデバイスが、遅延プリチ
   ャージパルスに応答して前記第２ステージ出力端子をプ
   リチャージし、 前記遅延プリチャージパルスは、前記第２インバータか
   らのプリチャージパルスの遅延形である、回路。
8. 【請求項８】 請求項３に記載の回路であって、 前記第１回路ステージが、更に、 遅延出力と遅延入力とを有するとともに、前記遅延入力
   が前記第１クロック端子に接続された遅延回路と、 第２インバータ出力と第２インバータ入力とを有すると
   ともに、前記第２インバータ入力が前記遅延出力に接続
   された第２インバータと、 前記第１クロック端子に接続された第１のＮＯＲ入力
   と、前記第２インバータ出力に接続された第２のＮＯＲ
   入力と、前記第１のｎチャンネルデバイスに接続された
   ＮＯＲ出力と、を有するＮＯＲゲートと、を備える回
   路。
9. 【請求項９】 請求項３に記載の回路であって、 前記第１回路ステージが更に、 前記出力端子と、前記第１ロジックレベルと、前記評価
   デバイスとに接続されたフォワードコンダクションデバ
   イスを備えている、回路。
10. 【請求項１０】 請求項３に記載の回路であって、 前記第１回路ステージが更に、 前記評価デバイスと、前記第１のｐチャンネルデバイス
    と、前記第１のｎチャンネルデバイスと、前記出力端子
    とに接続されたフィードバックデバイスを備えている、
    回路。
11. 【請求項１１】 請求項３に記載の回路であって、 前記第１回路ステージが更に、前記プリチャージデバイ
    スに接続されたプリチャージ禁止回路を備えている、回
    路。
12. 【請求項１２】 請求項１１に記載の回路であって、 前記プリチャージ禁止回路が、 第１ノードと、 前記第１ノードと、前記第１ロジックレベルと、前記第
    １回路ステージの前記出力端子とに接続された第２のｐ
    チャンネルデバイスと、 第２インバータ入力と第２インバータ出力とを有すると
    ともに、前記第２インバータ出力が前記プリチャージデ
    バイスに接続された第２インバータと、 前記第２インバータ入力と、前記第１ノードと、前記第
    ２クロック端子とに接続されたパスゲートと、 を備える回路。
13. 【請求項１３】 請求項１に記載の回路であって、 前記第１回路ステージが更に，複数の第１回路ステージ
    評価デバイスを備えており、 前記複数の第１回路ステージ評価デバイスのうちひとつ
    は、前記評価デバイスに接続され、 前記複数の第１回路ステージ評価デバイスのうち他のひ
    とつは、第２ロジックレベルに接続され、 前記評価デバイスと前記複数の第１回路ステージ評価デ
    バイスとの合計が、前記第１回路ステージへのロジック
    入力の数に等しく、 更に、請求項１に記載の回路は、 第２回路ステージおよびバッファー回路を備えており、 前記第２回路ステージが、 第２ステージ出力端子と、 前記第２ステージ出力端子と前記第１ロジックレベルと
    の間に接続された第２ステージプリチャージデバイス
    と、 複数の第２ステージ評価デバイスと、を備えており、 前記複数の第２ステージ評価デバイスのうちひとつは、
    前記第２ステージ出力端子に接続され、 前記複数の第２ステージ評価デバイスのうち他のひとつ
    は、前記第２ロジックレベルに接続され、 前記複数の第２ステージ評価デバイスにおける評価デバ
    イスの数が前記第２回路ステージへのロジック入力の数
    に等しく、 前記バッファー回路が、前記第１回路ステージの前記出
    力端子と、前記複数の第２ステージ評価デバイスのひと
    つとの間に接続されている、回路。
14. 【請求項１４】 請求項１に記載の回路であって、 前記第１回路ステージが更に、複数の第１回路ステージ
    評価デバイスを備えており、 前記複数の第１回路ステージ評価デバイスのうちひとつ
    は、前記評価デバイスに接続され、 前記複数の第１回路ステージ評価デバイスのうち他のひ
    とつは、第２ロジックレベルに接続され、 前記評価デバイスと前記複数の第１回路ステージ評価デ
    バイスとの合計が、前記第１回路ステージへのロジック
    入力の数に等しく、 更に、請求項１に記載の回路は、 前記第１回路ステージの前記出力端子に接続された第２
    回路ステージを備えており、 前記第２回路ステージは、 第２ステージ出力端子と、 前記第２ステージ出力端子と前記第２ロジックレベルと
    の間に接続された第２ステージプリチャージデバイス
    と、 複数の第２ステージ評価デバイスと、を備え、 前記複数の第２ステージ評価デバイスのうちひとつは、
    前記第２ステージ出力端子に接続され、 前記複数の第２ステージ評価デバイスのうち他のひとつ
    は、前記第１ロジックレベルに接続され、 前記複数の第２ステージ評価デバイスにおける評価デバ
    イスの数が、前記第２回路ステージへのロジック入力の
    数に等しい、回路。
15. 【請求項１５】 請求項１に項記載の回路であって、 前記パルス生成回路が、 データ端子に接続された第１のＮＯＲ入力と、 前記第１クロック端子に接続された第２のＮＯＲ入力
    と、 前記評価デバイスに接続されたＮＯＲ出力端子と、 を備える回路。
16. 【請求項１６】 回路の性能を向上させる方法であっ
    て、 第１クロック端子を設ける工程と、第１回路ステージを
    設ける工程とを備え、前記第１回路ステージを設ける工
    程は、 パルス生成回路を前記第１クロック端子に接続する工程
    と、 出力端子を設ける工程と、 第１ステージ評価デバイスを前記出力端子と前記パルス
    生成回路とに接続する工程と、 第１ステージプリチャージデバイスを前記出力端子と第
    １ロジックレベルとに接続する工程と、 を含む方法。
17. 【請求項１７】 請求項１６に記載の方法であって、 前記パルス生成回路を設ける工程は、 第１インバータを設ける工程と、 前記第１インバータの出力端子を前記第１ステージ評価
    デバイスに接続する工程と、 ＮＡＮＤゲートを設ける工程と、 前記ＮＡＮＤゲートの第１のＮＡＮＤ入力をデータ端子
    に接続し、前記ＮＡＮＤゲートの第２のＮＡＮＤ入力を
    前記第１クロック端子に接続するとともに、前記ＮＡＮ
    ＤゲートのＮＡＮＤ出力を前記第１インバータの入力に
    接続する工程と、 を含む方法。
18. 【請求項１８】 請求項第１７に記載の方法であって、 前記第１インバータを設ける工程は、更に、 第１のｐチャンネルデバイスを設ける工程と、 前記第１のｐチャンネルデバイスを、前記第１ロジック
    レベルと、前記第１ステージ評価デバイスと、前記ＮＡ
    ＮＤ出力とに接続する工程と、 第２クロック端子と第１のｎチャンネルデバイスとを設
    ける工程と、 前記第１のｎチャンネルデバイスを、前記第１のｐチャ
    ンネルデバイスと、前記第１ステージ評価デバイスと、
    前記第２クロック端子と、第２ロジックレベルとに接続
    する工程と、 を含む方法。
19. 【請求項１９】 請求項１８に記載の方法であって、更
    に、第２回路ステージを設ける工程を備え、 前記第２回路ステージを設ける工程は、 第２ステージ出力端子を設ける工程と、 第２ステージ評価デバイスを前記第２ステージ出力端子
    に接続する工程と、 第２インバータを、前記第１回路ステージの前記出力端
    子と前記第２ステージ評価デバイスとの間に直列に接続
    する工程と、 第２ステージプリチャージデバイスを前記第２ステージ
    出力端子と前記第１ロジックレベルとに接続する工程
    と、 を含む方法。
20. 【請求項２０】 請求項１９に記載の方法であって、更
    に、複数の評価デバイスを設ける工程を備え、前記複数
    の評価デバイスの１つ目が前記第２ロジックレベルに接
    続され、前記複数の評価デバイスの２つ目が前記第１ス
    テージ評価デバイスに接続されている、方法。
21. 【請求項２１】 請求項２０に記載の方法であって、 前記複数の評価デバイスと前記第１ステージ評価デバイ
    スとの合計が前記第１回路ステージへのロジック入力の
    数に等しい方法。
22. 【請求項２２】 第１の複数のロジック入力からの第１
    出力を評価するための第１回路ステージと、パルス生成
    回路とを備え、 前記第１回路ステージは、 第１出力端子と、 前記第１出力端子に接続されており、第１プリチャージ
    パルスにより、前記第１出力端子を第１ロジック状態に
    プリチャージする第１プリチャージデバイスと、 前記第１出力端子に接続されており、前記第１出力端子
    を第２ロジック状態に設定する第１の評価デバイスセッ
    トと、を備え、 前記第１の評価デバイスセットが前記第１の複数のロジ
    ック入力のロジック入力の数と同数の評価デバイスを有
    しており、 前記パルス生成回路は、前記第１の評価デバイスセット
    のひとつに接続されており、パルスデータ信号を前記第
    １の評価デバイスセットのひとつに供給する、回路。
23. 【請求項２３】 請求項２２に記載の回路であって、更
    に、 インバータ入力とインバータ出力とを有するとともに、
    前記インバータ入力が前記第１出力端子に接続されてい
    るインバータと、 第２の複数のロジック入力からの第２出力を評価する第
    ２回路ステージと、を備えており、 前記第２の複数のロジック入力のひとつが前記インバー
    タ出力に接続されているとともに、 前記第２回路ステージは、 第２出力端子と、 前記第２出力端子に接続され、第２プリチャージパルス
    により前記第２出力端子を前記第１ロジック状態にプリ
    チャージする第２プリチャージデバイスであって、前記
    第２プリチャージパルスが前記第１回路ステージを通っ
    て伝播した前記第１プリチャージパルスである第２プリ
    チャージデバイスと、 前記第２出力端子に接続され、前記第２出力端子を前記
    第２ロジック状態に設定する第２の評価デバイスセット
    と、を備え、 前記第２の評価デバイスセットが、前記第２の複数の入
    力の入力数と同数の評価デバイスを前記第２の評価デバ
    イスセット内に有している、 回路。