JP4766937B2 - イベント駆動型論理回路 - Google Patents
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Description
図3は、本発明の第1の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路は、評価素子として、入力データを記憶する記憶素子31を備えている。本実施形態に係る論理回路の動作は次のとおりである。まず、信号源100の出力変化に伴い、イベント発生器10で発生したイベントが各伝搬素子20を伝播する。初段の記憶素子31は、初段の伝搬素子20から発せられたイベントに基づいて、信号源100から出力されたデータを記憶する。初段の記憶素子31に記憶されたデータは組み合わせ回路32によって論理演算が行われ、演算結果が次段の記憶素子31に与えられる。次段の記憶素子31は、対応付けられた伝搬素子20から発せられたイベントに基づいて、組み合わせ回路32から受けたデータを記憶する。
図4は、本発明の第2の実施形態に係る評価素子の回路構成を示す。本実施形態に係る評価素子は、キャパシタ301、イベントに基づいてキャパシタ301への電荷の充放電を制御する充放電制御器302、充放電制御器302の制御によってキャパシタ301を充電する充電デバイス303および放電する放電デバイス304、関数による放電パスを決定する評価論理回路305、およびインバータなどのスタティックゲート306を備えている。なお、キャパシタ301は強誘電体のものを用いるのが好ましい。
図6は、本発明の第3の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路において評価素子30は、伝搬素子20からイベントを受け、各種制御信号および基板バイアスを出力する評価制御器40と、評価制御器40による制御に従って、入力されたデータの評価を行う評価部30´とを備えている。
図11は、本発明の第4の実施形態に係る評価素子の回路構成を示す。本実施形態に係る評価素子は、図6の評価素子30と同様に、評価制御器と評価部とを備えている。なお、ここでは、評価制御器の記載は省略している。本実施形態に係る評価素子は、与えられた制御信号に基づいて入力データの通過および保持を切り替えるゲート回路308、および関数による放電パスを決定する評価論理回路305および309を備えたスタティック回路である。評価論理回路305および309は、それぞれ、複数のN型およびP型トランジスタで構成されている。また、ゲート回路308は、入力データを通過させる伝達デバイス310、および伝達デバイス310がオフのときに電位を保持するレベルキーパー311を備え、制御信号が活性化状態のとき、入力データを通過させる一方、それ以外のとき、直前の電位を保持する。なお、ゲート回路308に与えられる制御信号は、図6に示したような評価制御器40から出力されたものである。
図13は、本発明の第5の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路は、イベント発生器10、およびm段(mは自然数)に縦続接続された伝搬素子20および評価素子30を備えている。以下、本実施形態に係る論理回路を例に、本発明の遅延パスの特性について説明する。
Tevent[0]>Tdata[0]
なお、イベント発生器10の回路構成によっては遅延が改善され、Tevent[0]>Tdata[0]とはならない場合もあるが、ここでは、イベント発生器10における遅延が最悪の場合を想定して、上記の関係式を導いている。
Tevent[k]<<Tdata[k]
そして、イベントおよびデータの伝播遅延について、伝搬素子20および評価素子30の構造によって変化するものの、概ね次の関係式が成り立つ。
Tevent[k]≒Tevent#[k]
Tdata[k]≒Tdata#[k]
上記のことから、伝搬素子20を経由する伝播遅延は、評価素子30を経由する伝播遅延に比べて少なく、ある時点(k0段目)まではイベント発生器10による遅延のために評価素子30を経由する遅延の方が少ないが、それ以降は伝搬素子20を経由する遅延の方が少ないと言える。したがって、次の関係式が成り立つ。
ΣTdata[0..k0]≦ΣTevent[0..k0-1]+Tevent#[k0]+Tdata#[k0]
ΣTdata[0..k0+1]>ΣTevent[0..k0]+Tevent#[k0+1]+Tdata#[k0+1]
ここで、評価素子30の段数の最大値はmであるから、本実施形態に係る論理回路の最大遅延(Max-Delay)は次式のようになる。
Max-Delay[0..m]=ΣTevent[0..k0-1]+Tevent#[k0]+Tdata#[k0]+ΣTdata[k0+1..m]
従来のCMOS回路では論理演算に使用する関数の構成によって信号の入力負荷が大きくなるのに対して、本発明に係る論理回路では、イベントが独立して伝播するため、評価素子30におけるデータ遅延は、従来のCMOS回路と比較して十分に小さい。したがって、従来のデータ伝播の遅延をTdata0として、次の関係式が成り立つ。
Tdata<<Tdata0
したがって、従来のCMOS回路の最大遅延をMax-Delay0として、次の関係式が成り立つ。
Max-Delay[0..m]<<Max-Delay0
図14は、本発明の論理回路の最大遅延分布を表す。縦軸はパス個数を表し、横軸は最大遅延を表す。本発明に係る論理回路にはイベント遅延およびデータ遅延の二つが存在し、これら二つを総合したものが最大遅延分布となる。上述したように、本発明に係る論理回路の最大遅延は従来よりも十分に小さいため、その分布もまた、従来よりも遅延が小さくなる方向に移動している。
一般に、論理回路には、回路構造の不均一性に起因する回路遅延のばらつきが存在する。クロックスキューによるオーバーヘッドやホールドタイム違反などを考慮した場合、最小遅延と最大遅延との差が小さいことが好ましい。そこで、本発明に係る論理回路について、回路構造が不均一な場合の遅延特性について説明する。
Min-Delay[0..m]=ΣTevent[0..k1-1]+Tevent#[k1]+Tdata#[k1]+ΣTdata[k1+1..m]
この式からわかるように、最小遅延は最小遅延パスの段数(n)とは無関係となる。従来のCMOS回路では、評価素子30の段数に応じて遅延が決定される。したがって、回路構造に不均一性がある場合、遅延分布は分散し、最大遅延パスと最小遅延パスとの差が比較的大きくなる。これに対して、本発明に係る論理回路では、最小遅延パスの段数と最大遅延パスの段数とが等しくなり、かつ、最小遅延パスおよび最大遅延パスに与えられるイベントの伝播パスが同じであるため、最小遅延は従来よりも十分に大きくなる。したがって、従来の最小遅延をMin-Delay0として、次の関係式が成り立つ。
Min-Delay[0..m]>>Min-Delay0
図16は、本発明に係る論理回路について不均一な回路構造を有する場合の遅延分布を表す。縦軸はパス個数を表し、横軸は遅延を表す。データ伝播パスの遅延分布は、回路構造の不均一性に起因して分散したものとなる。従来の論理回路の遅延分布もこれと同様である。一方、イベント伝播パスの遅延分布は、回路構造の不均一性に関わらず局在的なものとなる。そして、総合的な遅延分布は、イベント伝播パスの遅延特性が大きく影響し、局在的なものとなる。すなわち、本発明に係る論理回路では、回路構造が不均一であっても、最大遅延と最小遅延との差は比較的小さくなる。
次に、第5の実施形態で説明した本発明の遅延パスの特徴をより効果的にすることを考える。これには、評価素子および伝搬素子の内部回路構成を実質的に等しくし、伝搬素子の遅延特性を評価素子の遅延特性と近似させることが好ましい。図17は、本発明の第7の実施形態に係る評価素子および伝搬素子の回路構成を示す。具体的には、図17(a)に示した評価素子の入力の一部を固定信号に置き換えることにより、図17(b)に示した伝搬素子を構成する。これにより、評価素子および伝搬素子について、プロセスや温度などの各種ばらつきに対してそれぞれの特性が近似する。
回路動作を、関数評価のきっかけとなるイベントの伝播と関数評価の入力となるデータの伝播とに分離した場合、伝搬素子および評価制御器について、回路および配線のオーバーヘッドを極力抑える工夫が必要となる。図19は、本発明の第8の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路では、一の評価制御器40に複数の評価部30´が対応付けられている。本実施形態では、いずれか一つの評価部30´および複数の評価部30´に共用された評価制御器40から一の評価素子が構成される。なお、伝搬素子20と評価部30´との対応関係は、第6の実施形態で説明した考え方に基づくことが好ましい。
回路動作をイベント伝播とデータ伝播とに分離した場合、評価素子に有効なデータが到着した後にイベントによる評価制御が行われるようにする必要がある。このため、イベントとデータとの間にタイミング制約が発生する。設計効率化を図ってセルベース設計を行う場合、このタイミング制約を自動設計で検証する工夫が必要となる。そこで、一の評価制御器に複数の評価部を対応付ける(たとえば、図19参照。)のではなく、評価制御器と評価部とを一対一に対応付けて回路構成を行うようにする。図20は、本発明の第9の実施形態に係る論理回路の概略構成を示す。各評価素子30は、評価制御器40および図19に示した評価部30´を備えている。なお、伝搬素子20と評価素子30との対応関係は、第6の実施形態で説明した考え方に基づくことが好ましい。
一の評価素子から複数の評価素子にデータが伝播する場合、回路の活性化率が増大するおそれがある。図22は、評価素子が不要な動作を起こすおそれのある論理回路の概略構成を示す。この論理回路では、信号源101の出力が変化した場合、信号源102に接続された評価素子30にもイベントが発せられる。この結果、信号源102の出力が変化していないにもかかわらず、この評価素子30が不要に動作し、電力を無駄に消費してしまう。
イベントの実体であるイベント信号について、イベントの初期状態を論理レベルHiとし、論理レベルがHiからLoに遷移することをもってイベントの発生として定義したとき、イベントの発生後、何らかのタイミングでイベント信号を初期状態の論理レベルHiに戻す必要がある。このようなイベントの初期化にクロックを用いることも可能であるが、クロック負荷に伴い消費電力が増加するため好ましくない。そこで、クロック以外によるイベントの初期化を考える。
イベント発生器に不具合が発生すると、信号源の出力が変化してもイベントが発生されなくなり、論理回路が動作しなくなるおそれがある。そこで、イベント発生器が正常か否かを判定可能にすることを考える。図26は、本発明の第12の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路は、テスト制御器70を備えている。テスト制御器70はイベント発生器10にテスト信号を出力する。イベント発生器10は、テスト信号を受けると、信号源100の出力変化の有無にかかわらずイベントを発生させる。これにより、イベント発生器10が正常にイベントを発生させることができるか否かが判定できる。
一般に、ドミノ回路に代表されるダイナミック回路では、プリチャージ期間における貫通電流を防ぐために評価制御を行う必要がある。具体的には、入力データの評価を行う評価論理回路と直列に、評価制御を行うデバイスを接続して、貫通電流が流れるのを防いでいる。しかし、評価制御を行うことにより遅延が増大するため、評価制御が不要な部分では評価制御を行うデバイスを省略することが望ましい。
Tdt[p]<Tev[p]
なお、イベント発生器10の回路構成によっては遅延が改善され、Tdt[p]<Tev[p](ただし、p=1)とはならない場合もあるが、ここでは、イベント発生器10における遅延が最悪の場合を想定して、上記の関係式を導いている。また、p≧2のとき、次の関係式が成り立つ。
Tdtp[p]<Tev[p]
Tdtp[p]<Tdt[p]
そして、p≧2においてTev[p]、Tdt[p]およびTdtp[p]の関係が、Tdt[p]≦Tev[p]またはTev[p]≦Tdtp[p]の場合にはタイプIを選択し、Tdtp[p]<Tev[p]<Tdt[p]の場合にはタイプIIを選択する。
一般に、加算器などの回路では最終段に排他的論理和(XOR)を代表とする反転論理が必要となる。そこで、本発明に係る論理回路によって反転論理を実現することを考える。図30は、本発明の第14の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路は、データ伝播の最終段に評価記憶素子80を備えている。評価記憶素子80は、評価部810および記憶部820を備えている。
第14の実施形態に係る評価記憶素子80には、図32に示したように、データのホールド制約が存在するため、クロックの半周期の間は、入力データが確定している必要がある。入力データの最小遅延が半周期以上でない場合、ホールド制約を満たすことができなくなる。しかし、一般に、クロック周期は用途に応じて変更されるものであるため、第14の実施形態に係る評価記憶素子80の場合、動作周波数が限定されてしまう。そこで、評価記憶素子のタイミング制約の緩和について考える。
一般に、CMOS回路に代表されるスタティック回路では、データの論理値は一のデータ線上の論理レベルに対応している。すなわち、論理レベルがHiのとき、論理値はたとえば“1”であり、論理レベルがLoのとき、論理値はたとえば“0”である。したがって、データ線上での論理レベルは、LoからHiへ、または、HiからLoへと双方向に遷移する。これに対して、ドミノ回路に代表されるダイナミック回路では、データの論理値に対応してデータ線が存在する。各データ線の論理レベルは、常に初期状態(たとえば、論理レベルLo)を起点とし、LoからHiへと単方向に遷移するのみである。したがって、ダイナミック回路によって反転論理を含むすべての論理を構成するには、デュアル・レイル構成のように正極性および負極性信号およびこれら信号に対応した回路が必要となり、ダイナミック回路によって得られる利点の一部が失われてしまう。そこで、本発明に係る論理回路にシングル・レイル構成を適用することを考える。
図36に示した論理回路において、信号源100にフリップフロップの正極性出力および負極性出力を用いた場合、初段の評価素子30は、入力データについて十分なセットアップを確保してから評価を行う必要がある。一般に、このようなセットアップを確保する場合、クロックスキューや波形なまりなどを考慮してマージンを設定する必要があるが、これは速度スペックの観点からして好ましくない。したがって、このようなマージンを削減すべく、初段の評価素子30にデータを出力する回路として、単方向遷移をし、かつ、正極性および負極性の両方の出力を有するデュアル・レイル論理に基づいた回路を使用することが望ましい。しかし、そのような回路は、フリップフロップとは異なり、出力が更新されるごとに初期状態となるため、出力変化の検出が困難である。そこで、本発明に係る論理回路における最終段の評価素子はまた新たな信号源となることに着目し、この最終段の評価素子と、この評価素子を信号源とするイベント発生器とを組にして回路構成することを考える。
第3の実施形態に関して、図7に示したプリチャージ方式にすることでタイミング調整が比較的容易になること、また、第13の実施形態に関して、図27に示した回路構成にすることで貫通電流を発生させずに、評価制御を行うデバイスを省略可能であることを説明した。しかし、ここでプリチャージ制御についてさらに考慮すべき点が2点ある。
1)活性化率:粒度を細かくするほど、活性化率を削減することができる。
2)クロック負荷:粒度を荒くするほど、ゲートの全入力がLoとなる条件が成立しやすくなり、評価制御を行うデバイス(以下、「フットデバイス」という)を削除した評価素子を適用しやすくなる。
図43は、第19の実施形態に係る評価素子の回路構成を示す。本実施形態に係る評価素子における遅延発生回路312Aは、図41に示した遅延発生回路312に、さらにレプリカ回路3124を追加したものである。
本発明に係るイベント駆動型の論理回路について、データおよびイベントの出力波形について考慮すべき点が3点ある。
図23に示した統合素子50は、CMOS回路によるOR論理構成で容易に実現可能である。しかし、単純なOR論理構成では、入力されるイベントが多い場合、P型トランジスタの直列段数が増加することによって入力容量が増大し、結果として、回路遅延を招くこととなる。
図50に示した統合素子50Aにおいて、活性検出回路51および非活性検出回路52のうちいずれかを1個のトランジスタで構成した場合、回路構成が簡易となり回路規模が削減される。しかし、この回路構成では、複数のイベントの発生タイミングによっては貫通電流が発生してしまうことがある。たとえば、あるイベントが活性状態にあり、1個のN型トランジスタで構成された活性検出回路51がプルダウン動作中に、別のイベントが非活性状態となり、ある非活性検出回路52がプリチャージ動作を行うことにより、貫通電流が発生する。そこで、第22の実施形態では、貫通電流の発生を抑制した統合素子を提供する。
統合素子と評価素子との対応関係をどのようにするかによって回路全体の活性化率が左右される。また、どのような対応関係が活性化率を削減できるかについては回路構成に依存する。次に、並列加算器(Parallel Prefix Adder)に関して、本発明に係る論理回路を適用して活性化率を削減する構成について説明する。
本発明に係るイベント駆動型論理回路は、図4などに示したようにN型トランジスタで評価論理回路が構成される。したがって、本発明に係る論理回路をレイアウトするにあたって、P型およびN型トランジスタの数が同じことを前提とするCMOSセルのレイアウト方法をそのまま適用したのではゲート電極長が長くなりセルの入力容量が大きくなってしまうという不都合な点があるため、イベント駆動型論理回路に最適なレイアウト方法を適用することが望ましい。以下、イベント駆動型論理回路に好適なセルレイアウトについて説明する。
以下、本発明に係る論理回路の応用形態についていくつか例示する。図57は、本発明に係る論理回路を備えた通信装置の概観を示す。携帯電話500は、ベースバンドLSI501およびアプリケーションLSI502を備えている。ベースバンドLSI501およびアプリケーションLSI502は、本発明に係る論理回路を有する半導体集積回路である。本発明に係る論理回路は従来よりも少ない消費電力で動作可能であるため、ベースバンドLSI501およびアプリケーションLSI502ならびにこれらを備えた携帯電話500についてもまた低電力動作が可能となる。さらに、携帯電話500が備えている半導体集積回路であってベースバンドLSI501およびアプリケーションLSI502以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る論理回路とすることによって、上記と同様の効果を得ることができる。
15 ビット変化検出回路
151 記憶回路
152 評価論理回路(第1の評価論理回路)
153 評価論理回路(第2の評価論理回路)
16 プリチャージ回路
20 伝搬素子
30,30A,30B,30D,30E 評価素子
30´ 評価部
305 評価論理回路
312,312A 遅延発生回路
3122 N型トランジスタ(第2のスイッチ回路)
3123 N型トランジスタ(第1のスイッチ回路)
3124 レプリカ回路
313 プリチャージ回路
31 記憶素子
33 ビット値評価回路
40 評価制御器
41 初期化制御器
50,50A,50B 統合素子
51 活性検出回路
52 非活性検出回路
55 遅延発生回路
5502 N型トランジスタ(第1のスイッチ回路)
5503 N型トランジスタ(第2のスイッチ回路)
5504 N型トランジスタ(複数のスイッチ回路)
56 プリチャージ回路
60 イベント初期化回路
70 テスト制御器
80,80A 評価記憶素子
810,810A 評価部
820 記憶部
1060 レジスタ
dn,dn1 ダイナミックノード(所定のノード)
Claims (36)
- 信号源から出力されたデータの変化を検出し、当該データが変化したことを示すイベントを発生させるイベント発生器と、
前記イベントを連鎖的に伝搬する複数の伝搬素子と、
初段が前記信号源から出力されたデータを受け、入力されたデータを評価して評価結果を連鎖的に伝搬する複数の評価素子とを備え、
前記複数の伝搬素子のそれぞれは、前記複数の評価素子のうち対応する評価素子にイベントを発するものであり、
前記複数の評価素子のそれぞれは、前記複数の伝搬素子のうち対応する伝搬素子から発せられたイベントを受け、かつ、前記イベントを受けたとき、入力されたデータの評価を行う
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、前記評価結果として、入力されたデータを記憶する記憶素子である
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、
キャパシタと、
入力されたデータについて論理演算を行い、当該演算結果に基づいて、前記キャパシタの放電パスの開閉を行う評価論理回路と、
前記イベントに基づいて、前記キャパシタの充電、および前記放電パスを通じての前記キャパシタの放電を制御する充放電制御器とを有する
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、
入力されたデータの評価を行う評価部と、
前記イベントを受けてから所定期間、前記評価部に、相対的に正方向の基板バイアスを与える評価制御器とを有する
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、
前記イベントを受けてから所定期間、入力端に与えられたデータの通過の可否を指示する制御信号を生成する評価制御器と、
前記制御信号に基づいて、前記入力端に与えられたデータの通過および保持を切り替えるゲート回路と、
前記ケート回路を通過したデータについて論理演算を行う評価論理回路とを有する
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の評価素子の回路トポロジと前記複数の伝搬素子の回路トポロジとは、同一であり、
前記複数の評価素子のそれぞれは、前記複数の伝搬素子のうちトポロジ的に対応するものからイベントを受けたとき、入力されたデータの評価を行う
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の伝搬素子は、前記複数の評価素子の回路トポロジにおいて前記信号源から最長となるパスに対応して、縦続接続されたものであり、
前記複数の評価素子のうち最終段から起算してl段目(lは自然数)のものは、前記複数の伝搬素子のうち最終段から起算してl段目のものからイベントを受けたとき、入力されたデータの評価を行うものである
ことを特徴とする論理回路。 - 請求項7に記載の論理回路において、
前記伝搬素子の内部回路構成と前記評価素子の内部回路構成とは、実質的に等しい
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の評価素子のそれぞれは、制御信号が与えられたとき、入力されたデータの評価を行う評価部を有するものであり、
当該論理回路は、
前記複数の評価素子のうち少なくとも二つ以上のものに共用され、イベントを受けたとき、前記制御信号を生成する評価制御器を備えた
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、
制御信号が与えられたとき、入力されたデータについて論理演算を行う評価論理回路と、
前記イベントを受けたとき、前記制御信号を出力する評価制御器とを有する
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
少なくとも2系統のイベントを受け、これらイベントを新たな一のイベントとして出力する統合素子を備えた
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の伝搬素子のいずれか一つは、前記イベントを受けたとき、イベント初期化信号を出力するものであり、
当該論理回路は、
前記イベント初期化信号を受けたとき、前記複数の伝搬素子のうち初段に入力されたイベントを初期化するイベント初期化回路を備えた
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
テスト信号を出力するテスト制御器を備え、
前記イベント発生器は、前記テスト信号を受けたとき、前記イベントを発生させる
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の評価素子のそれぞれは、
入力されたデータの評価を行う評価部と、
前記イベントを受けたとき、前記評価部を初期化するための初期化制御信号を出力する評価制御器とを有するものであり、
前記初期化制御信号の到着よりもデータの到着の方が時系列的に早い評価素子における前記評価制御器は、さらに、前記評価部に、入力されたデータの評価を行わせるための評価制御信号を出力する
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記信号源と前記初段の評価素子との間に設けられたデータ線、および前記複数の評価素子のいずれか二つの間に設けられたデータ線は、いずれも単線であり、
前記信号源から前記初段の評価素子に出力されるデータは、双方向遷移の論理に基づくものであり、
前記初段の評価素子以降に伝搬されるデータは、単方向遷移の論理に基づくものである
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の評価素子の最終段から出力されたデータについて、論理反転を含む論理演算を行う評価部と、前記評価部による評価結果を記憶する記憶部とを有する評価記憶素子を備えた
ことを特徴とする論理回路。 - 請求項16に記載の論理回路において、
前記評価記憶素子は、
前記複数の伝搬素子の最終段から出力されたイベントを受けたとき、前記評価部を初期化するための初期化制御信号を出力する初期化制御器を有するものであり、
前記評価部は、与えられた評価制御信号に基づいて、前記論理演算を行う
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、
前記イベントを受け、これを遅延させた遅延イベントを発生させる遅延発生回路と、
前記イベントを受けたとき、当該評価素子における所定のノードのプリチャージ動作を開始し、前記遅延イベントを受けたとき、当該プリチャージ動作を停止するプリチャージ回路と、
入力されたデータについて論理演算を行い、当該演算結果に基づいて、前記所定のノードの放電パスを構成する評価論理回路とを有するものであり、
前記遅延発生回路は、前記プリチャージ回路によって前記所定のノードがプリチャージされたとき、前記遅延イベントを発生させるものである
ことを特徴とする論理回路。 - 請求項18に記載の論理回路において、
前記遅延発生回路は、
前記イベントを受けたときオンとなる第1のスイッチ回路と、
前記所定のノードの電圧が所定レベルに達したときオンとなる第2のスイッチ回路とを有し、
前記第1および第2のスイッチ回路がいずれもオンとなったとき、前記遅延イベントを発生させる
ことを特徴とする論理回路。 - 請求項19記載の論理回路において、
前記遅延発生回路は、前記第2のスイッチ回路に並列に接続され、前記評価論理回路と同じ論理構成および同じ入力のレプリカ回路を有する
ことを特徴とする論理回路。 - 請求項20記載の論理回路において、
前記評価論理回路を構成するトランジスタと前記レプリカ回路を構成するトランジスタとは対構成されており、
前記評価論理回路およびレプリカ回路のデータ入力端は、前記対構成されたトランジスタ間にレイアウトされている
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記初段の評価素子は、前記信号源から出力されたデータの各ビットに対応して設けられ、前記イベント発生器から前記イベントを受けたとき、当該対応するビットの値を評価して評価結果を出力する複数のビット値評価回路を有するものであり、
前記イベント発生器は、
当該イベント発生器における所定のノードをプリチャージするプリチャージ回路と、
前記信号源から出力されたデータの各ビットに対応して設けられ、かつ、並列に接続され、当該対応するビットの値の変化を検出したとき、前記所定のノードの放電パスを構成する複数のビット変化検出回路とを有し、
前記所定のノードが放電したとき、前記イベントを発生させるものであり、
前記複数のビット変化検出回路のそれぞれは、
前記複数のビット値評価回路のうち対応するものから評価結果を受け、当該評価結果を記憶する記憶回路と、
前記対応するビットの値が第1の論理値であり、かつ、前記記憶回路の記憶値が第2の論理値のとき、前記所定のノードの放電パスを構成する第1の評価論理回路と、
前記第1の評価論理回路に並列に接続され、前記対応するビットの値が前記第2の論理値であり、かつ、前記記憶回路の記憶値が前記第1の論理値のとき、前記所定のノードの放電パスを構成する第2の評価論理回路とを有するものである
ことを特徴とする論理回路。 - 請求項22に記載の論理回路において、
前記複数のビット値評価回路のそれぞれは、
前記評価結果が真のとき、前記イベント発生器から受けた前記イベントに同期した信号を出力する第1の出力端と、
前記評価結果が偽のとき、前記イベント発生器から受けた前記イベントに同期した信号を出力する第2の出力端とを有する
ことを特徴とする論理回路。 - 請求項22に記載の論理回路において、
前記複数のビット変化検出回路のそれぞれは、当該ビット変化検出回路における記憶回路に記憶されている値を出力する出力端を有する
ことを特徴とする論理回路。 - 請求項11に記載の論理回路において、
前記統合素子は、
前記少なくとも2系統のイベントのそれぞれに対応して設けられ、当該対応するイベントが活性化したとき、当該統合素子における所定のノードに第1の電圧を供給する複数の活性検知回路と、
前記少なくとも2系統のイベントのそれぞれに対応して設けられ、当該対応するイベントが非活性化したとき、前記所定のノードに第2の電圧を供給する複数の非活性検知回路とを有し、
前記所定のノードの電圧が前記第1の電圧となったとき、前記新たな一のイベントを活性化する一方、前記所定のノードの電圧が前記第2の電圧となったとき、前記新たな一のイベントを非活性化するものである
ことを特徴とする論理回路。 - 請求項25に記載の論理回路において、
前記複数の活性検知回路の少なくとも一つは、前記対応するイベントが活性化してから所定期間、前記所定のノードに前記第1の電圧を供給する
ことを特徴とする論理回路。 - 請求項25に記載の論理回路において、
前記複数の非活性検知回路の少なくとも一つは、前記対応するイベントが非活性化してから所定期間、前記所定のノードに前記第2の電圧を供給する
ことを特徴とする論理回路。 - 請求項25に記載の論理回路において、
前記複数の非活性検知回路の少なくとも一つは、
入力されたイベントを遅延させた遅延イベントを発生させる遅延発生回路と、
前記イベントを受けたとき、前記所定のノードのプリチャージ動作を開始し、前記遅延イベントを受けたとき、当該プリチャージ動作を停止するプリチャージ回路とを有するものであり、
前記遅延発生回路は、
前記イベントを受けたときオンとなる第1のスイッチ回路と、
前記所定のノードの電圧が所定レベルに達したときオンとなる第2のスイッチ回路と、
前記統合素子に入力されるイベントのうち前記第1のスイッチ回路に入力されるもの以外に対応して設けられ、かつ、前記第2のスイッチ回路に並列に接続され、当該対応するイベントを受けたときオンとなる複数のスイッチ回路とを有し、
前記第1のスイッチ回路がオンとなり、かつ、前記第2のスイッチ回路および前記複数のスイッチ回路のいずれかがオンとなったとき、前記遅延イベントを発生させるものである
ことを特徴とする論理回路。 - 請求項1に記載の論理回路において、
前記複数の伝搬素子のそれぞれは、前記複数の評価素子のうち当該伝搬素子からのイベントを受けるものよりも、前記信号源に近い側にレイアウトされている
ことを特徴とする論理回路。 - 請求項22記載の論理回路を備えた並列加算器において、
前記初段の評価素子は、演算対象のレジスタであり、
前記イベント発生器は、前記レジスタの値が変化したとき、前記イベントを発生させるものであり、
前記複数の評価素子のそれぞれは、前記イベントを受けたとき、前記評価結果として、キャリー生成信号またはキャリー伝播信号を生成するものである
ことを特徴とする並列加算器。 - 半導体集積回路を備えた通信装置であって、
前記半導体集積回路は、請求項1に記載の論理回路を有する
ことを特徴とする通信装置。 - 半導体集積回路を備えた情報再生装置であって、
前記半導体集積回路は、請求項1に記載の論理回路を有する
ことを特徴とする情報再生装置。 - 半導体集積回路を備えた画像表示装置であって、
前記半導体集積回路は、請求項1に記載の論理回路を有する
ことを特徴とする画像表示装置。 - 半導体集積回路を備えた電子装置であって、
前記半導体集積回路は、請求項1に記載の論理回路を有する
ことを特徴とする電子装置。 - 半導体集積回路を備えた電子制御装置であって、
前記半導体集積回路は、請求項1に記載の論理回路を有する
ことを特徴とする電子制御装置。 - 電子制御装置を備えた移動体であって、
前記電子制御装置は、請求項35に記載の電子制御装置である
ことを特徴とする移動体。
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