JPH05206791A - Ｄ型フリップフロップ - Google Patents
Ｄ型フリップフロップInfo
- Publication number
- JPH05206791A JPH05206791A JP4013587A JP1358792A JPH05206791A JP H05206791 A JPH05206791 A JP H05206791A JP 4013587 A JP4013587 A JP 4013587A JP 1358792 A JP1358792 A JP 1358792A JP H05206791 A JPH05206791 A JP H05206791A
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- JP
- Japan
- Prior art keywords
- signal
- latch
- input
- flop
- type flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】Ｄ型フリップフロップにおいて、入力ラッチン
グ信号が動作する際の不必要な電力を低減すること。 【構成】マスタ・ラッチ３１と、スレーブラッチ３０
と、Ｄ型ラッチ３２において、データ入力信号ｄと出力
信号ＱのＥＸＯＲをとる。それらの値が異なった時、Ｄ
型ラッチ３２は入力ラッチング信号Ｃが、ＣＫ，ＣＫ
（反転値）にダイレクトに伝搬され、Ｄ型フリップフロ
ップとして動作する。次に、データ入力信号ｄと出力信
号Ｑが同値になったと時、Ｄ型ラッチは、ラッチ状態と
なり、動消費電力が低減される。
グ信号が動作する際の不必要な電力を低減すること。 【構成】マスタ・ラッチ３１と、スレーブラッチ３０
と、Ｄ型ラッチ３２において、データ入力信号ｄと出力
信号ＱのＥＸＯＲをとる。それらの値が異なった時、Ｄ
型ラッチ３２は入力ラッチング信号Ｃが、ＣＫ，ＣＫ
（反転値）にダイレクトに伝搬され、Ｄ型フリップフロ
ップとして動作する。次に、データ入力信号ｄと出力信
号Ｑが同値になったと時、Ｄ型ラッチは、ラッチ状態と
なり、動消費電力が低減される。
Description
【０００１】
【産業上の利用分野】本発明はＤ型フリップフロップに
関し、特にＣＭＯＳ型のフリップフロップ論理集積回路
からなるフリップフロップに関する。
関し、特にＣＭＯＳ型のフリップフロップ論理集積回路
からなるフリップフロップに関する。
【０００２】
【従来の技術】Ｄ型フリップフロップは、各種の論理処
理をしたデータ入力信号をサンプリングするために使わ
れ、現在一般に使われるＣＭＯＳ型論理集積回路の中に
設けられていることが多い。
理をしたデータ入力信号をサンプリングするために使わ
れ、現在一般に使われるＣＭＯＳ型論理集積回路の中に
設けられていることが多い。
【０００３】図３の従来のＤ型フリップフロップには、
ＮＡＮＤゲート７と、インバータ１０と、トランスファ
ーゲート１，２とで構成しているマスタ・ラッチ３１
と、ＮＡＮＤゲート８と、インバータ１１と、トランス
ファーゲート３，４とで構成しているスレーブラッチ３
０とそれらにラッチング信号を順次与えるインバータ１
４，１５とから構成されている。
ＮＡＮＤゲート７と、インバータ１０と、トランスファ
ーゲート１，２とで構成しているマスタ・ラッチ３１
と、ＮＡＮＤゲート８と、インバータ１１と、トランス
ファーゲート３，４とで構成しているスレーブラッチ３
０とそれらにラッチング信号を順次与えるインバータ１
４，１５とから構成されている。
【０００４】入力信号ｄにデータ入力信号を、入力信号
Ｃにサンプリング信号として入力ラッチング信号を与
え、また“ロウ”を与えることによりどんな状態であっ
ても回路を安定させ、出力信号Ｑを“ロウ”（ｌｏｗ）
に固定することのできるリセット信号を、“ハイ”（Ｈ
ｉｇｈ）として入力信号Ｒに与える。
Ｃにサンプリング信号として入力ラッチング信号を与
え、また“ロウ”を与えることによりどんな状態であっ
ても回路を安定させ、出力信号Ｑを“ロウ”（ｌｏｗ）
に固定することのできるリセット信号を、“ハイ”（Ｈ
ｉｇｈ）として入力信号Ｒに与える。
【０００５】図４に示す通り、入力Ｃが“ロウ”である
時のマスタ・ラッチ３１は、クロック信号ＣＫに“ハ
イ”の信号が与えられるため、トランスファーゲート１
は入力信号を通す。このため、サンプリング状態とな
り、入力信号ｄのデータ入力信号をサンプリングする。
この時、スレーブラッチ３０は、クロック信号ＣＫに
“ロウ”の信号が与えられるため、トランスファーゲー
ト３は入力信号を止めてしまう。このためラッチング状
態となる。
時のマスタ・ラッチ３１は、クロック信号ＣＫに“ハ
イ”の信号が与えられるため、トランスファーゲート１
は入力信号を通す。このため、サンプリング状態とな
り、入力信号ｄのデータ入力信号をサンプリングする。
この時、スレーブラッチ３０は、クロック信号ＣＫに
“ロウ”の信号が与えられるため、トランスファーゲー
ト３は入力信号を止めてしまう。このためラッチング状
態となる。
【０００６】次に、入力信号Ｃが“ハイ”に変化する
と、クロック信号ＣＫは“ロウ”になるので、マスタ・
ラッチ３１はラッチング状態、スレーブラッチ３０はク
ロック信号ＣＫが“ハイ”になるため、前記マスタ・ラ
ッチ３１がサンプリングした信号をサンプリングし、出
力Ｑは変化する。この時の出力Ｑの信号は、マスタ・ラ
ッチ３１により反転した信号をスレーブラッチ３０で再
度反転させるため、入力信号ｄと同一レベルとなり、結
果としてデータ入力信号をサンプリングした信号が出力
されることになる。
と、クロック信号ＣＫは“ロウ”になるので、マスタ・
ラッチ３１はラッチング状態、スレーブラッチ３０はク
ロック信号ＣＫが“ハイ”になるため、前記マスタ・ラ
ッチ３１がサンプリングした信号をサンプリングし、出
力Ｑは変化する。この時の出力Ｑの信号は、マスタ・ラ
ッチ３１により反転した信号をスレーブラッチ３０で再
度反転させるため、入力信号ｄと同一レベルとなり、結
果としてデータ入力信号をサンプリングした信号が出力
されることになる。
【０００７】
【発明が解決しようとする課題】この従来のＤ型フリッ
プフロップは、図３に示す通り、入力ラッチングの信号
Ｃをインバータ１４を介して、さらにインバータ１５を
介しているため、データ入力信号ｄが変化しなくても、
インバータ１４，１５の入力は変化している。入力ラッ
チングの信号Ｃが“ロウ”では、インバータ１４のＰチ
ャネルトランジスタがオン，Ｎチャネルトランジスタが
オフするが、入力ラッチングの信号ＣがＮチャネルトラ
ンジスタのスレッショルド電圧を越えると、Ｎチャネル
トランジスタがオンしはじめ、電流が流れ始める。
プフロップは、図３に示す通り、入力ラッチングの信号
Ｃをインバータ１４を介して、さらにインバータ１５を
介しているため、データ入力信号ｄが変化しなくても、
インバータ１４，１５の入力は変化している。入力ラッ
チングの信号Ｃが“ロウ”では、インバータ１４のＰチ
ャネルトランジスタがオン，Ｎチャネルトランジスタが
オフするが、入力ラッチングの信号ＣがＮチャネルトラ
ンジスタのスレッショルド電圧を越えると、Ｎチャネル
トランジスタがオンしはじめ、電流が流れ始める。
【０００８】さらに、入力ラッチングの信号Ｃが上昇
し、ＶＤＤ／２付近（論理スレッショルド電圧）では、
インバータ１４のＮチャネルトランジスタとＰチャネル
トランジスタとがオンした状態となり、電源電流は最大
になり、これ以上の電圧の入力ラッチングの信号Ｃにな
ると、Ｐチャネルトランジスタがオフしはじめ、電流は
減少する。
し、ＶＤＤ／２付近（論理スレッショルド電圧）では、
インバータ１４のＮチャネルトランジスタとＰチャネル
トランジスタとがオンした状態となり、電源電流は最大
になり、これ以上の電圧の入力ラッチングの信号Ｃにな
ると、Ｐチャネルトランジスタがオフしはじめ、電流は
減少する。
【０００９】したがって、単位時間内のスイッチング回
数の多い程消費電力は増す。すなわち、Ｄ型フリップフ
ロップのデータ入力の信号ｄが変化しなくとも、入力ラ
ッチング信号が“ロウ”→“ハイ”→“ロウ”と繰り返
すことにより、消費電力は増大するという問題点があっ
た。
数の多い程消費電力は増す。すなわち、Ｄ型フリップフ
ロップのデータ入力の信号ｄが変化しなくとも、入力ラ
ッチング信号が“ロウ”→“ハイ”→“ロウ”と繰り返
すことにより、消費電力は増大するという問題点があっ
た。
【００１０】本発明の目的は、前記問題点を解決し、ラ
ッチング信号による消費電力の増大を防止したＤ型フリ
ップフロップを提供することにある。
ッチング信号による消費電力の増大を防止したＤ型フリ
ップフロップを提供することにある。
【００１１】
【課題を解決するための手段】本発明のＤ型フリップフ
ロップの構成は、データ入力信号が変化したことを検出
するＥＸＯＲゲートと、前記ＥＸＯＲゲートの出力信号
に同期してデータ入力信号をサンプリングするマスタ・
ラッチと、前記マスタ・ラッチの出力を前記出力信号に
同期してサンプリングし出力するスレーブラッチとを備
え、前記ＥＸＯＲゲートは、前記データ入力信号と前記
スレーブラッチの出力信号とを入力とし、前記ＥＸＯＲ
ゲートの出力信号をラッチするＤ型ラッチと、前記Ｄ型
ラッチ，前記マスタ・ラッチ，前記スレーブラッチをリ
セットするリセット信号入力端子と、前記Ｄ型ラッチの
データ入力信号となる入力ラッチング信号入力端子を設
けたことを特徴とする。
ロップの構成は、データ入力信号が変化したことを検出
するＥＸＯＲゲートと、前記ＥＸＯＲゲートの出力信号
に同期してデータ入力信号をサンプリングするマスタ・
ラッチと、前記マスタ・ラッチの出力を前記出力信号に
同期してサンプリングし出力するスレーブラッチとを備
え、前記ＥＸＯＲゲートは、前記データ入力信号と前記
スレーブラッチの出力信号とを入力とし、前記ＥＸＯＲ
ゲートの出力信号をラッチするＤ型ラッチと、前記Ｄ型
ラッチ，前記マスタ・ラッチ，前記スレーブラッチをリ
セットするリセット信号入力端子と、前記Ｄ型ラッチの
データ入力信号となる入力ラッチング信号入力端子を設
けたことを特徴とする。
【００１２】
【実施例】図１は本発明の一実施例のＤ型フリップフロ
ップを示すブロック図、図２は図１の動作を説明するた
めのタイミング図である。
ップを示すブロック図、図２は図１の動作を説明するた
めのタイミング図である。
【００１３】図１において、本実施例のＤ型フリップフ
ロップは、マスタ・ラッチ３１と、スレーブラッチ３０
と、排他的（ＥＸ）ＯＲゲート１６と、ＮＡＮＤゲート
９と、インバータ１２，１３とトランスファゲート５，
６とを含み、構成されている。
ロップは、マスタ・ラッチ３１と、スレーブラッチ３０
と、排他的（ＥＸ）ＯＲゲート１６と、ＮＡＮＤゲート
９と、インバータ１２，１３とトランスファゲート５，
６とを含み、構成されている。
【００１４】ここで、マスタ・ラッチ３１，スレーブラ
ッチ３０は、図３と同様であってよい。Ｄ型ラッチ３２
は、入力ラッチングの信号Ｃ，リセットの入力信号Ｒ，
クロック信号ＣＫ′，ＣＫ′（反転値）を入力とし、ク
ロック信号ＣＫ，ＣＫ（反転値）を出力するもので、Ｎ
ＡＮＤゲート９，インバータ１３，トランスファゲート
５，６からなる。
ッチ３０は、図３と同様であってよい。Ｄ型ラッチ３２
は、入力ラッチングの信号Ｃ，リセットの入力信号Ｒ，
クロック信号ＣＫ′，ＣＫ′（反転値）を入力とし、ク
ロック信号ＣＫ，ＣＫ（反転値）を出力するもので、Ｎ
ＡＮＤゲート９，インバータ１３，トランスファゲート
５，６からなる。
【００１５】また、マスタ・ラッチ３１は、ＮＡＮＤゲ
ート７と、トランスファゲート１，２と、インバータ１
０とを有する。入力信号Ｒにリセット信号，出力信号Ｑ
に正相出力信号，出力信号Ｑ′に逆相出力信号、入力信
号ｄにデータ入力信号，入力信号Ｃに入力ラッチング信
号が各々印加される。
ート７と、トランスファゲート１，２と、インバータ１
０とを有する。入力信号Ｒにリセット信号，出力信号Ｑ
に正相出力信号，出力信号Ｑ′に逆相出力信号、入力信
号ｄにデータ入力信号，入力信号Ｃに入力ラッチング信
号が各々印加される。
【００１６】データ入力の信号ｄと出力信号Ｑとを入力
しているＥＸＯＲゲート１６では、データ入力変化を検
出し、その出力とその反転信号であるインバータ１２の
出力を，トランスファゲート５，６の入力にそれぞれ印
加する。
しているＥＸＯＲゲート１６では、データ入力変化を検
出し、その出力とその反転信号であるインバータ１２の
出力を，トランスファゲート５，６の入力にそれぞれ印
加する。
【００１７】トランスファゲート５の出力をＮＡＮＤゲ
ート９の入力に、ＮＡＮＤゲート９の出力をインバータ
１３の入力に、インバータ１３の出力をトランスファゲ
ート６の入力に、トランスファゲート１６の出力をトラ
ンスファゲート５の出力に各々接続する。
ート９の入力に、ＮＡＮＤゲート９の出力をインバータ
１３の入力に、インバータ１３の出力をトランスファゲ
ート６の入力に、トランスファゲート１６の出力をトラ
ンスファゲート５の出力に各々接続する。
【００１８】次に、入力信号ｄが“ハイ”に変化する
と、図２に示すように、出力信号Ｑは“ロウ”であるた
め、ＥＸＯＲゲート１６は“ハイ”となり、Ｄ型ラッチ
３２は入力ラッチングの信号Ｃがクロック信号ＣＫ（反
転値）に直接出力される。入力ラッチングの信号Ｃが
“ロウ”になると、マスタ・ラッチ３１はサンプリング
状態となり、次に入力ラッチング信号が“ハイ”になる
と、マスタ・ラッチ３１はラッチング状態となり、スレ
ーブラッチ３０はサンプリング状態となり、データ入力
の信号Ｃと同値を出力信号Ｑへ伝搬させる。そこで、デ
ータ入力の信号Ｃと出力信号Ｑとが同値となる事によ
り、ＥＸＯＲゲート１６は“ロウ”となり、ラッチ３２
はラッチ状態となり、入力ラッチの信号Ｃがいかなる値
をとろうとも、トランスファゲート５で信号をしゃ断す
る。
と、図２に示すように、出力信号Ｑは“ロウ”であるた
め、ＥＸＯＲゲート１６は“ハイ”となり、Ｄ型ラッチ
３２は入力ラッチングの信号Ｃがクロック信号ＣＫ（反
転値）に直接出力される。入力ラッチングの信号Ｃが
“ロウ”になると、マスタ・ラッチ３１はサンプリング
状態となり、次に入力ラッチング信号が“ハイ”になる
と、マスタ・ラッチ３１はラッチング状態となり、スレ
ーブラッチ３０はサンプリング状態となり、データ入力
の信号Ｃと同値を出力信号Ｑへ伝搬させる。そこで、デ
ータ入力の信号Ｃと出力信号Ｑとが同値となる事によ
り、ＥＸＯＲゲート１６は“ロウ”となり、ラッチ３２
はラッチ状態となり、入力ラッチの信号Ｃがいかなる値
をとろうとも、トランスファゲート５で信号をしゃ断す
る。
【００１９】従って、本Ｄ型フリップフロップにおい
て、入力ラッチングの信号Ｃが変化しても、その部分で
の余分な消費電力は発生しない。
て、入力ラッチングの信号Ｃが変化しても、その部分で
の余分な消費電力は発生しない。
【００２０】ここで、ＥＸＯＲゲート１６の出力信号ｅ
を、クロック信号ＣＫ′（反転値）としている。
を、クロック信号ＣＫ′（反転値）としている。
【００２１】尚、本実施例は、リセット付Ｄ型フリップ
フロップで説明したが、プリセット及びリセット付Ｄ型
フリップフロップや、プリセット付Ｄ型フリップフロッ
プ，Ｄ型フリップフロップでも、同様の効果があること
はいうまでもない。
フロップで説明したが、プリセット及びリセット付Ｄ型
フリップフロップや、プリセット付Ｄ型フリップフロッ
プ，Ｄ型フリップフロップでも、同様の効果があること
はいうまでもない。
【００２２】
【発明の効果】以上説明したように、本発明は、データ
入力信号と出力信号が同値になると、入力ラッチング信
号が内部の論理回路に伝搬されないため、不必要な電力
が消費しないという効果を有する。
入力信号と出力信号が同値になると、入力ラッチング信
号が内部の論理回路に伝搬されないため、不必要な電力
が消費しないという効果を有する。
【図１】本発明の一実施例のＤ型フリップフロップを示
すブロック図である。
すブロック図である。
【図２】図１における動作を示すタイミング図である。
【図３】従来のＤ型フリップフロップを示すブロック図
である。
である。
【図４】図３における動作を示すタイミング図である。
１，２，３，４，５，６ トランスファゲート ７，８，９ ＮＡＮＤゲート １０，１１，１２，１３，１４，１５ インバータ １６ ＥＸＯＲゲート ３０ スレーブラッチ ３１ マスタ・ラッチ ３２ Ｄ型ラッチ
Claims (2)
- 【請求項１】 データ入力信号が変化したことを検出す
るＥＸＯＲゲートと、前記ＥＸＯＲゲートの出力信号に
同期してデータ入力信号をサンプリングするマスタ・ラ
ッチと、前記マスタ・ラッチの出力を前記出力信号に同
期してサンプリングし出力するスレーブラッチとを備
え、前記ＥＸＯＲゲートは、前記データ入力信号と前記
スレーブラッチの出力信号とを入力とし、前記ＥＸＯＲ
ゲートの出力信号をラッチするＤ型ラッチと、前記Ｄ型
ラッチ，前記マスタ・ラッチ，前記スレーブラッチをリ
セットするリセット信号入力端子と、前記Ｄ型ラッチの
データ入力信号となる入力ラッチング信号入力端子を設
けたことを特徴とするＤ型フリップフロップ。 - 【請求項２】 マスタ・ラッチ，スレーブラッチ，Ｄ型
ラッチがいずれも、１個のＮＡＮＤゲートと、１個のイ
ンバータと、２個のトランスファゲートとからなる請求
項１記載のＤ型フリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013587A JPH05206791A (ja) | 1992-01-29 | 1992-01-29 | Ｄ型フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013587A JPH05206791A (ja) | 1992-01-29 | 1992-01-29 | Ｄ型フリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206791A true JPH05206791A (ja) | 1993-08-13 |
Family
ID=11837324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013587A Withdrawn JPH05206791A (ja) | 1992-01-29 | 1992-01-29 | Ｄ型フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206791A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006074735A (ja) * | 2004-08-05 | 2006-03-16 | Matsushita Electric Ind Co Ltd | イベント駆動型論理回路 |
| JP2006279621A (ja) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | 順序回路 |
| US7313768B2 (en) | 2002-09-11 | 2007-12-25 | Nec Electronics Corporation | Register file and method for designing a register file |
| US8183895B2 (en) | 2009-03-09 | 2012-05-22 | Samsung Electronics Co., Ltd. | Clock dividing circuit |
| JP2016031945A (ja) * | 2014-07-25 | 2016-03-07 | 旭化成株式会社 | フレキシブル回路デバイス |
-
1992
- 1992-01-29 JP JP4013587A patent/JPH05206791A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7313768B2 (en) | 2002-09-11 | 2007-12-25 | Nec Electronics Corporation | Register file and method for designing a register file |
| JP2006074735A (ja) * | 2004-08-05 | 2006-03-16 | Matsushita Electric Ind Co Ltd | イベント駆動型論理回路 |
| US7285985B2 (en) | 2004-08-05 | 2007-10-23 | Matsushita Electric Industrial Co., Ltd. | Event-driven logic circuit |
| JP2006279621A (ja) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | 順序回路 |
| US8183895B2 (en) | 2009-03-09 | 2012-05-22 | Samsung Electronics Co., Ltd. | Clock dividing circuit |
| JP2016031945A (ja) * | 2014-07-25 | 2016-03-07 | 旭化成株式会社 | フレキシブル回路デバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |