KR100211078B1 - 하프 래치 회로 - Google Patents
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Abstract
본 발명은 하프 래치회로에 관한 것으로 특히, 종래 하프 래치 회로에서 시간지연의 원인이 되는 히스테리시스 현상이 발생되는 요인을 제공하는 인버터를 사용하지 않으면서도 래치기능을 수행할 수 있는 스위칭 수단를 사용한 즉, 소정 크기의 양전압과 접지전압을 입력받아 상기 제2 인버터의 출력신호에 따라 두개의 전압상태중 어느 하나를 선택적으로 공급하는 경로 설정용 스위칭부와; 상기 동기 클럭과 제1 인버터의 출력신호를 입력받아 상기 경로 설정용 스위칭부의 출력신호를 상기 제2 인버터의 데이터 입력단에 공급여부를 결정하는 동작제어용 스위칭부로 구성되는 것을 특징으로 하는 하프 래치 회로를 제공하여 종래 하프래치 회로가 두개의 인버터를 사용하여 래치동작하도록 함에 따라 히스테리시스 현상이 발생되어 고속의 신호처리 기기에 사용할 수 없었다는 문제점을 해소한다.
Description
제1도는 종래 하프 래치 회로의 구성 예시도.
제2도는 인버터의 구성 예시도.
제3도는 트랜스 미션의 구성 예시도.
제4도는 본 발명에 따른 하프 래치 회로의 구성 예시도.
* 도면의 주요부분에 대한 부호의 설명
I1∼I4 : 인버터 P1∼P4 : PMOS 트랜지스터
Nl∼N4 : NMOS 트랜지스터 T1 : 트랜스미션 게이트
10 : 스위칭부
본 발명은 하프 래치회로에 관한 것으로 특히, 고속의 처리속도를 요하는 회로에 적합하도록 처리속도를 개선한 하프 래치 회로에 관한 것이다.
종래의 하프 래치회로는 첨부한 제1도에 도시되어 있는 바와같이, 4개의 인버터(I1∼I4)와 하나의 트랜스미션 게이트(T1)로 구성되어 있다.
상기와 같은 구성 요소간의 연결관계 및 동작을 살펴보면, 제1 인버터(I1)는 동기 클럭(C)을 입력받아 반전하여 출력하고, 트랜스미션 게이트(T1)는 제1 인버터(I1)의 입력신호와 출력신호를 동작 제어신호로 입력받아 제1 인버터(I1)의 출력신호가 로우상태일때 온동작하여 입력되는 데이터(D)를 제3 인버터(I3)의 데이터 입력단으로 전달한다.
제3 인버터(I3)는 입력되는 트랜스미션 게이트(T1)의 출력신호를 반전하여 제2 인버터(I2)와 제4 인버터(I4)의 데이터 입력단으로 전달하는데, 제4 인버터(I4)는 입력되는 신호를 반전하여 출력하고, 제2 인버터(I2)는 제3 인버터(I3)의 출력신호를 반전하여 다시 제3 인버터(I3)의 데이터 입력으로 제공한다.
그에 따라, 종래 하프 래치회로의 데이터 입력은 트랜스미션 게이트(T1)의 입력신호이고, 제 4 인버터(I4)의 출력신호가 전체 출력(Q)으로 사용되며, 제1 인버터(I1)의 입력신호는 구동에 따른 동기신호로 사용된다.
또한, 내부적으로는 제2 인버터(I2)와 제3 인버터(I3)는 트랜스미션 게이트(T1)의 출력신호를 일정하게 안정화시키는 역할을 수행한다.
그러므로, 동기를럭(C)가 하이상태일 경우는 트랜스미션(T1)이 온동작되어 입력되는 데이터(D)가 출력신호(Q)로 출력되고, 동기클럭(C)가 로우상태일 경우는 트랜스미션(T1)이 오프동작되고 제2 인버터(I2)와 제3 인버터(I3)에 의해 종전의 데이터 상태를 유지한 상태로 출력신호(Q)로 출력된다.
상기와 같은 종래 하프 래치회로의 구성중 인버터(I1∼I4)의 세부구성은 첨부한 제2도에 도시되어 있는 바와같이, 소정 양전압(VDD)를 소스단자에 입력받는 PMOS 트랜지스터(Pl)와 PMOS 트랜지스터(Pl)의 게이트 단자에 자신의 게이트 단자가 연결되어 있으며 드레인 단자가 PMOS 트랜지스터(Pl)의 드레인 단자에 연결되어 있는 NMOS트랜지스터(Nl)로 구성되는데, 입력은 공통 게이트 단자에 걸리는 신호이며 출력은 공통 드레인 단자에 걸리는 신호가 된다.
또한, 종래 하프 래치회로의 구성중 트랜스미션 게이트의 구성은 첨부한 제3도에 도시되어 있는 바와같이, 게이트 단자에 걸리는 제어신호(P)가 로우상태일때 온동작하는 PMOS 트랜지스터(P2)와, PMOS 트랜지스터(P2)의 소스단자에 자신의 드레인 단자가 연결되고 소스단자는 PMOS 트랜지스터(P2)의 드레인단자에 연결되어 있고 게이트 단자에 걸리는 제어신호(N)가 하이상태일때 온동작하는 NMOS 트랜지스터(N2)로 구성된다.
이때, 입력신호는 PMOS 트랜지스터(P2)의 소스 단자와 NMOS 트랜지스터(N2)의 드레인 단자에 공통으로 걸리는 신호이며, 출력신호는 PMOS 트랜지스터(P2)의 드레인 단자와 NMOS 트랜지스터(N2)의 소스단자에 공통으로 걸리는 신호이다.
그러나, 상술한 바와같이 동작하는 종래 하프 래치회로에서는, 이전에 래치되어 있는 신호가 로우상태의 신호이고 현재 입력되는 신호가 하이상태인 경우, 또는 반대로 이전에 래치되어 있는 상태가 하이상태이고 현재 입력되는 신호가 로우인 경우에는, 제2 인버터(I2)와 제3 인버터(I3)에 의해 히스테리시스 곡선에 따른 시간 지연현상이 발생되어 진다.
이러한 현상은 제2 인버터(12)의 항복전압의 크기에 따라 비례적으로 발생되는데, 이는 래치회로가 신호 처리기기에서 상당한 부분에 사용되는 중요한 구성이기는 하지만 고속의 신호처리를 필요로 하는 장치에서는 사용하기 곤란하다는 문제점을 내포하고 있다.
상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 종래 하프 래치 회로에서 시간지연의 원인이 되는 히스테리시스 현상이 발생되는 요인을 제공하는 제2 인버터(I2)를 사용하지 않으면서도 제3 인버터와 함께 래치기능을 수행할 수 있는 스위칭 수단을 제공하여 고속의 처리속도를 요하는 회로에 적합하도록 처리속도를 개선한 하프 래치 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 특징은, 동기 클럭을 입력받아 반전하여 출력하는 제 1 인버터와, 제1 인버터의 입력신호와 출력신호를 동작 제어신호로 입력받아 제1 인버터의 출력신호가 로우상태일때 온동작하여 입력되는 데이터를 출력하는 트랜스미션 게이트와,트랜스미션 게이트의 출력신호를 입력받아 반전하여 출력하는 제2 인버터와, 제2 인버터의 출력신호를 입력받아 반전하여 출력하는 제3 인버터를 구비하고 있는 하프 래치 회로에 있어서, 상기 동기 클럭과 제1 인버터의 출력신호를 인에이블신호로 하고 상기 제2 인버터의 출력신호를 스위칭 제어신호로 하여 소정의 양전압과 접지 전압을 선택적으로 출력하여 상기 제2 인버터의 입력 상태가 양전압 또는 접지전압으로 유지시켜 주는 스위칭수단을 포함하는 데 있다.
이하, 첨부한 도면을 참조하여 본 발명에 다른 바람직한 실시예를 설명한다.
제4도는 본 발명에 따른 하프 래치 회로의 구성도로서, 동기 클럭(C)을 입력받아 반전하여 출력하는 제1 인버터(I1)와, 제1 인버터(I1)의 입력신호와 출력신호를 동작 제어신호로 입력받아 제1 인버터(I1)의 출력신호가 로우상태일때 온동작하여 입력되는 데이터(D)를 출력하는 트랜스미션 게이트(T1)와, 트랜스미션 게이트(T1)의 출력신호를 입력받아 반전하여 출력하는 제3 인버터(I3)와, 제3 인버터(I3)의 출력신호를 입력받아 반전하여 출력하는 제4 인버터(I4) 및 상기 제1 인버터(I1)의 입출력신호와 제3 인버터(I3)의 출력신호를 스위칭 제어신호로 하여 소정의 양전압(VDD)과 접지전압을 선택적으로 출력하여 상기 제3 인버터(I3)의 입력으로 제공하는 스위칭부(10)로 구성된다.
상기 스위칭부(10)는 양전압(VDD)을 소스 단자에 제공받고 게이트 단자에 걸리는 제3 인버터(I3)의 출력신호의 상태에 따라 온오프 동작하는 제3 PMOS(P3)와, 제3 PMOS(P3)의 드레인 단자에 걸리는 전압을 소스단자에 입력받고 게이트 단자에 걸리는 제1 인버터(I1)의 입력신호의 상태에 따라 온오프 동작하는 제4 PMOS(P4)와, 제4 PMOS(P4)의 드레인 단자에 걸리는 전압을 드레인 단자에 입력받고 게이트 단자에 걸리는 제1 인버터(I1)의 출력신호의 상태에 따라 온/오프 동작하는 제4 NMOS(N4), 및 소스 단자가 접지와 연결되어 있으며 드레인 단자는 제4 NMOS(N4)의 소스 단자에 연결되고 게이트 단자에 걸리는 제3 인버터(I3)의 출력신호의 상태에 따라 온오프 동작하여 제4 NMOS(N4)의 드레인 단자의 전위를 접지전위로 만드는 제3 NMOS(N3)로 이루어진다.
상기와 같이 구성되는 본 발명에 따른 하프 래치 회로의 동작을 살펴보면 다음과 같다.
제1 인버터(I1)는 동기 클럭(C)을 입력받아 반전하여 출력하고, 트랜스미션 게이트(T1)는 제 1 인버터(I1)의 입력신호와 출력신호를 동작 제어신호로 입력받아 제1 인버터(I1)의 출력신호가 로우상태일때 즉, 동기 클럭(C)이 하이상태일 경우에 온동작하여 입력되는 데이터(D)를 제3 인버터(I3)의 데이터 입력단으로 전달한다.
이때, 제1 인버터(Il)에서 출력되는 로우상태의 신호를 게이트 단자에 입력받은 제 4 NMOS(N4)와, 하이상태의 동기 클럭(C)을 게이트 단자에 입력받은 제4 PMOS(P4)는 오프동작한다.
그에따라, 트랜스미션 게이트(T1)의 출력신호는 외부 전압 영향없이 제3 인버터(I3)의 데이터 입력단에 전달된다. 제3 인버터(I3)는 입력되는 트랜스미션 게이트(T1)의 출럭신호를 반전하여 제4 인버터(I4)의 데이터 입력단으로 전달한다. 또한, 제3 인버터(I3)는 제3 PMOS(P3)와 제3 NMOS(N3)의 게이트 단자에 자신의 출력신호를 걸어준다.
이때, 제4 인버터(I4)는 입력되는 신호를 반전하여 출력하고, 제3 PMOS(P3)와 제3 NMOS(N3)는 제3 인버터(I3)의 출력신호의 성격에 따라 반동적으로 온/오프하게 된다.
만약, 트랜스미션 게이트의 출력신호가 하이상태라면 제3 인버터(I3)의 출력신호는 로우상태가 됨에 따라 제3 PMOS(P3)는 온동작하고, 제3 NMOS(N3)는 오프 동작한다.
이후, 래치동작을 위해 동기 를럭(C)가 로우상태로 전환되면 트랜스미션 게이트(T1)가 오프되며, 종전에 오프상태이던 제4 PMOS(P4)와 제4 NMOS(N4)가 온동작하게 된다.
제4 PMOS(P4)의 온동작으로 인해 양전압(VDD)는 제3, 제4 PMOS(P3, P4)를 통해 제3 인버터(I3)의 데이터 입력단에 걸리게 되며, 제4 NMOS(N4)는 온동작 되었지만 제3 NMOS(N3)이 오프동작 상태여서 접지 전위는 제3 인버터(I3)의 데이터 입력단에 걸리지 않게 된다.
이후, 동기 클럭(C)가 하이상태로 전환되면 제4 NMOS(N4)와 제4 PMOS(P4)가 오프되므로, 제3 인버터(I3)의 데이터 입력은 트랜스미션 게이트(T1)의 출력상태에만 관계하게 된다.
이와 같이 동작하는 본 발명에 따른 하프 래치 회로를 사용하면, 종래 하프 래치 회로가 두개의 인버터를 사용하여 래치동작하도록 함에 따라 히스테리시스 현상이 발생되어 고속의 신호처리 기기에 사용할 수 없었다는 문제점을 해소할 수 있게 되었다.
Claims (3)
- 동기 클럭을 입력받아 반전하여 출력하는 제1 인버터와, 제1 인버터의 입력신호와 출력신호를 동작 제어신호로 입력받아 제1 인버터의 출력신호가 로우상태일 온동작하여 입력되는 데이터를 출력하는 트랜스미션 게이트와, 트랜스미션 게이트의 출력신호를 입력받아 반전하여 출력하는 제2 인버터와, 제2 인버터의 출력신호를 입력받아 반전하여 출력하는 제3 인버터를 구비하고 있는 하프 래치 회로에 있어서, 상기 동기 클럭과 제1 인버터의 출력신호를 인에이블신호로 하고 상기 제2 인버터의 출력신호를 스위칭 제어신호로 하여 소정의 양전압과 접지 전압을 선택적으로 출력하여 상기 제2 인버터의 입력 상태가 양전압 또는 접지전압으로 유지시켜 주는 스위칭수단을 포함하는 것을 특징으로 하는 하프 래치 회로.
- 제1항에 있어서, 상기 스위칭 수단은 소정 크기의 양전압과 접지전압을 입력받아 상기 제 2 인버터의 출력신호에 따라 두개의 전압상태중 어느 하나를 선택적으로 공급하는 경로 설정용 스위칭부와; 상기 동기 클럭과 제1 인버터의 출력신호를 입력받아 상기 경로 설정용 스위칭부의 출력신호를 상기 제2 인버터의 데이터 입력단에 공급여부를 결정하는 동작제어용 스위칭부로 구성되는 것을 특징으로 하는 하프 래치 회로.
- 제2항에 있어서, 상기 스위칭 수단은 양전압을 소스 단자에 제공받고 게이트 단자에 걸리는 제2 인버터의 출력신호의 상태에 따라 온오프 동작하는 제1 PMOS 트랜지스터와; 상기 제1 PMOS 트랜지스터의 드레인 단자에 걸리는 전압을 소스단자에 입력받고 게이트 단자에 걸리는 제1 인버터의 입력신호의 상태에 따라 온오프 동작하는 제2 PMOS 트랜지스터와; 상기 제2 PMOS트랜지스터의 드레인 단자에 걸리는 전압을 드레인단자에 입력받고 게이트 단자에 걸리는 제1 인버터의 출력신호의 상태에 따라 온/오프 동작하는 제2 NMOS 트랜지스터; 및 소스 단자가 접지와 연결되어 있으며 드레인 단자는 제2 NMOS 트랜지스터의 소스 단자에 연결되고 게이트 단자에 걸리는 상기 제2 인버터 출력신호의 상태에 따라 온오프 동작하여 제2 NMOS 트랜지스터의 드레인 단자의 전위를 접지전위로 만드는 제1 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 하프 래치 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960040150A KR100211078B1 (ko) | 1996-09-16 | 1996-09-16 | 하프 래치 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960040150A KR100211078B1 (ko) | 1996-09-16 | 1996-09-16 | 하프 래치 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980021335A KR19980021335A (ko) | 1998-06-25 |
| KR100211078B1 true KR100211078B1 (ko) | 1999-07-15 |
Family
ID=19473904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960040150A KR100211078B1 (ko) | 1996-09-16 | 1996-09-16 | 하프 래치 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100211078B1 (ko) |
-
1996
- 1996-09-16 KR KR1019960040150A patent/KR100211078B1/ko not_active IP Right Cessation
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|---|---|
| KR19980021335A (ko) | 1998-06-25 |
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