KR0142985B1

KR0142985B1 - 동상신호 출력회로, 역상신호 출력회로 및 2상신호 출력회로

Info

Publication number: KR0142985B1
Application number: KR1019950005729A
Authority: KR
Inventors: 마사지 우에노; 야스카즈 노이네
Original assignee: 사토 후미오; 가부시키가이샤 도시바; 오카모토 세이시; 도시바 마이크로일렉트로닉스 가부시키가이샤
Priority date: 1994-03-16
Filing date: 1995-03-16
Publication date: 1998-08-17
Also published as: TW272339B; JP3190199B2; KR950028313A; JPH07254850A; US5596295A; EP0673116A1

Abstract

본 발명은 1상신호로부터 2상신호를 생성하여 출력하는데 있어서, BiCMOS에 의한 소자의 입력신호의 극성을 이용하여, 필요최소한의 신호 통과경로로 2상신호의 딜레이를 거의 같게 하는 것을 가능하게 하기 위한 것이다.

이를 위한 본 발명은, 입력단자(3)로부터의 신호(/EN)와 역상인 신호(/Ф)를 인버터(1)로 만들고, 입력단자(3)로부터의 신호(/EN)와 동상인 신호(Ф)를 인버터(8, 2)로 만들어 내는 회로에 있어서, 신호(/EN)의 하이레벨로부터 로우레벨로의 천이시에는, 바이폴라 트랜지스터(35)를 순간적으로 온시켜서, 강제적으로 출력단자(5)를 로우레벨로 확정시키고, 신호(/EN)를 로우레벨로부터 하이레벨로 천이한 경우에는, 다른 회로에 앞서서 트랜지스터(10)를 온시켜서, 강제적으로 출력단자(5)를 하이레벨로 확정하므로써, 신호(/EN)의 레벨천이로 부터 출력단자(4)의 신호(/Ф)의 레벨천이까지의 딜레이시간과, 출력단자(5)의 신호(Ф)의 레벨천이까지의 딜레이시간을 거의 같게 맞춤으로써, 신호(Ф)와 신호(/Ф)의 위상관계를 이상적으로 가져 간다.

Description

동상신호 출력회로, 역상신호 출력회로 및 2상신호 출력회로

제1도는 본 발명의 실시예 1의 신호출력장치의 회로도,

제2도는 본 발명의 실시예 2의 신호출력장치의 회로도,

제3도는 제1도 구성의 동작을 제4도의 구성과 비교하여 나타낸 파형도,

제4도는 종래예 1의 신호출력장치의 회로도,

제5도는 종래예 2의 신호출력장치의 회로도,

제6도는 제4도의 구성의 동작을 나타낸 파형도,

제7도는 종래예 3의 신호출력장치의 회로도이다.

*도면의 주요부분에 대한 부호의 설명

1,2,6,7,8,15,2838:인버터 3:입력단자

4,5:출력단자 11,12:낸드회로

13,14:노아회로 37,43:회로블록

[산업상의 이용분야]

본 발명은 신호출력장치에 관한 것으로, BiCMOS회로에 있어서 1상입력(1相入力)을 받아서 생성되는 2상신호(2相信號)의 위상제어에 관한 것이다.

[종래의 기술 및 그 문제점]

[종래예 1]

제4도는 종래예1의 신호출력장치의 회로도이다. 도면에 나타낸 바와 같이, 입력단자(3)에 입력된 신호는 인버터(1)에서 반전되어 출력단자(4)에 입력신호와 역상(逆相)인 신호(/Ф)로서 출력된다. 또한, 입력신호는 인버터(1)에서 반전되고 더욱이 인버터(2)에서 반전되어 입력신호와 동상(同相)인 신호(Ф)로서 출력단자 (5)로 출력된다.

이상 상술한 것과 같은 구성에 있어서, 이어서 그 동작을 설명한다.

입력단자(3)로부터 입력된 신호는 인버터(1)에서 반전되어 입력과는 역상인 신호로서 출력단자(4)에 신호(/Ф)로서 출력된다.

한편, 인버터(1)에서 반전된 입력신호는 인버터(2)에서 더욱이 반전되어, 출력단자(4)로 출력되는 신호(/Ф)와는 역상인 신호(Ф)로서 출력단자(5)로 출력된다.

따라서, 이론적으로는 출력단자(4)로 출력되는 신호(/Ф)와, 출력단자(5)로 출력되는 신호(Ф)는 완전히 역상이 되어야 할 것이지만, 실제로는 인버터(2)의 딜레이에 의해 서로의 위상관계는 정확하지 않다.

즉, 제6도의 파형도에 나타낸 바와 같이, 제6(a)에 나타낸 바와 같은 입력신호(IN)에 대해 출력단자(4)로부터의 출력신호(/Ф)는 인버터(1)의 딜레이시간만큼 늦어지고, 출력단자(5)로부터의 출력신호(Ф)는 인버터(1, 2)의 딜레이시간만큼 늦어진다.

따라서, 제6도(a)에 나타낸 바와 같이, 시각(t1)에 입력신호가 상승하고, 시각(t4)에 입력신호가 하강한다고 하면, 출력단자(4)로부터의 신호(/Ф)는 제6도(b)에 나타낸 바와 같이, 인버터(1)의 딜레이에 대응하는 딜레이시간(T1)만큼 늦어져서, 시각(t2)에 하강하고 시각(t5)에 상승한다. 또한, 출력단자(5)로부터의 신호(Ф)는 제6도(c)에 나타낸 바와 같이 인버터(1)와 인버터(2)의 딜레이 합계에 대응하는 딜레이시간(T2)만큼 늦어져서, 시각(t3)에 상승하고 시각(t6)에 하강한다.

[종래예 2]

제5도는 종래예2의 신호출력장치의 회로도이다. 도면에 나타낸 바와 같이, 입력단자(3)로부터의 입력신호(IN)는 인버터(1,8,6)에 부여된다. 인버터(6)의 출력은 NPN 트랜지스터(9)의 베이스에 부여된다. 트랜지스터(9)의 콜렉터는 전원전위(Vcc)로 풀업되고, 에미터는 인버터(1)의 출력과 함께 출력단자(4)에 접속된다. 한편, 인버터(8)의 출력은 이버터(7, 2)에 부여된다. 그리고 인버터(7)의 출력은 NPN 트랜지스터(10)의 베이스에 부여된다. 트랜지스터(10)의 콜렉터는 전원전위(Vcc)로 풀업되고, 이 에미터는 인버터(2)의 출력과 함께 출력단자(5)에 접속된다.

이상 설명한 것과 같은 구성에 있어서, 이어서 그 동작을 설명한다.

입력단자(3)의 입력신호(IN)가 하이레벨로부터 로우레벨로 하강하면, 인버터(1, 8)는 각각의 출력을 하이레벨로 한다. 인버터(6)의 출력이 하이레벨이되면, 트랜지스터(9)가 온이 되어 인버터(1)의 출력단자, 즉 출력단자(4)의 신호(/Ф)를 전원전위(Vcc)를 향하여 하이레벨로 끌어 올린다, 즉, 트랜지스터(9)는 출력단자(4)를 로우레벨로부터 하이레벨로 끌어 올리는 경우에 그 드라이브 능력을 높여서, 출력단자(4)에 접속되는 부하가 무거운 경우에, 스피드 업을 위해 작용한다.

한편, 입력단자(3)로의 입력신호(IN)가 하이레벨로부터 로우레벨로 하강하면, 인버터(8)는 그 출력을 하이레벨로 한다. 그 결과, 인버터(7, 2)는 그 출력을 로우레벨로 한다. 따라서, 인버터(7)의 출력이 베이스에 부여되고 있는 트랜지스터(10)는 오프되고, 풀력단자(5)로 출력되는 신호(Ф)는 로우레벨로 된다.

이에 대해, 입력단자(3)로의 입력신호(IN)가 로우레벨로부터 하이레벨로 상승하면, 인버터(1, 8)는 각각의 출력을 로우레벨로 한다. 인버터(6)의 출력이 로우레벨이 되면, 트랜지스터(9)가 오프되어 인버터(1)의 출력단자를 전원전위(Vcc)로부터 전기적으로 분리한다. 한편, 출력단자(4)에는 인버터(1)를 통해 로우레벨의 신호(/Ф)가 출력된다.

한편, 입력단자(3)로의 입력신호(IN)가 로우레벨로부터 하이레벨로 상승하면, 인버터(8)는 그 출력을 로우레벨로 한다. 그 결과, 인버터(7, 2)는 그 출력을 하이레벨로 한다. 따라서, 인버터(7)의 출력이 베이스에 부여되고 있는 트랜지스터(10)는 온이 되고, 인버터(2)의 출력측, 즉 출력단자(5)를 로우레벨로부터 하이레벨로 끌어 올린다. 그 결과, 출력단자(5)로 출력되는 신호(Ф)가 하이레벨로 된다. 이 경우, 트랜지스터(10)에 의해 그 드라이브 능력이 높아져서, 출력단자(5)에 접속되는 부하가 무거운 경우에, 스피드 업을 위해 작용한다.

그러나, 이상과 같은 구성에 있어서도 제4도의 구성과 마찬가지로, 출력단자(4)에 이르는 계통에 직접 삽입되는 인버터의 수와, 출력단자(5)에 이르는 계통에 직접 삽입되는 인버터의 수가 다르므로, 트랜지스터(9, 10)에 의해 드라이브 능력이 높아졌다고 하더라고 기본적인 곳에서의 딜레이시간의 차이가 변하지 않으므로, 제6도에 나타낸 바와 같이 출력단자(4)로 출력되는 신호(/Ф)와 출력단자(5)로 출력되는 신호(Ф) 사이의 위상관계는 정확하게 역상으로는 되지 않는다.

[종래예 3]

제7도는 종래예3으로서의 신호출력장치의 회로도이다. 도면에 나타낸 바와 같이, 입력단자(3)로부터 입력된 이네이블신호(/EN)는 인버터(1)에서 반전되어 출력단자(4)를 통해 낸드회로(11, 12)와 인버터(2)에 부여된다. 인버터(2)의 출력은 출력단자(5)를 통해 노아회로(13, 14)에 부여된다. 한편, 입력단자(44)로부터 입력된 데이터신호(D-In)는 낸드회로(11)에 부여된다. 낸드회로111)의 출력은 노아회로(13)와 인버터(15)에 부여된다. 인버터(15)의 출력은 노아회로(14)에 부여된다. 노아회로(13)의 출력은 NPN 트랜지스터(22)의 베이스에 부여된다. 트랜지스터(22)의 콜렉터는 전원전위(Vcc)로 풀업되고, 에미터는 트랜지스터(23)의 베이스에 접속된다. 트랜지스터(23)의 콜렉터는 전원전위(Vcc)로 풀업되고, 에미터는 출력단자(45)에 접속된다. 노아회로(14)의 출력은 NMOS 트랜지스터(17)의 게이트에 부여된다. 또한, 낸드회로(12)의 출력은 NMOS 트랜지스터(16)의 게이트에 부여된다. MOS 트랜지스터(17)의 드레인은 저항(21)을 매개하여 전원전위(Vcc)로 풀업된다. 또한, MOS 트랜지스터(17)의 소스는 MOS 트랜지스터(16)의 드레인에 접속되고, MOS 트랜지스터(16)의 소스는 GND로 떨어진다. MOS 트랜지스터(17)의 드레인은 제너 다이오드(19)를 매개로 트랜지스터(22)의 에미터에 접속되고, 제너 다이오드(18)를 매개로 트랜지스터(23)의 에미터에 접속된다. 트랜지스터(22)의 에미터와 트랜지스터(23)의 에미터간에는 저항(20)이 삽입된다. 또한, MOS 트랜지스터(17)의 소스가 MOS 트랜지스터(16)의 드레인의 접속점은 NPN 트랜지스터(24)의 베이스에 접속된다. 한편, 트랜지스터(24)의 에미터는 GND에 접속되고 콜렉터는 트랜지스터(23)의 에미터와 함께 출력단자(45)에 접속된다. 그리고 출력단자(45)에서는 신호(Q)가 출력된다.

제7도의 회로는 3스테이트 기능을 갖춘 버퍼회로를 구성하고 있는 바, 입력단자(3)로부터의 신호(/EN)와, 입력단자(44)로부터의 신호(D-In)에 기초하여, 출력단자(45)의 상태를 하이레벨, 로우레벨 또는 하이 임피던스, 3개의 상태로 제어하는 것이다.

지금, 입력단자(44)로부터의 입력데이터(D-In)가 로우레벨인 경우, 낸드회로(11)의 출력은 하이레벨, 따라서 노아회로(13)의 출력은 로우레벨, 인버터(15)의 출력은 로우레벨로 된다. 결국, 노아회로(14)와 낸드회로(12)는 다른 단자로부터의 입력신호에 대해 인버터로서 작용하게 된다.

이 상태에서, 트랜지스터(22)는 베이스 입력이 로우레벨이므로, 오프상태이고, 따라서 트랜지스터(23)도 오프상태이다.

이 상태에서, 입력단자(3)로부터의 신호(/EN)가 로우레벨인 경우, 인버터(1)의 출력은 하이레벨로 되고, 인버터(2)의 출력은 로우레벨로 된다.

그 결과, 낸드회로(12)의 출력이 로우레벨로 되고, 이 신호를 게이트에 받고 있는 MOS 트랜지스터(16)는 오프된다.

한편, 노아회로(14)의 출력은 하이레벨로 되고, 이 신호를 게이트에 받고 있는 MOS 트랜지스터(17)는 온이 된다. 그 결과, 트랜지스터(24)의 베이스에 저항(21)을 매개로 전원전위(Vcc)로부터 베이스전류가 공급된다. 그 결과, 트랜지스터(24)가 온으로 되어 출력단자(45)로의 출력신호(Q)를 로우레벨로 한다.

한편, 입력단자(3)로부터의 입력신호(/EN)가 하이레벨인 경우, 인버터(1)의 출력은 로우레벨로 되고 인버터(2)의 출력은 하이레벨로 된다.

그 결과, 낸드회로(12)의 출력이 하이레벨로 되고, 이 신호를 게이트에 받고 있는 MOS 트랜지스터(16)는 온이된다.

한편, 노아회로(14)의 출력은 로우레벨로 되고, 이 신호를 게이트에 받고 있는 MOS 트랜지스터(17)는 오프된다.

그 결과, 트랜지스터(24)의 베이스는 MOS 트랜지스터(16)를 매개로 GND에 접속되므로, 트랜지스터(24)는 오프된다. 한편, 트랜지스터(23)도 오프 상태이므로, 출력단자(45)는 하이 임피던스 출력상태로 된다.

이에 대해, 입력단자(44)로부터의 입력데이터(D-In)가 하이레벨인 경우, 낸드회로(11)는 다른 입력에 대해 인버터로서 작용하게 된다.

이 상태에서, 입력단자(3)의 신호(/EN)가 로우레벨인 경우, 인버터(1)의 출력은 하이레벨, 낸드회로(11)의 출력은 로우레벨, 인버터(15)의 출력은 하이레벨로 된다. 결국, 노아회로(14)는 그 출력을 로우레벨로 하고, 낸드회로(12)는 그 출력을 하이레벨로 한다.

그 결과, MOS 트랜지스터(17)의 게이트는 로우레벨, MOS 트랜지스터(16)의 게이트는 하이레벨로 된다. 이 결과, MOS 트랜지스터(17)가 오프, MOS 트랜지스터(16)가 온이 되어, 트랜지스터(24)의 베이스를 GND로 하므로, 트랜지스터(24)는 오프 된다.

한편, 인버터(2)의 출력은 로우레벨로 되므로, 노아회로(13)의 출력은 하이레벨로 된다.

이 상태에서, 트랜지스터(22)는 베이스 입력이 하이레벨이므로 온상태이고, 그 에미터를 통해 트랜지스터(23)의 베이스에 전원전위(Vcc)로부터 베이스전류를 공급한다. 그 결과, 출력단자(45)에는 출력신호(Q)로서 하이레벨의 신호가 출력된다.

한편, 이 상태에서, 입력단자(3)의 신호(/EN)가 하이레벨로 되면, 인버터(1)의 출력은 로우레벨로 되고, 결과적으로 인버터(2), 낸드회로(11)의 각 출력은 하이레벨로 된다. 그 결과, 노아회로(13)의 출력은 로우레벨, 인버터(15)의 출력은 로우레벨, 노아회로(14)의 출력은 로우레벨, 낸드회로(12)의 출력은 하이레벨로 된다.

이 상태에서, 트랜지스터(22)는 노아회로(13)로부터의 베이스입력이 로우레벨이므로 오프상태이고, 따라서 트랜지스터(22)의 에미터가 베이스에 접속되는 트랜지스터(23)도 오프상태이다.

한편, MOS 트랜지스터(17)의 게이트는 로우레벨, MOS 트랜지스터(16)의 게이트는 하이레벨로 된다. 그 결과, MOS 트랜지스터(17)가 오프, MOS 트랜지스터(16)가 온이 되어, 트랜지스터(24)의 베이스를 GND로 하므로, 트랜지스터(24)는 오프 된다.

그 결과, 트랜지스터(23, 24)가 함께 오프상태로 되고, 출력단자(45)는 하이 임피던스 상태가 된다.

결국, 입력단자(3)로부터의 신호(/EN)와 입력단자(44)로부터의 신호(D-In)의 2상의 신호 상태에 의해 출력단자(45)로의 출력상태를 트라이 스테이트 제어하고 있다. 여기서, 인버터(1)의 출력을 신호(/Ф), 인버터(2)의 출력을 신호(Ф)로 하여 회로의 움직임에 주목한다.

3스테이트 제어를 내부의 2상신호, 즉 /Ф나 Ф를 사용하는 로직을 구축하면, 반드시 신호(Ф)와 신호(/Ф)중 늦은 쪽의 신호, 결국 신호(/EN)와 동상인 신호의 변화에 의해 그 스피드가 결정된다.

구체적으로는, 신호(/EN)가 하이레벨로부터 로우레벨로 변화하고 신호(/Ф)가 하이레벨로 되므로써, 낸도회로(11, 12)는 디저블로부터 이네이블 상태로 되지만, 출력단자(45)에 하이레벨 혹은 로우레벨이 나타나기 위해서는 노아회로(13, 14)가 정규의 신호를 출력하고 있지 않으면 실현할 수 없다.

따라서, 제7도의 회로의 스피드는 입력단자(3)로부터 입력된 신호(/EN)로부터 인버터(1, 2)를 통해 얻어지는 신호(Ф)까지의 딜레이시간에 의존하는 것을 알 수 있다. 즉, 신호(/EN)의 1상 입력반전신호에 의한 제어라면 딜레이는 가장 작아지지만, 1상입력 동상신호 제어 혹은 2상신호를 다루는 로직에서는 반드시 딜레이가 큰 쪽의 스피드로 끌려가게 되어서 회로의 응답 스피드가 늦어진다.

종래의 신호출력장치는 이상과 같이 구성되므로, 1상의 신호입력을 받아서 2상신호를 생성하여, 이것을 래치, 플립플롭, 3스테이트 로직 등에 적용하려고 한 경우, 기본적인 교류 특성이 있으므로 내부회로의 지연의 언밸런스가 발생되어지는 것은 피할 수 없고, 생성된 2상신호의 위상관계가 기대하는 상태로 되는 것은 곤란하다. 특히, 이들 2상신호를 클록으로서 이용하는 경우, 회로 오동작의 원인으로 되어 큰 문제로 되어 있다. 특히 회로 스피드가 올라가면, 극단적인 경우, 2상신호가 동상으로 되어 버릴 가능성도 있고, 이것을 클록신호로서 이용하고 있는 디바이스에서는 해저드나 데이터가 빠지는 등의 오동작의 위험성이 높다. 이러한 안좋은 상태는 진상(進相)측의 신호를 적극적으로 지연시켜서 지상(遲相)측에 맞추는 등의 수법으로 해소할 수 있지만, 회로동작을 고속화하고 싶은 경우에는 바람직한 방책은 아니다. 이 때문에 종래부터 다상클록(多相 Clock)에 의해 회로를 고속동작시키는 경우의 효과적인 대응방법이 큰 과제로 되어 있다.

[발명의 목적]

본 발명은 이상과 같은 종래 기술의 문제점을 해소하고, 2상신호를 출력하는 데에 있어서 BiCMOS에 의한 소자의 입력신호의 극성을 이용하여 필요최소한의 신호의 통과경로로 2상신호의 딜레이를 거의 같게 하는 것을 가능하게 한 신호출력장치를 제공하는 것을 목적으로 한다.

[발명의 구성]

본 발명의 동상신호 출력회로는, 제1입력단자에 인가된 입력신호와 동상인 출력신호를 제1출력단자로부터 출력하는 동상신호 출력회로로서, 고압측 전원과 저압측 전원간에 제1스위칭소자 및 제2스위칭소자를 직렬로 접속하고, 사익 제1, 제2스위칭소자의 접속중점을 상기 제1출력단자에 접속하며, 상기 제1입력단자가 H/L레벨인 때에 온/오프되는 제3스위칭소자를 상기 제3스위칭소자의 온상태시에 상기 제1스위칭소자가 온이 되도록 고압측 전원과 상기 제1스위칭소자의 제어단자간에 접속하고, 상기 제1입력단자와 상기 제1출력단자간에 짝수단의 인버터를 접속하며, 상기 제1입력단자와 상기 2스위칭소자의 제어단자간에 상기 제1입력단자로의 입력의 정상 상태에 있어서는 상기 제2스위칭소자를 온시키는 신호는 출력하지 않으나, 상기 제1입력단자가 H레벨로부터 L레벨로 레벨변화하는 제1변화시에 상기 제2스위칭소자를 오프로부터 온으로 변화시키는, 상기 제1변화시에 과도적으로 동작하는 입력인버터를 접속하고, 이 제2스위칭소자가 이 후에 그 온상태를 유지하도록 이 제2스위칭소자의 제어단자에 상기 복수단의 인버터의 출력에 따른 신호를 인가하는 회로를 설치한 것으로 구성된다.

본 발명의 역상신호 출력회로는 입력단자에 인가된 입력신호와 역상인 출력신호를 제2출력단자로부터 출력하는 역상신호 출력회로로서, 고압측 전원과 저압측 전원간에 제4스위칭소자 및 제5스위칭소자를 직렬로 접속하고, 상기 제4, 제5스위칭소자의 접속중점을 상기 제2출력단자에 접속하며, 상기 제2입력단자를 제1인버터를 매개로 상기 제4스위칭소자의 제어단자에 접속하고, 상기 제2입력단자를 제2인버터를 매개로 상기 제2출력단자에 접속하며, 상기 제2입력단자와 상기 제5스위칭소자의 제어단자간에 상기 제2입력단자로의 입력의 정상 상태에 있어서는 상기 제2스위칭소자를 온시키는 신호는 출력하지 않지만, 상기 제2입력단자가 L레벨로부터 H레벨로 변화한 때에 상기 제5스위칭소자를 과도적으로 온시키는, 스위칭수단을 접속하고, 이 제5스위칭소자가 이 후에 그 온상태를 유지하도록 이 제5스위칭소자의 제어단자에 상기 제2출력단자의 전위에 따른 신호를 인가하는 회로를 설치한 것으로 구성된다.

본 발명의 제1의 2상신호 출력회로는 입력단자에 인가된 입력신호와 동상인 출력신호를 제1출력단자로부터 출력하는 동상신호 출력회로와, 상기 입력단자에 인가된 입력신호와 역상인 출력신호를 제2출력단자로 부터 출력하는 역상신호 출력회로를 갖추고, 상기 동상신호 출력회로로서 특허청구의 범위 제1항에 기재된 동상신호 출력회로를 이용하고, 상기 입력단자는 특허청구의 범위 제1항에 기재된 동상신호 출력회로에 있어서의 제1입력단자와, 특허청구의 범위 제2항에 기재된 역상신호 출력회로에 있어서의 제2입력단자를 겸용하는 것으로 구성된다.

본 발명의 제2의 2상신호 출력회로는 입력단자에 인가된 입력신호와 동상인 출력신호를 제1출력단자로부터 출력하는 동상신호 출력회로와, 상기 입력단자에 인가된 입력신호와 역상인 출력신호를 제2출력단자로부터 출력하는 역상신호 출력회로를 갖추고, 상기 역상신호 출력회로로서 특허청구의 범위 제2항에 기재된 역상신호 출력회로를 이용하고, 상기 입력단자는 특허청구의 범위 제1항에 기재된 동상신호 출력회로에 있어서의 제1입력단자와 특허청구의 범위 제2항에 기재된 역상신호 출력회로에 있어서의 제2입력단자를 겸용하는 것으로 구성된다.

본 발명의 제3의 2상신호 출력회로는 입력단자에 인가된 입력신호와 동상인 출력신호를 제1출력단자로부터 출력하는 동상신호 출력회로와, 상기 입력단자에 인가된 입력신호와 역상인 출력신호를 제2출력단자로 부터 출력하는 역상신호 출력회로를 갖추고, 상기 동상신호 출력회로로서 특허청구의 범위 제1항에 기재된 동상신호 출력회로를 이용하고, 상기 역상신호 출력회로로서 특허청구의 범위 제2항에 기재된 동상신호 출력회로를 이용하며, 상기 입력단자는 특허청구의 범위 제1항에 기재된 동상신호 출력회로에 있어서의 제1입력단자와 특허청구의 범위 제2항에 기재된 역상신호 출력회로에 있어서의 제2입력단자를 겸용하는 것으로 구성된다.

[작용]

동상/역상신호 출력회로에 있어서, 제1/제2입력단자에서의 입력신호에 레벨변화가 있은 때에는, 그 입력신호가 적은 단수 회로를 매개로 제1/제4 또는 제2/제5스위칭소자의 제어단자에 가해진다. 이로써, 우선 고압측 전원과 저압측 전원간에 접속된 2개의 스위칭소자중 어느 쪽인가가 레벨변화에 응답성 좋게 따라가서 온이 되고, 제1/제2출력단자의 출력을 응답성 좋게 변화시킨다. 이 후에는 입력신호가 그 보다도 많은 단수의 회로를 매개로 제어단자에 가해지고, 그 온상태가 안정적으로 유지된다.

2상신호 출력회로에 있어서는 상기한 바와 같이 동상/역상 2개의 신호출력회로의 출력이 입력신호의 레벨변화에 응답성 좋게 따라가서 변화하므로, 동상 및 역상의 2개의 출력이 위상의 어긋남이 없는 상태로 출력된다.

[실시예]

이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.

[실시예 1]

제1도는 본 발명의 실시예1의 신호출력장치의 회로도이다.

도면에 있어서 나타낸 바와 같이, 입력단자(3)에 부여된 입력신호(/EN)는 인버터(6, 1, 8) 및 NMOS 트랜지스터(30, 31)의 게이트, PMOS 트랜지스터(29)의 게이트에 부여된다. 인버터(1)의 출력은 출력단자(4)에 접속되고 인버터(6)의 출력은 트랜지스터(9)의 베이스에 부여된다. 트랜지스터(9)는 콜렉터가 전원전위(Vcc)에, 에미터가 출력단자(4)에 접속된다.

한편, 인버터(8)의 출력은 인버터(2,7)에 부여된다. 그리고 인버터(2)의 출력은 출력단자(5)에 접속되고, 인버터(7)의 출력은 트랜지스터(10)의 베이스에 부여된다. 트랜지스터(10)는 콜렉터가 전원전위(Vcc)에, 에미터가 출력단자(5)에 접속된다.

또한, NMOS 트랜지스터(31)는 드레인이 전원전위(Vcc)에, 소스가 인버터(7)의 출력측, 즉 트랜지스터(10)의 베이스에 접속된다.

한편, 출력단자(5)에는 그 에미터가 GND에 접속되는 NPN 트랜지스터(35)의 콜렉터가 접속된다. 이 트랜지스터(35)의 베이스에는 MOS 트랜지스터(30) 및 NMOS 트랜지스터(32)의 드레인이 접속된다. MOS 트랜지스터(30, 32) 모두 소스가 GND에 접속되어 트랜지스터(35)의 베이스를 GND레벨로 하는 기능을 갖는다.

MOS 트랜지스터(32)의 게이트에는 출력단자(5)의 신호를 입력받는 인버터(28)의 출력이 부여된다. 한편, 이 인버터(28)의 출력은 PMOS 트랜지스터(33)의 게이트에도 부여된다.

MOS 트랜지스터(33)는 그 소스가 전원전위(Vcc)에 접속되고, 그 드레인이 MOS 트랜지스터(29)의 소스에 접속된다.

MOS 트랜지스터(29, 30, 32)는 드레인이 공통 접속되고, MOS 트랜지스터(30)의 소스는 GND에 접속된다.

제1도의 회로는 입력단자(3)에 입력된 신호(/EN)에 기초하여, 출력단자(4)에 신호(/Ф)를, 출력단자(5)에 신호(/Ф)와 역상인 신호(Ф)를 출력하도록 구성되는데, 신호(/EN)와 동상인 신호(Ф)는 회로블록(37)을 통해 생성되어 출력단자(5)로 출력된다.

이상 설명한 바와 같은 구성에 있어서, 이어서 그 동작을 설명한다.

우선, 신호(/EN)와 역상인 신호(/Ф)를 만드는 계통은 제5도의 구성과 같은 오소독스한 구성인 바, 인버터(1)를 통해 신호(/EN)를 반전시켜서 출력함과 더불어 인버터(6)를 통해 트랜지스터(9)를 동작시켜서, 출력단자(4)의 출력이 하이레벨인 경우에 이것을 풀업하도록 작용한다.

한편, 신호(/EN)와 동상인 신호(Ф)는 회로블록(37)에 의해 만들어진다.

우선, 신호(/EN)가 하이레벨인 경우, 이것을 게이트에 받고 있는 MOS 트랜지스터(31)는 온이 된다. 또한, 인버터(8)의 출력은 로우레벨로 되고, 따라서 인버터(7, 2)의 출력은 모두 하이레벨로 된다. 따라서, 출력단자(5)로 출력되는 신호(Ф)는 하이레벨로 된다.

한편, 트랜지스터(10)의 베이스에는 MOS 트랜지스터(31) 및 인버터(7)로 부터 베이스전류가 공급되므로, 트랜지스터(10)는 도통하여 출력단자(5)를 전원전위(Vcc)로 풀업한다.

한편, MOS 트랜지스터(29, 30)의 게이트는 입력단자(3)로부터의 신호(/EN)에 의해 하이레벨로 되므로, MOS 트랜지스터(29)는 오프, MOS 트랜지스터(30)는 온으로 된다.

한편, 출력단자(5)는 하이레벨로 되므로, 인버터(28)의 출력은 로우레벨로 되고 MOS 트랜지스터(32)의 게이트는 로우레벨로 된다. 따라서 MOS 트랜지스터(32)는 오프이다.

결국, 트랜지스터(35)의 베이스는 MOS 트랜지스터(30)에 의해 GND레벨로 되므로, 트랜지스터(35)는 오프이다.

또한, 인버터(28)의 출력이 게이트에 입력되는 MOS 트랜지스터(33)는 온이 된다. 그러나 MOS 트랜지스터(29)가 오프이므로 MOS 트랜지스터(33)의 온상태는 아무런 영향도 주지 않는다.

그런데, 여기서 입력단자(3)로부터의 신호(/EN)가 하이레벨로부터 로우레벨로 천이하는 경우의 동작을 설명한다.

신호(/EN)의 로우레벨은 우선, MOS 트랜지스터(31)를 오프시켜 트랜지스터(10)의 베이스전류를 인버터(7)로부터만의 공급으로 되게 한다. 한편, 인버터(7)는 인버터(8)의 레벨천이를 받아 로우레벨을 향해 떨어지기 시작하는데, 이 상태에서 인버터(7)로부터 트랜지스터(10)로 공급되는 베이스전류는 충분하지 않으므로, 트랜지스터(10)는 반도통 상태로 된다.

한편, 신호(/EN)의 로우레벨은 MOS 트랜지스터(29)를 온시키고 MOS 트랜지스터(30)를 오프시킨다.

그 결과, 트랜지스터(35)에는 MOS 트랜지스터(33, 29)를 통해 충분한 베이스전류가 공급되고 트랜지스터(35)는 완전히 온이 되어 출력단자(5)를 로우레벨을 향해 풀다운시킨다.

그 결과, 출력단자(5)의 신호(Ф)는 급속하게 로우레벨로 떨어지고, 고속으로 다음 단의 CMOS 로직의 동작 문턱치인 Vth-C에 도달한다.

그 다음, 인버터(8, 7)를 통해 트랜지스터(10)에 대한 베이스전류가 완전히 컷트되어 트랜지스터(10)는 완전히 오프된다. 한편, 인버터(2)를 통해 출력단자(5)의 로우레벨이 확정된다.

한편, 출력단자(5)의 로우레벨은 인버터(28)를 통해 MOS 트랜지스터(33, 32)의 게이트를 하이레벨로 하므로, MOS 트랜지스터(33)가 오프되어 트랜지스터(35)에 대한 베이스전류의 공급을 컷트함과 더불어 MOS 트랜지스터(32)가 온이 되어 트랜지스터(35)의 베이스를 GND로 고정시킨다. 그 결과, 트랜지스터(35)는 오프된다.

결국, 출력단자(5)의 신호(Ф)의 로우레벨은 인버터(2)에 의해 유지되게 된다.

그 다음으로, 입력단자(3)의 신호(/EN)가 로우레벨로부터 하이레벨로 천이하는 경우의 동작을 설명한다.

신호(/EN)의 하이레벨은 우선 MOS 트랜지스터(31)를 온시켜서 트랜지스터(10)에 충분한 베이스전류를 공급한다. 이 상태에서 인버터(2)의 출력만에 의해, 로우레벨로 되어 있는 출력단자(5)는 급속하게 하이레벨을 향해 끌어 올려지고, 고속으로 다음 단의 CMOS 로직의 동작 문턱치인 Vth-C에 도달한다.

한편, 신호(/EN)의 하이레벨은 MOS 트랜지스터(29)를 오프시키고, MOS 트랜지스터(30)를 온시킨다. 또한, 이 시점에서 MOS 트랜지스터(33)는 오프이므로, 트랜지스터(35)의 베이스는 GND레벨인 채로이다.

그런 다음에 인버터(8)의 출력이 로우레벨이 되고 인버터(7, 52)의 출력이 하이레벨로 되므로 출력단자(5)의 출력신호(Ф)의 하이레벨이 확정된다.

출력단자(5)의 하이레벨은 인버터(28)를 통해 MOS 트랜지스터(33)를 온시키는데, MOS 트랜지스터(29)가 오프이므로 트랜지스터(35)의 베이스는 MOS 트랜지스터(32, 30)를 통해, GND레벨인 채로이고, 따라서 트랜지스터(35)는 오프이다.

이상과 같이하여, 출력단자(5)의 하이레벨이 인버터(2)의 출력 및 트랜지스터(10)에 의한 풀업에 의해 확정되어 유지된다.

결국, 입력단자(3)로부터의 신호(/EN)가 하이레벨로부터 로우레벨로 천이하는 경우, 입력단자(3)에 직결되는 MOS 트랜지스터(31)를 통해 트랜지스터(10)를 반도통 상태로 함과 더불어, 입력단자(3)에 직결된 MOS 트랜지스터(29, 30)를 통해 트랜지스터(35)를 순간적으로 온으로 하므로써, 출력단자(5)가 하이레벨로부터 로우레벨로 이행하는 천이속도를 벌어들이고 있다.

역으로, 신호(/EN)가 로우레벨로부터 하이레벨로 천이하는 경우, 입력단자(3)에 직결된 MOS 트랜지스터(31)를 통해 트랜지스터(10)를 온시킴으로써, 출력단자(5)가 로우레벨로부터 하이레벨로 이행하는 천이속도를 빠르게 하고 있다.

그 후, 늦게 천이하는 인버터(2)의 출력에 의해 직류적인 출력의 유지를 행하게 된다.

이상의 동작은 제3도의 파형도에 나타낸 대로이다. 제3도(a)는 제4도의 종래예1의 경우의 신호의 천이를 나타내고, 제3도(b)는 실시예1의 경우의 신호의 천이를 나타내고 있다.

우선, 제3도(a)에 나타낸 바와 같이, 입력신호가 하이레벨로부터 로우레벨로 천이한 경우, 이것과 역상인 신호(/Ф)는 지연시간(T1) 늦게 로우레벨로부터 하이레벨로 천이한다. 이에 대해, 입력신호와 동상인 신호(Ф)는 지연시간(T2) 늦게 하이레벨로부터 로우레벨로 천이한다. 결국, 사이에 개재하는 회로의 단수에 의해, 신호(/Ф)에 대해 신호(Ф)는 대폭적으로 늦어져 버린다.

이에 대해, 실시예1의 구성에서는 입력신호(/EN)가 하이레벨로부터 로우레벨로 천이한 경우, 이것과 역상인 신호(/Ф)는 제1도 구성의 경우와 마찬가지로 지연시간(T1) 늦게 로우레벨로부터 하이레벨로 천이한다. 그러나, 입력신호(/EN)와 동상인 신호(Ф)는 사이에 개재하는 회로의 단수가 적은 신호천이에 관한 회로, 즉 트랜지스터(35)를 포함하는 신호천이회로에 의해 강제적으로 풀다운되므로, 매우 적은 지연시간(T3)으로 하이레벨로부터 로우레벨로 천이한다. 그 결과, 출력단자(5)로 출력되는 신호(/Ф)와 신호(Ф)의 위상관계를, 다음 단의 CMOS로직의 문턱치(Vth-C)레벨로 본 경우, 꽤 이상적인 관계로 유지할 수 있다.

[실시예 2]

제2도는 본 발명의 실시예2의 신호출력장치의 회로도이다.

도면에 나타낸 바와 같이, 입력단자(3)에 부여된 입력신호(/EN)는 인버터(1, 6), NMOS 트랜지스터(40)의 게이트 및 제1도에 나타낸 것과 같은 구성을 갖는 회로블록(37)에 공급된다. 인버터(1)의 출력은 출력단자(4)로 공급되고, 인버터(6)의 출력은 에미터가 전원전위(Vcc)에 접속되는 트랜지스터(9)의 베이스에 공급된다.

출력단자(4)에는 에미터가 GND에 접속되는 NPN 트랜지스터(42)의 콜렉터와 인버터(38)가 접속된다.

인버터(38)의 출력은 소스가 전원전위(Vcc)에 접속되는 PMOS 트랜지스터(39)의 게이트와, 소스가 GND에 접속되는 NMOS 트랜지스터(41)의 게이트에 접속된다.

MOS 트랜지스터(39)의 드레인은 MOS 트랜지스터(40)의 드레인에 접속되고, MOS 트랜지스터(40)의 소스는 MOS 트랜지스터(41)의 드레인과 함께 트랜지스터(42)의 베이스에 접속된다.

제2도의 회로는 입력단자(3)에 입력된 신호(/EN)에 기초하여, 출력단자(4)에 신호(/Ф)를, 출력단자(5)에 신호(/Ф)와 역상인 신호(Ф)를 출력하도록 구성되는데, 신호(/EN)와 동상인 신호(Ф)는 회로블록(37)을 통해 생성되어 출력단자(5)로 출력된다. 한편, 신호(/EN)와 역상인 신호(/Ф)는 회로블록(43)을 통해 출력단자(4)로 출력되도록 구성된다.

이상 설명한 것와 같은 구성에 있어서, 이어서 그 동작을 설명한다.

입력단자(3)의 입력신호(/EN)와 동상인 신호(Ф)를 만드는 회로블록(37)의 동작에 대해서는 제1도의 구성과 완전히 같은바, 출력단자(5)에 신호(Ф)로서 출력한다.

한편, 입력단자(3)의 입력신호(/EN)와 역상인 신호(/Ф)를 만들기 위해서는 회로블록(43)이 동작하여, 출력단자(4)에 신호(/Ф)로서 출력한다.

지금, 입력단자(3)의 신호(/EN)가 하이레벨인 경우, 인버터(1)를 통해 출력단자(4)는 로우레벨로 되어 있다. 한편, 인버터(6)의 출력도 로우레벨이며 트랜지스터(9)는 오프상태이다.

출력단자(4)의 로우레벨 상태는 인버터(38)를 통해 MOS 트랜지스터(39)와 MOS 트랜지스터(41)의 게이트를 하이레벨로 하는데, 그 결과, MOS 트랜지스터(39)는 오프, MOS 트랜지스터(41)는 온이다. 한편, 이 때에 MOS 트랜지스터(40)는 입력단자(3)에 연결되는 게이트가 하이레벨이므로 온상태이지만, MOS 트랜지스터(39)가 오프이므로 트랜지스터(42)의 베이스는 MOS 트랜지스터(41)에 의해 GND레벨로 유지되고 있다. 이 때문에 트랜지스터(42)도 오프상태이다.

여기서, 입력단자(3)의 신호(/EN)가 하이레벨로부터 로우레벨로 천이하는 경우를 설명한다.

입력단자(3)가 하이레벨로부터 로우레벨로 천이하면, 우선 MOS 트랜지스터(40)가 오프로 되고, 계속해서 인버터(1, 6)의 출력이 하이레벨이 된다.

그 결과, 출력단자(4)는 인버터(1)에 의해 하이레벨이 되고, 인버터(6)에 의해 트랜지스터(9)가 온이 되어 하이레벨로 풀업된다.

그런 다음, 인버터(38)의 출력이 로우레벨이 되고 MOS 트랜지스터(39)가 온이 되며, MOS 트랜지스터(41)가 오프되지만, 그 전에 MOS 트랜지스터(40)가 오프로 되어 있으므로, 트랜지스터(42)에는 베이스전류의 공급이 없고 트랜지스터(42)는 오프상태인 채로이다.

한편, 입력단자(3)가 로우레벨로부터 하이레벨로 천이하면, 우선 MOS 트랜지스터(40)가 온으로 된다. 그 결과, 이 시점에서는 아직 온상태인 MOS 트랜지스터(39)로부터 MOS 트랜지스터(40)를 통해 트랜지스터(42)의 베이스에 충분한 베이스전류가 공급되게 된다.

그 결과, 출력단자(4)의 레벨은 급속하게 로우레벨을 향해 풀다운된다.

그 후, 인버터(1, 6)의 출력이 로우레벨이 되므로, 트랜지스터(9)는 오프되고, 출력단자(4)의 로우레벨이 확정된다. 그 결과, 인버터(38)의 출력은 하이레벨로 되고, MOS 트랜지스터(39)를 오프시킴과 더불어 MOS 트랜지스터(41)를 온시킨다.

그 결과, 트랜지스터(42)에 대한 베이스전류의 공급이 끊어지므로, 트랜지스터(42)는 오프된다.

그리고, 그 후에는 인버터(1)에 의해 출력단자(4)의 로우레벨이 유지되게 된다.

제2도의 구성에 있어서는 출력단자(4)의 신호(/Ф)가 하이레벨로부터 로우레벨로 천이하는 경우의 천이시간을 MOS 트랜지스터(40)와 트랜지스터(42)의 동작이 다른 회로에 비해 선행하는 것을 이용하여, 대폭으로 단축하고 있다.

이상과 같이, 본 발명의 신호출력장치는 BiCMOS에 조립되는 바이폴라 트랜지스터의 베이스전압(Vbe)이 비교적 낮은 레벨이며, CMOS의 문턱치(Vth-C)가 전원전위(Vcc)와 GND레벨의 중간에 있는 것을 잘 조합시켜서 바이폴라 트랜지스터에 선행적으로 출력단자(4)나 출력단자(5)의 레벨확정을 행하게 하고, 레벨확정 후에는 CMOS에 의해 레벨의 유지를 행하게 하도록 하므로써, 입력단자(3)의 레벨천이에 대한 출력단자(4, 5)의 레벨천이까지의 지연시간을 대폭으로 단축하는 것을 실현하였다.

본 발명의 실시예의 신호출력장치는 출력신호의 레벨을 유지하기 위한 회로와 출력신호의 레벨천이에 작용하는 회로를 나누어, 레벨천이용 회로를 고부하 구동능력을 갖는 바이폴라 회로로 구성하도록 하였으므로, 로직 통과 단수를 저감할 수 있고, 딜레이시간을 단축할 수 있으며, 1상입력에 대해 2상입력을 만드는 경우도 상 사이의 위상관계를 이상적으로 설계할 수 있으므로, 클록 드라이버나 3스테이트 제어 등의 로직에 효과적으로 적용할 수 있다는 효과가 있다.

한편, 특허청구의 범위의 각 구성요건에 병기한 도면참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로, 본 발명의 기술적인 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

본 발명에 의하면, 입력신호를 적은 단수의 회로를 통한 신호로 출력회로를 제어하도록 했으므로, 입력신호의 레벨변화에 응답성 좋게 따라간 위상의 지연이 없는 출력을 얻을 수 있는 1상 또는 2상신호 출력회로를 얻을 수 있다.

Claims

제1입력단자(3)에 인가된 입력신호(/EN)와 동상인 출력신호(Ф)를 제1출력단자(5)로부터 출력하는 동상신호 출력회로(37)로서, 고압측 전원과 저압측 전원간에 제1스위칭소자(10) 및 제2스위칭소자(35)를 직렬로 접속하고, 상기 제1, 제2스위칭소자의 접속중점을 상기 제1출력단자에 접속하며, 상기 제1입력단자가 H/L레벨인 때에 온/오프하는 제3스위칭소자(31)를, 상기 제3스위칭소자의 온상태시에 상기 제1스위칭소자가 온이 되도록 고압측 전원과 상기 제1스위칭소자의 제어단자간에 접속하고, 상기 제1입력단자와 상기 제1출력단자간에 짝수단의 인버터(2, 8)를 접속하며, 상기 제1입력단자와 상기 제2스위칭소자의 제어단자간에 상기 제1입력단자로의 입력의 정상상태에 있어서는, 상기 제2스위칭소자를 온시키는 신호는 출력하지 않으나, 상기 제1입력단자가 H레벨로부터 L레벨로 레벨변화하는 제1변화시에 상기 제2스위칭소자를 오프로부터 온으로 변화시키는, 상기 제1변화시에 과도적으로 동작하는 입력인버터(28)를 접속하고, 이 제2스위칭소자가 이 후에 그 온상태를 유지하도록, 이 제2스위칭소자의 제어단자에 상기 복수단의 인버터의 출력에 따른 신호를 인가하는 회로(29, 30)를 설치한 것을 특징으로 하는 동상신호 출력회로.
입력단자(3)에 인가된 입력신호(/EN)와 역상인 출력신호(/Ф)를 제2출력단자(4)로부터 출력하는 역상신호 출력회로(43)로서, 고압측 전원과 저압측 전원간에 제4스위칭소자(9) 및 제5스위칭소자(42)를 직렬로 접속하고, 상기 제4, 제5스위칭소자의 접속중점을 상기 제2출력단자에 접속하며, 상기 제2입력단자를 제1인버터(6)를 매개로 상기 제4스위칭소자의 제어단자에 접속하고, 상기 제2입력단자를 제2인버터(1)를 매개로 상기 제2출력단자에 접속하며, 상기 제2입력단자와 상기 제5스위칭소자의 제어단자간에 상기 제2입력단자로의 입력의 정상 상태에 있어서는, 상기 제2스위칭소자를 온시키는 신호는 출력하지 않지만, 상기 제2입력단자가 L레벨로부터 H레벨로 변화한 때에 상기 제5스위칭소자를 과도적으로 온시키는, 스위칭수단(40)을 접속하고, 이 제5스위칭소자가 이 후에 그 온상태를 유지하도록, 이 제5스위칭소자의 제어단자에 상기 제2출력단자의 전위에 따른 신호를 인가하는 회로(38)를 설치한 것을 특징으로 하는 역상신호 출력회로.
입력단자(3)에 인가된 입력신호(/EN)와 동상인 출력신호(Ф)를 제1출력단자(5)로부터 출력하는 동상신호 출력회로(37)와, 상기 입력단자에 인가된 입력신호와 역상인 출력신호(/Ф)를 제2출력단자(4)로부터 출력하는 역상신호 출력회로(43)를 갖추고, 상기 동상신호 출력회로로서 특허청구의 범위 제1항에 기재된 동상신호 출력회로를 이용하고, 상기 입력단자는 특허청구의 범위 제1항에 기재된 동상신호 출력회로에 있어서의 제1입력단자와, 상기 역상신호 출력회로에 있어서의 제2입력단자를 겸용하는 것을 특징으로 하는 2상신호 출력회로.
입력단자(3)에 인가된 입력신호(/EN)와 동상인 출력신호(Ф)를 제1출력단자(5)로부터 출력하는 동상신호 출력회로(37)와, 상기 입력단자에 인가된 입력신호와 역상인 출력신호(/Ф)를 제2출력단자(4)로부터 출력하는 역상신호 출력회로(43)를 갖추고, 상기 역상신호 출력회로로서 특허청구의 범위 제2항에 기재된 역상신호 출력회로를 이용하고, 상기 입력단자는 상기 동상신호 출력회로에 있어서의 제1입력단자와, 특허청구의 범위 제2항에 기재된 역상신호 출력회로에 있어서의 제2입력단자를 겸용하는 것을 특징으로 한 2상신호 출력회로.