KR940007001B1 - 동기 버퍼 회로 - Google Patents

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Abstract

내용 없음.

Description

동기 버퍼 회로
제1도는 본 발명에 따른 동기 버퍼 회로의 개략도.
제2도는 본 발명의 한 실시예에 따른 버퍼를 구성하기 위한 양호한 트랜지스터 회로망에 대한 상세도.
제3도는 종래 기술회로의 개략도.
* 도면의 주요부분에 대한 부호의 설명
21,22 : 구동 트랜지스터 33 : 풀업 트랜지스터
34 : 풀다운 트랜지스터 111,113 : 인에이블 트랜지스터
144 : 병렬 게이트 트랜지스터
본 발명은 CMOS 출력 버퍼에 관한 것으로, 특히 대칭 데이타 입력 및 CMOS 출력 구동 트랜지스터를 가진 CMOS 출력 버퍼에 관한 것이다.
잘 알려진 바와같이, VSS(접지)와 VCC사이를 범위로 하는 CMOS 메모리 IC 출력 전압은 메모리 IC의 출력 구동 트랜지스터로서 CMOS 트랜지스터를 이용함으로써 효과적으로 얻어질 수 있다.
제3도에 도시한 종래 기술의 구성에 의하면, 대칭 데이타는 DATA 및 DATA'로 표시된 데이타 라인을 따라 CMOS 출력 버퍼에 인가된다. 인에이블 신호 CE는 DATA 및 DATA' 신호가 관련 OR 게이트(1,2)를 통해 각 출력 구동 트랜지스터(3,4)에 인가되는 것을 제어한다.
이러한 구성에 있어서, 인버터는 출력 구동 트랜지스터, 즉 하나는 P 채널이고 다른 하나는 N 채널인 출력 구동 트랜지스터에 인가되는 DATA 및 DATA' 신호중 하나의 상태를 바꾼다. 제3도는 DATA' 신호의 상태 변화를 나타낸 것이다.
물론, 이것은 데이타 신호중 한 신호에 지연을 유도하게 되는데, 그로 인해 출력 트랜지스터가 모두 턴온될 때 그 트랜지스터를 통해 바람직스럽지 못한 서어지(surge) 또는 "크로우바아(crowbar)"전류가 흐를 수 있게 된다. 특히, 종래의 인버터는 데이타 신호가 N 채널 트랜지스터(4)로 인가되는 것을 상당히 늦추어서 양 출력 트랜지스터가 한정된 시간동안 "온"으로 되게 하며 따라서 쓸데없이 과도한 양의 전류를 유도하게 된다.
또한, 이러한 종래의 구성은 초과 전류를 유도할 뿐만 아니라 전체 구성의 속도는 두 데이타 신호중 지연된 데이타 신호의 속도로 늦추어지게 된다.
본 발명에 의하면, 종래 기술의 장치보다 작은 전류를 유도하는 고속 출력 버퍼가 CMOS 메모리로서 동작하도록 설치된다. 그 버퍼는 응답의 가속화를 위해 풀업 및 풀다운 트랜지스터 뿐만 아니라 NAND 및 NOR 게이트 회로가 출력 트랜지스터를 구동시켜 각 출력 트랜지스터 게이트에 두 데이타 신호가 동상으로 동시에 도달케함으로써, 크로우바아 전류 조건을 효과적으로 방지하는 특징을 갖는다.
제1도는 출력 CMOS 메모리 신호 DATA 및 DATA'를 도시하고 있는데, 전자는 후자에 대하여 반전되고 역으로 후자는 전자에 대하여 반전된 것이다. DATA 신호는 NAND 및 NOR 게이트(11) 및 (l2)에 인가되어 인에이블 신호 OE의 제어하에서 21 및 22로 표시된 각 출력 트랜지스터 M1 및 M2를 직접 구동한다.
풀업/풀다운 트랜지스터(33),(34)의 각 쌍은 출력 CMOS 트랜지스터(21),(22)의 게이트를 제어한다. 트랜지스터(33),(34)중 한쌍은 NAND 게이트(11')를 통해 구동되고 나머지 한쌍은 NOR 게이트(12')를 통해 구동된다. 이렇게 함으로써 인에이블 신호 OE가 트랜지스터(21) 및 (22)의 각 게이트에서 턴오프 상태를 설정할 수 있다. 이것은 특히 저레벨 OE 신호에 응답하여 각 게이트에서 트랜지스터(21)가 고상태로 구동되고 트랜지스터(22)가 저상태로 구동될 경우에 발생한다.
DATA'는 NAND 게이트(11')를 통해 풀업 트랜지스터(33)를 구동하고, 또 NOR 게이트(12')를 통해 풀다운 트랜지스터(34)를 구동한다. 인버터 소자(13)는 NOR 게이트(12),(12')에 인가되는 OE 신호를 반전시킨다. 이 게이트들은 고레벨 OE 신호 및 고레벨 DATA' 신호에 응답하여 고레벨 신호 즉 "1"을 트랜지스터(21)의 게이트에 인가함으로써 구동 트랜지스터(21)를 효과적으로 턴오프시키고, 고레벨 OE 신호 및 저레벨 DATA' 신호에 응답하여 저레벨 신호 즉 "0"을 트랜지스터(22)의 게이트에 인가함으로써 구동 트랜지스터(22)를 효과적으로 턴오프시킨다.
이어서 DATA와 DATA'가 각각 고레벨과 저레벨로 세트됨과 아울러 OE가 고레벨로 세트될 경우 구동트랜지스터(21,22)에의 게이트들은 모두 두 채널에 대한 지연을 받지 않는 합성 고 출력 표시를 생성하는 저레벨 논리 신호를 받게 될 것이다.
게이트(21),(22)에서 선택된 레벨에 도달하는 것은 풀업 및 풀다운 트랜지스터(33),(34)에 의해, 특히 각각의 NAND 및 NOR 개이트(11') 및 (12')를 통해 작용하는 DATA'에 의하여 가속된다.
특히, DATA'가 저레벨 논리인 경우에는 트랜지스터(33),(34)의 풀업 및 풀다운 게이트 절점(node)이 각각 고레벨 논리로 되어 트랜지스터(21),(22)의 게이트에 소정의 저레벨 논리를 효과적으로 발생시킨다. 이것은 NAND 및 NOR 게이트(11) 및 (12)를 통하여 작용하는 DATA 신호에 의하여 직접 유도된 논리레벨의 설정을 지지하고 가속화한다.
인버터(13)는 NOR 게이트(l2),(12')에 대해 적당한 인에이블 신호를 설정하기 위해 사용된다. 그러나, 그것은 종래의 것처럼 출력 트랜지스터(21),(22)를 구동시키는 신호를 지연시키기 않는다.
제2도는 제1도의 구성이 본 발명의 적합한 실시양태에 따라 실제의 트랜지스터 소자로써 어떻게 실현될수 있는 가를 도시한 것이다. 출력 트랜지스터(21),(22)뿐만 아니라 풀업 및 풀다운 트랜지스터(33)(34)도 앞서와 같이 도시되어 있다.
NAND 게이트(11),(11')는 공통 n 채널 인에이블 트랜지스터(11l)를 공유한다. 인에이블 신호 OE는 트랜지스터(113)에 공급된다. DATA 및 DATA' 입력은 각각 병렬 게이트 트랜지스터(144)의 P 게이트 및 n게이트에 공급될 뿐만 아니라 n 채널 트랜지스터(155)의 각 게이트에도 공급된다.
Vcc와 접지 사이에 형성된 각 직렬 p 및 n 채널 트랜지스터(166) 및 (l67)는 NOR 게이트(12)(12')로 유도하는 인버터(13)로서 접속되는데, 그것도 공통 p 채널 인에이블 트랜지스터(111)를 공유한다. 반전된 인에이블 신호 OE'는 또한 이 경우에 n 채널 소자인 다른 인에이블 트랜지스터(113)의 게이트에 공급된다. 앞서와 같이, DATA 및 DATA' 입력은 각각 병렬 게이트 트랜지스터(144)의 p 게이트 및 n 게이트 뿐만아니라 n 채널 트랜지스터(l55)의 각 게이트에 공급된다.
상술한 내용은 본 분야의 숙련 기술자로 하여금 여기에 기재한 개념의 다른 변형을 상상할 수 있도록 해주는데, 그럼에도 불구하고 그 변형이란 본 발명의 범위내가 될 것이다. 따라서, 본 발명의 한계를 특별히 규정한 부속 청구의 범위를 참고하여만 될 것이다.

Claims (3)

  1. 정전원 전압과 부전원 전압간에 직렬로 접속된 출력 트랜지스터(21,22)를 구비하는데, 상기 출력 트랜지스터(21,22)간의 공통 절점으로부터 출력 신호가 제공되고, 출력 트랜지스터 각각은 정 및 부전원 전압각각에 접속되는 풀업 트랜지스터(33) 및 풀다운 트랜지스터(34)가 각각 접속되는 입력 단자를 갖는 논리신호용 출력 구동 회로에 있어서, 출력이 제1및 제2출력 트랜지스터(21,22)의 입력 단자에 각각 접속되는 제1및 제2논리 게이트(11,12)에 인가되는 데이타 신호(DATA)와; 출력이 두 풀업 트랜지스터(33)에 접속되는 제3논리 게이트(11')와, 출력이 두 풀다운 트랜지스터(34)의 입력단자에 접속되는 제4논리 게이트(12')에 인가되는 반전 데이타 신호(DATA′)와: 제1, 제2, 제3및 제4논리 게이트 각각의 입력에 인가되는 출력 인에이블 신호(OE)를 포함하는 것을 특징으로 하는 출력 구동 회로.
  2. 제1항에 있어서, 상기 제1출력 트랜지스러(21) 및 두 풀업 트랜지스터(33)는 P 채널 전계 효과 소자이고, 상기 제2출력 트랜지스터(22) 및 두 풀다운 트랜지스터(34)는 N채널 전계 효과 소자인 것을 특징으로 하는 출력 구동 회로.
  3. 제1항 또는 제2항에 있어서, 상기 제1논리 게이트(11) 및 제3논리 게이트(11')는 NAND 게이트이고, 상기 제2논리 게이트(12) 및 제4논리 게이트(12')는 NOR 게이트이며, 상기 제1및 제3논리 게이트에 참(true) 출력 인에이블 신호가 인가되고 상기 제2및 제4논리 게이트에 상보(complement) 출력 인에이블 신호가 인가되는 것을 특징으로 하는 출력 구동 회로.
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