JP2692347B2 - 論理回路 - Google Patents
論理回路Info
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- JP2692347B2 JP2692347B2 JP2167703A JP16770390A JP2692347B2 JP 2692347 B2 JP2692347 B2 JP 2692347B2 JP 2167703 A JP2167703 A JP 2167703A JP 16770390 A JP16770390 A JP 16770390A JP 2692347 B2 JP2692347 B2 JP 2692347B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、論理回路に関するものである。
従来の技術 近年、半導体集積回路装置の高集積化が目覚ましく進
んでいる。その時、集積回路装置で使用される論理回路
を高速にかつ安定に動作させることが重要な技術であ
る。
んでいる。その時、集積回路装置で使用される論理回路
を高速にかつ安定に動作させることが重要な技術であ
る。
第９図（Ａ）は、従来の論理回路の一般例を示す図
で、第９図（Ｂ）は、第９図（Ａ）の一実施例として論
理和の否定回路を示す図で、第９図（Ｃ）は、第９図
（Ｂ）の実施例の信号波形図である。第９図（Ｂ）にお
いてQpl1,Qpl2はＰチャンネル型MOSトランジスタ、Qnl
1,Qnl2はＮチャンネル型MOSトランジスタ、PLはＰチャ
ンネル型MOSトランジスタで構成された回路ブロック、N
LはＮチャンネル型MOSトランジスタで構成された回路ブ
ロック、I1ないしIm（ｍは自然数）はＰチャンネル型MO
Sトランジスタで構成された回路ブロックPLに対する入
力信号、I1ないしIn（ｎは自然数）はＮチャンネル型MO
Sトランジスタで構成された回路ブロックNLに対する入
力信号、Ｏは出力信号、VCCは電源電圧、VSSは接地電圧
である。従来の論理回路の一般例としては、第９図
（Ａ）のように、複数個の入力信号群が入力された複数
個のＰチャンネル型MOSトランジスタ群で構成された第
１の回路ブロックと複数個の入力信号群が入力された複
数個のＮチャンネル型MOSトランジスタ群で構成された
第２の回路ブロックが電源電圧VCCと接地電圧VSSとの間
に直列に接続された構成の論理回路である。回路動作に
ついては、第９図（Ｂ）の具体例を参照しながら説明す
る。入力信号I1,I2が共に論理電圧“L"であるとき、Ｐ
チャンネル型MOSトランジスタQpl1,Qpl2がオン、Ｎチャ
ンネル型MOSトランジスタQnl1,Qnl2がオフし出力信号Ｏ
は、論理電圧“H"となる。入力信号I1,I2のうち少なく
とも１つが論理電圧“H"であるとき、Ｐチャンネル型MO
SトランジスタQpl1,Qpl2のうち少なくとも１つがオフ
し、Ｎチャンネル型MOSトランジスタQnl1,Qnl2のうち少
なくとも１つがオンし出力信号Ｏは、論理電圧“L"とな
る。このように、論理和の否定回路の動作をおこなう。
また、第９図（Ｃ）のように、入力信号I1,I2が遷移す
るとき、Ｐチャンネル型MOSトランジスタとＮチャンネ
ル型MOSトランジスタが共にオン状態となり電源電圧と
接地電圧との間に貫通電流が流れる。
で、第９図（Ｂ）は、第９図（Ａ）の一実施例として論
理和の否定回路を示す図で、第９図（Ｃ）は、第９図
（Ｂ）の実施例の信号波形図である。第９図（Ｂ）にお
いてQpl1,Qpl2はＰチャンネル型MOSトランジスタ、Qnl
1,Qnl2はＮチャンネル型MOSトランジスタ、PLはＰチャ
ンネル型MOSトランジスタで構成された回路ブロック、N
LはＮチャンネル型MOSトランジスタで構成された回路ブ
ロック、I1ないしIm（ｍは自然数）はＰチャンネル型MO
Sトランジスタで構成された回路ブロックPLに対する入
力信号、I1ないしIn（ｎは自然数）はＮチャンネル型MO
Sトランジスタで構成された回路ブロックNLに対する入
力信号、Ｏは出力信号、VCCは電源電圧、VSSは接地電圧
である。従来の論理回路の一般例としては、第９図
（Ａ）のように、複数個の入力信号群が入力された複数
個のＰチャンネル型MOSトランジスタ群で構成された第
１の回路ブロックと複数個の入力信号群が入力された複
数個のＮチャンネル型MOSトランジスタ群で構成された
第２の回路ブロックが電源電圧VCCと接地電圧VSSとの間
に直列に接続された構成の論理回路である。回路動作に
ついては、第９図（Ｂ）の具体例を参照しながら説明す
る。入力信号I1,I2が共に論理電圧“L"であるとき、Ｐ
チャンネル型MOSトランジスタQpl1,Qpl2がオン、Ｎチャ
ンネル型MOSトランジスタQnl1,Qnl2がオフし出力信号Ｏ
は、論理電圧“H"となる。入力信号I1,I2のうち少なく
とも１つが論理電圧“H"であるとき、Ｐチャンネル型MO
SトランジスタQpl1,Qpl2のうち少なくとも１つがオフ
し、Ｎチャンネル型MOSトランジスタQnl1,Qnl2のうち少
なくとも１つがオンし出力信号Ｏは、論理電圧“L"とな
る。このように、論理和の否定回路の動作をおこなう。
また、第９図（Ｃ）のように、入力信号I1,I2が遷移す
るとき、Ｐチャンネル型MOSトランジスタとＮチャンネ
ル型MOSトランジスタが共にオン状態となり電源電圧と
接地電圧との間に貫通電流が流れる。
発明が解決しようとする課題 前記従来のような回路構成の論理回路では、入力信号
が遷移し論理電圧“H"と“L"の中間レベルとなるとき、
この入力信号が、入力されるＰチャンネル型MOSトラン
ジスタ（PL）,Nチャンネル型MOSトランジスタ（NL）が
共にオン状態となり、電源電圧と接地電圧との間に貫通
電流が流れ、この貫通電流のため電源電圧の電位が低く
なって回路動作を不安定にすると共に、出力信号が“H"
あるいは“L"に定まりにくくなり論理回路の高速化に大
きな障害となるという問題があった。
が遷移し論理電圧“H"と“L"の中間レベルとなるとき、
この入力信号が、入力されるＰチャンネル型MOSトラン
ジスタ（PL）,Nチャンネル型MOSトランジスタ（NL）が
共にオン状態となり、電源電圧と接地電圧との間に貫通
電流が流れ、この貫通電流のため電源電圧の電位が低く
なって回路動作を不安定にすると共に、出力信号が“H"
あるいは“L"に定まりにくくなり論理回路の高速化に大
きな障害となるという問題があった。
課題を解決するための手段 このような課題を解決するために、上に説明した複数
個のＰチャンネル型MOSトランジスタで構成される第１
の回路ブロックおよび複数個のＮチャンネル型MOSトラ
ンジスタで構成される第２の回路ブロックとともに、常
時オン状態にあるトランジスタのような抵抗体と第１お
よび第２の回路ブロック内のトランジスタとは異なる別
のトランジスタとを並列接続してなる回路の３種を電源
電圧と接地電圧との間に直列に接続し、論理回路の出力
端子を、出力信号と同相で遅延する手段を介して前記の
別のトランジスタのゲートに接続した構成を含んだ論理
回路を形成するのである。
個のＰチャンネル型MOSトランジスタで構成される第１
の回路ブロックおよび複数個のＮチャンネル型MOSトラ
ンジスタで構成される第２の回路ブロックとともに、常
時オン状態にあるトランジスタのような抵抗体と第１お
よび第２の回路ブロック内のトランジスタとは異なる別
のトランジスタとを並列接続してなる回路の３種を電源
電圧と接地電圧との間に直列に接続し、論理回路の出力
端子を、出力信号と同相で遅延する手段を介して前記の
別のトランジスタのゲートに接続した構成を含んだ論理
回路を形成するのである。
作用 前記接続されたトランジスタのゲートに出力信号から
遅延した同相の信号を帰還して前記のトランジスタに流
れる電流を変化させ、並列接続された抵抗体に流れる電
流との比を制御することによって、論理回路内部に入力
された信号レベルの変化速度を制御し、入力信号が遷移
しやすくし、遷移時間を短くすることにより出力信号が
速く確定し、電源電圧と接地電圧との間に貫通電流も従
来のものに比べ少なく電源電圧の低下も少なくなる。
遅延した同相の信号を帰還して前記のトランジスタに流
れる電流を変化させ、並列接続された抵抗体に流れる電
流との比を制御することによって、論理回路内部に入力
された信号レベルの変化速度を制御し、入力信号が遷移
しやすくし、遷移時間を短くすることにより出力信号が
速く確定し、電源電圧と接地電圧との間に貫通電流も従
来のものに比べ少なく電源電圧の低下も少なくなる。
実施例 以下、本発明を実施例によって説明する。第１図から
第８図は、本発明の論理回路の一実施例を示す図であ
る。第１図（Ａ），第２図（Ａ），第３図（Ａ），
（Ｂ），第４図（Ａ）は，第５図（Ａ），第６図
（Ａ），（Ｂ），第７図（Ａ），第８図（Ａ）は本発明
の実施の一般例であり、第１図（Ｂ），第２図（Ｂ），
第４図（Ｂ），第５図（Ｂ），第７図（Ｂ），第８図
（Ｂ）は実施の回路例で、第１図（Ｃ）は第１図（Ｂ）
の実施例の信号波形図、第４図（Ｃ）は第４図（Ｂ）の
実施例の信号波形図、第７図（Ｃ）は第７図（Ｂ）の実
施例の信号波形図である。Qp1,Qp2,Qpl1,Qpl2はＰチャ
ンネル型MOSトランジスタ、Qn1,Qn2,Qnl1ないしQnl4は
Ｎチャンネル型MOSトランジスタ、PLはＰチャンネル型M
OSトランジスタで構成された回路ブロック、NLはＮチャ
ンネル型MOSトランジスタで構成された回路ブロック、I
1ないしIm（ｍは自然数）はＰチャンネル型MOSトランジ
スタで構成された回路ブロックPLに対する入力信号、I1
ないしIn（ｎは自然数）Ｎチャンネル型MOSトランジス
タで構成された回路ブロックNLに対する入力信号、Ｏは
出力信号、VCCは電源電圧、VSSは接地電圧、INVは否定
回路である。
第８図は、本発明の論理回路の一実施例を示す図であ
る。第１図（Ａ），第２図（Ａ），第３図（Ａ），
（Ｂ），第４図（Ａ）は，第５図（Ａ），第６図
（Ａ），（Ｂ），第７図（Ａ），第８図（Ａ）は本発明
の実施の一般例であり、第１図（Ｂ），第２図（Ｂ），
第４図（Ｂ），第５図（Ｂ），第７図（Ｂ），第８図
（Ｂ）は実施の回路例で、第１図（Ｃ）は第１図（Ｂ）
の実施例の信号波形図、第４図（Ｃ）は第４図（Ｂ）の
実施例の信号波形図、第７図（Ｃ）は第７図（Ｂ）の実
施例の信号波形図である。Qp1,Qp2,Qpl1,Qpl2はＰチャ
ンネル型MOSトランジスタ、Qn1,Qn2,Qnl1ないしQnl4は
Ｎチャンネル型MOSトランジスタ、PLはＰチャンネル型M
OSトランジスタで構成された回路ブロック、NLはＮチャ
ンネル型MOSトランジスタで構成された回路ブロック、I
1ないしIm（ｍは自然数）はＰチャンネル型MOSトランジ
スタで構成された回路ブロックPLに対する入力信号、I1
ないしIn（ｎは自然数）Ｎチャンネル型MOSトランジス
タで構成された回路ブロックNLに対する入力信号、Ｏは
出力信号、VCCは電源電圧、VSSは接地電圧、INVは否定
回路である。
まず、第１図（Ａ）の本発明の論理回路の一般例の具
体例としての論理和の否定回路示す図である第１図
（Ｂ）と、その信号波形図である第１図（Ｃ）を参照し
ながら説明する。回路構成については、出力信号Ｏと接
地電圧VSSとの間に、第１の入力信号I1をゲートの入力
とする第１のＮチャンネル型MOSトランジスタQnl1と第
２の入力信号I2をゲートの入力とする第２のＮチャンネ
ル型MOSトランジスタQnl2が並列に接続され、出力信号
Ｏの電源電圧VCCとの間に第１の入力信号I1をゲートの
入力とする第１のＰチャンネル型MOSトランジスタQnl1
と第２の入力信号I2をゲートの入力とする第２のＰチャ
ンネル型MOSトランジスタQnl2と出力信号Ｏと同相の信
号をゲートの入力とする第３のＰチャンネル型MOSトラ
ンジスタQp1が直列に接続され、接地電圧VSSをゲートの
入力とする第４のＰチャンネル型MOSトランジスタQp2が
第３のＰチャンネル型MOSトランジスタQp1と並列に接続
されたものである。ここでQp2は常時オンとなってお
り、抵抗体のように働く。回路動作については、入力信
号I1,I2が共に論理電圧“L"であるとき、Ｐチャンネル
型MOSトランジスタQpl1,Qpl2,Qp2がオン、Qp1がオフ、
Ｎチャンネル型MOSトランジスタQnl1,Qnl2がオフし出力
信号Ｏは、論理電圧“H"となる。入力信号I1,I2のうち
少なくとも１つが論理電圧“H"に遷移するとき、Ｐチャ
ンネル型MOSトランジスタQpl1,Qpl2のうち少なくとも１
つがオフし、Ｎチャンネル型MOSトランジスタQnl1,Qnl2
のうち少なくとも１つがオンし出力信号Ｏは、論理電圧
“L"となる。このとき、Ｐチャンネル型MOSトランジス
タQp1がオフしているため、電源電圧VCCはＰチャンネル
型MOSトランジスタQp2を通してしか供給されないので、
出力信号Ｏは、論理電圧“L"に遷移しやすい。また、逆
に、入力信号I1,I2の両方が論理電圧“L"に遷移すると
きにはＰチャンネル型MOSトランジスタQp1がオンしてい
るため、電源電圧VCCはＰチャンネル型MOSトランジスタ
Qp1,Qp2の両方を通して供給されるので、出力信号Ｏ
は、論理電圧“H"に遷移しやすい。このように、Ｐチャ
ンネル型MOSトランジスタで構成された回路ブロックPL
のソースと電源電圧VCCとの間に挿入されたＰチャンネ
ル型MOSトランジスタQp1が電流制御用トランジスタとし
て働いているため出力信号Ｏが速く確定するだけでな
く、この実施例では、入力信号I1,I2のうち少なくとも
１つが論理電圧“H"に遷移するときに電源電圧間に流れ
る電流が少ない。
体例としての論理和の否定回路示す図である第１図
（Ｂ）と、その信号波形図である第１図（Ｃ）を参照し
ながら説明する。回路構成については、出力信号Ｏと接
地電圧VSSとの間に、第１の入力信号I1をゲートの入力
とする第１のＮチャンネル型MOSトランジスタQnl1と第
２の入力信号I2をゲートの入力とする第２のＮチャンネ
ル型MOSトランジスタQnl2が並列に接続され、出力信号
Ｏの電源電圧VCCとの間に第１の入力信号I1をゲートの
入力とする第１のＰチャンネル型MOSトランジスタQnl1
と第２の入力信号I2をゲートの入力とする第２のＰチャ
ンネル型MOSトランジスタQnl2と出力信号Ｏと同相の信
号をゲートの入力とする第３のＰチャンネル型MOSトラ
ンジスタQp1が直列に接続され、接地電圧VSSをゲートの
入力とする第４のＰチャンネル型MOSトランジスタQp2が
第３のＰチャンネル型MOSトランジスタQp1と並列に接続
されたものである。ここでQp2は常時オンとなってお
り、抵抗体のように働く。回路動作については、入力信
号I1,I2が共に論理電圧“L"であるとき、Ｐチャンネル
型MOSトランジスタQpl1,Qpl2,Qp2がオン、Qp1がオフ、
Ｎチャンネル型MOSトランジスタQnl1,Qnl2がオフし出力
信号Ｏは、論理電圧“H"となる。入力信号I1,I2のうち
少なくとも１つが論理電圧“H"に遷移するとき、Ｐチャ
ンネル型MOSトランジスタQpl1,Qpl2のうち少なくとも１
つがオフし、Ｎチャンネル型MOSトランジスタQnl1,Qnl2
のうち少なくとも１つがオンし出力信号Ｏは、論理電圧
“L"となる。このとき、Ｐチャンネル型MOSトランジス
タQp1がオフしているため、電源電圧VCCはＰチャンネル
型MOSトランジスタQp2を通してしか供給されないので、
出力信号Ｏは、論理電圧“L"に遷移しやすい。また、逆
に、入力信号I1,I2の両方が論理電圧“L"に遷移すると
きにはＰチャンネル型MOSトランジスタQp1がオンしてい
るため、電源電圧VCCはＰチャンネル型MOSトランジスタ
Qp1,Qp2の両方を通して供給されるので、出力信号Ｏ
は、論理電圧“H"に遷移しやすい。このように、Ｐチャ
ンネル型MOSトランジスタで構成された回路ブロックPL
のソースと電源電圧VCCとの間に挿入されたＰチャンネ
ル型MOSトランジスタQp1が電流制御用トランジスタとし
て働いているため出力信号Ｏが速く確定するだけでな
く、この実施例では、入力信号I1,I2のうち少なくとも
１つが論理電圧“H"に遷移するときに電源電圧間に流れ
る電流が少ない。
第２図（Ａ）は、第１図（Ａ）の電流制御用として働
いているＰチャンネル型MOSトランジスタQp1がＰチャン
ネル型MOSトランジスタで構成された回路ブロックPLの
ドレインと出力信号Ｏとの間に挿入された構成で、動作
に関しては第１図（Ａ）と同である。第２図（Ｂ）は、
第２図（Ａ）の具体例としての論理積の否定回路を示し
ている。
いているＰチャンネル型MOSトランジスタQp1がＰチャン
ネル型MOSトランジスタで構成された回路ブロックPLの
ドレインと出力信号Ｏとの間に挿入された構成で、動作
に関しては第１図（Ａ）と同である。第２図（Ｂ）は、
第２図（Ａ）の具体例としての論理積の否定回路を示し
ている。
第３図（Ａ），第３図（Ｂ）は、それぞれ第１図
（Ａ），第２図（Ａ）の変形例で、Ｐチャンネル型MOS
トランジスタで構成された回路ブロックPLを２組用意
し、第３図（Ａ）の場合は、電流制御用として働いてい
るＰチャンネル型MOSトランジスタQp1が、前記２組回路
ブロックPLのうちの１つのソースと電源電圧VCCとの間
に挿入された構成で、第３図（Ｂ）の場合は、電流制御
用として働いているＰチャンネル型MOSトランジスタQp1
が、前記２組回路ブロックPLのうちの１つのドレインと
出力信号Ｏとの間に挿入された構成で、動作に関しては
共に第１図（Ａ）と同じである。
（Ａ），第２図（Ａ）の変形例で、Ｐチャンネル型MOS
トランジスタで構成された回路ブロックPLを２組用意
し、第３図（Ａ）の場合は、電流制御用として働いてい
るＰチャンネル型MOSトランジスタQp1が、前記２組回路
ブロックPLのうちの１つのソースと電源電圧VCCとの間
に挿入された構成で、第３図（Ｂ）の場合は、電流制御
用として働いているＰチャンネル型MOSトランジスタQp1
が、前記２組回路ブロックPLのうちの１つのドレインと
出力信号Ｏとの間に挿入された構成で、動作に関しては
共に第１図（Ａ）と同じである。
第４図（Ａ）は、第１図（Ａ）のＰチャンネル型MOS
トランジスタで構成された回路ブロックPLのソースと電
源電圧VCCとの間に挿入され電源制御用として働いてい
るＰチャンネル型MOSトランジスタQp1のうわりに、Ｎチ
ャンネル型MOSトランジスタで構成された回路ブロックN
Lのソースと接地電圧VSSとの間に電流制御用としてＮチ
ャンネル型MOSトランジスタQn1を挿入した構成で、第４
図（Ｂ）は、第４図（Ａ）の具体例としての論理和の否
定回路、第４図（Ｃ）は、第４図（Ｂ）の信号波形図を
示している。回路動作については、入力信号I1,I2が共
に論理電圧“L"であるとき、Ｐチャンネル型MOSトラン
ジスタQpl1,Qpl2がオンし、Ｎチャンネル型MOSトランジ
スタQnl1,Qnl2がオフ、Qn1,Qn2がオンし、出力信号Ｏ
は、論理電圧“H"となる。入力信号I1,I2のうち少なく
とも１つが論理電圧“H"に遷移するとき、Ｐチャンネル
型MOSトランジスタQpl1,Qpl2のうち少なくとも１つがオ
フし、Ｎチャンネル型MOSトランジスタQnl1,Qnl2のうつ
少なくとも１つがオンし出力信号Ｏは、論理電圧“L"と
なる。このとき、Ｎチャンネル型MOSトランジスタQn1が
オンしているため、接地電圧VSSはＮチャンネル型MOSト
ランジスタQn1,Qn2の両方を通して供給されるので、出
力信号Ｏは、論理電圧“L"に遷移しやすい。また、逆
に、入力信号I1,I2の両方が論理電圧“L"に遷移すると
きにはＮチャンネル型MOSトランジスタQn1オフしている
ため、接地電圧VSSはＮチャンネル型MOSトランジスタQn
2を通してしか供給されないので、出力信号Ｏは、論理
電圧“H"に遷移しやすい。このように、Ｎチャンネル型
MOSトランジスタで構成された回路ブロックNLのソース
と接地電圧VSSとの間に挿入されたＮチャンネル型MOSト
ランジスタQn1が電流制御用トランジスタとして働いて
いるため出力信号Ｏが速く確定するだけでなく、この実
施例では、入力信号I1,I2が共に論理電圧“L"に遷移す
るときに電源電圧間に流れる電流が少ない。
トランジスタで構成された回路ブロックPLのソースと電
源電圧VCCとの間に挿入され電源制御用として働いてい
るＰチャンネル型MOSトランジスタQp1のうわりに、Ｎチ
ャンネル型MOSトランジスタで構成された回路ブロックN
Lのソースと接地電圧VSSとの間に電流制御用としてＮチ
ャンネル型MOSトランジスタQn1を挿入した構成で、第４
図（Ｂ）は、第４図（Ａ）の具体例としての論理和の否
定回路、第４図（Ｃ）は、第４図（Ｂ）の信号波形図を
示している。回路動作については、入力信号I1,I2が共
に論理電圧“L"であるとき、Ｐチャンネル型MOSトラン
ジスタQpl1,Qpl2がオンし、Ｎチャンネル型MOSトランジ
スタQnl1,Qnl2がオフ、Qn1,Qn2がオンし、出力信号Ｏ
は、論理電圧“H"となる。入力信号I1,I2のうち少なく
とも１つが論理電圧“H"に遷移するとき、Ｐチャンネル
型MOSトランジスタQpl1,Qpl2のうち少なくとも１つがオ
フし、Ｎチャンネル型MOSトランジスタQnl1,Qnl2のうつ
少なくとも１つがオンし出力信号Ｏは、論理電圧“L"と
なる。このとき、Ｎチャンネル型MOSトランジスタQn1が
オンしているため、接地電圧VSSはＮチャンネル型MOSト
ランジスタQn1,Qn2の両方を通して供給されるので、出
力信号Ｏは、論理電圧“L"に遷移しやすい。また、逆
に、入力信号I1,I2の両方が論理電圧“L"に遷移すると
きにはＮチャンネル型MOSトランジスタQn1オフしている
ため、接地電圧VSSはＮチャンネル型MOSトランジスタQn
2を通してしか供給されないので、出力信号Ｏは、論理
電圧“H"に遷移しやすい。このように、Ｎチャンネル型
MOSトランジスタで構成された回路ブロックNLのソース
と接地電圧VSSとの間に挿入されたＮチャンネル型MOSト
ランジスタQn1が電流制御用トランジスタとして働いて
いるため出力信号Ｏが速く確定するだけでなく、この実
施例では、入力信号I1,I2が共に論理電圧“L"に遷移す
るときに電源電圧間に流れる電流が少ない。
第５図（Ａ）は、第５図（Ａ）の電流制御用として働
いているＮチャンネル型MOSトランジスタQn1がＮチャン
ネル型MOSトランジスタで構成された回路ブロックNLの
ドレインと出力信号Ｏとの間に挿入された構成で、動作
に関しては第４図（Ａ）と同じである。第４図（Ｂ）
は、第４図（Ａ）の具体例としての論理積の否定回路を
示している。
いているＮチャンネル型MOSトランジスタQn1がＮチャン
ネル型MOSトランジスタで構成された回路ブロックNLの
ドレインと出力信号Ｏとの間に挿入された構成で、動作
に関しては第４図（Ａ）と同じである。第４図（Ｂ）
は、第４図（Ａ）の具体例としての論理積の否定回路を
示している。
第６図（Ａ），第６図（Ｂ）は、それぞれ第４図
（Ａ），第５図（Ａ）の変形例で、Ｎチャンネル型MOS
トランジスタで構成された回路ブロックNLを２組用意
し、第６図（Ａ）の場合は、電流制御用として働いてい
るＮチャンネル型MOSトランジスタQn1が、前記２組回路
ブロックNLのうちの１つのソースと接地電圧VSSとの間
に挿入された構成で、第６図（Ｂ）の場合は、電流制御
用として働いているＮチャンネル型MOSトランジスタQn1
が、前記２組回路ブロックNLのうちの１つのドレインと
出力信号Ｏとの間に挿入された構成で、動作に関しては
共に第４図（Ａ）と同じである。
（Ａ），第５図（Ａ）の変形例で、Ｎチャンネル型MOS
トランジスタで構成された回路ブロックNLを２組用意
し、第６図（Ａ）の場合は、電流制御用として働いてい
るＮチャンネル型MOSトランジスタQn1が、前記２組回路
ブロックNLのうちの１つのソースと接地電圧VSSとの間
に挿入された構成で、第６図（Ｂ）の場合は、電流制御
用として働いているＮチャンネル型MOSトランジスタQn1
が、前記２組回路ブロックNLのうちの１つのドレインと
出力信号Ｏとの間に挿入された構成で、動作に関しては
共に第４図（Ａ）と同じである。
第７図（Ａ）は、前記第１図（Ａ）と第４図（Ａ）を
併用し、Ｐチャンネル型MOSトランジスタで構成された
回路ブロックPLのソースと電源電圧VCCとの間に挿入さ
れ電流制御用として働くＰチャンネル型MOSトランジス
タQp1を、Ｎチャンネル型MOSトランジスタで構成された
回路ブロックNLのソースと接地電圧VSSとの間に挿入さ
れ電流制御用として働くＮチャンネル型MOSトランジス
タQn1を有した回路構成である。第７図（Ｂ）は、第７
図（Ａ）の具体例としての論理和の否定回路、第７図
（Ｃ）は、第７図（Ｂ）の信号波形図を示している。回
路動作については、入力信号I1,I2が共に論理電圧“L"
であるとき、Ｐチャンネル型MOSトランジスタQpl1,Qpl
2,Qn2がオン、Qp1がオフし、Ｎチャンネル型MOSトラン
ジスタQnl1,Qnl2がオフ、Qn1,Qn2がンし、出力信号Ｏ
は、論理電圧“H"となる。入力信号I1,I2のうち少なく
とも１つが論理電圧“H"に遷移するとき、Ｐチャンネル
型MOSトランジスタQpl1,Qpl2のうち少なくとも１つがオ
フし、Ｎチャンネル型MOSトランジスタQnl1,Qnl2のうち
少なくとも１つがオンし出力信号Ｏは、論理電圧“L"と
なる。このとき、Ｐチャンネル型MOSトランジスタQp1が
オフし、Ｎチャンネル型MOSトランジスタQn1がオンして
いるため、電源電圧VCCはＰチャンネル型MOSトランジス
タQn2を通してしか供給されず、接地電圧VSSはＮチャン
ネル型MOSトランジスタQn1,Qn2の両方を通して供給され
るので、出力信号Ｏは、論理電圧“L"に遷移しやすい。
また、逆に、入力信号I1,I2の両方が論理電圧“L"に遷
移するときにはＰチャンネル型MOSトランジスタQp1がオ
ンし、Ｎチャンネル型MOSトランジスタQn1がオフしてい
るため、接地電圧VSSはＮチャンネル型MOSトランジスタ
Qn2を通してしか供給せず、電源電圧VCCはＰチャンネル
型MOSトランジスタQp1,Qp2の両方を通して供給されるの
で、出力信号Ｏは、論理電圧“H"に遷移しやすい。この
ように、Ｐチャンネル型MOSトランジスタで構成された
回路ブロックPLのソースと電源電圧VCCとの間に挿入さ
れたＰチャンネル型MOSトランジスタQp1及び、Ｎチャン
ネル型MOSトランジスタで構成された回路ブロックNLの
ソースと接地電圧VSSとの間に挿入されたＮチャンネル
型MOSトランジスタQn1が電流制御用トランジスタとして
働いているため出力信号Ｏが速く確定するだけでなく、
この実施例では、入力信号I1,I2のうち少なくとも１つ
が論理電圧“H"に遷移するとき、及び、入力信号I1,I2
が共に論理電圧“L"に遷移するとき、いずれの場合にも
電源電圧間に流れる電流が少ない。
併用し、Ｐチャンネル型MOSトランジスタで構成された
回路ブロックPLのソースと電源電圧VCCとの間に挿入さ
れ電流制御用として働くＰチャンネル型MOSトランジス
タQp1を、Ｎチャンネル型MOSトランジスタで構成された
回路ブロックNLのソースと接地電圧VSSとの間に挿入さ
れ電流制御用として働くＮチャンネル型MOSトランジス
タQn1を有した回路構成である。第７図（Ｂ）は、第７
図（Ａ）の具体例としての論理和の否定回路、第７図
（Ｃ）は、第７図（Ｂ）の信号波形図を示している。回
路動作については、入力信号I1,I2が共に論理電圧“L"
であるとき、Ｐチャンネル型MOSトランジスタQpl1,Qpl
2,Qn2がオン、Qp1がオフし、Ｎチャンネル型MOSトラン
ジスタQnl1,Qnl2がオフ、Qn1,Qn2がンし、出力信号Ｏ
は、論理電圧“H"となる。入力信号I1,I2のうち少なく
とも１つが論理電圧“H"に遷移するとき、Ｐチャンネル
型MOSトランジスタQpl1,Qpl2のうち少なくとも１つがオ
フし、Ｎチャンネル型MOSトランジスタQnl1,Qnl2のうち
少なくとも１つがオンし出力信号Ｏは、論理電圧“L"と
なる。このとき、Ｐチャンネル型MOSトランジスタQp1が
オフし、Ｎチャンネル型MOSトランジスタQn1がオンして
いるため、電源電圧VCCはＰチャンネル型MOSトランジス
タQn2を通してしか供給されず、接地電圧VSSはＮチャン
ネル型MOSトランジスタQn1,Qn2の両方を通して供給され
るので、出力信号Ｏは、論理電圧“L"に遷移しやすい。
また、逆に、入力信号I1,I2の両方が論理電圧“L"に遷
移するときにはＰチャンネル型MOSトランジスタQp1がオ
ンし、Ｎチャンネル型MOSトランジスタQn1がオフしてい
るため、接地電圧VSSはＮチャンネル型MOSトランジスタ
Qn2を通してしか供給せず、電源電圧VCCはＰチャンネル
型MOSトランジスタQp1,Qp2の両方を通して供給されるの
で、出力信号Ｏは、論理電圧“H"に遷移しやすい。この
ように、Ｐチャンネル型MOSトランジスタで構成された
回路ブロックPLのソースと電源電圧VCCとの間に挿入さ
れたＰチャンネル型MOSトランジスタQp1及び、Ｎチャン
ネル型MOSトランジスタで構成された回路ブロックNLの
ソースと接地電圧VSSとの間に挿入されたＮチャンネル
型MOSトランジスタQn1が電流制御用トランジスタとして
働いているため出力信号Ｏが速く確定するだけでなく、
この実施例では、入力信号I1,I2のうち少なくとも１つ
が論理電圧“H"に遷移するとき、及び、入力信号I1,I2
が共に論理電圧“L"に遷移するとき、いずれの場合にも
電源電圧間に流れる電流が少ない。
第８図（Ａ）は、第７図（Ａ）の変形例で、第７図
（Ａ）の電流制御用として働いているＰチャンネル型MO
SトランジスタQp1がＰチャンネル型MOSトランジスタで
構成された回路ブロックPLのドレインと出力信号Ｏとの
間に挿入され、また、Ｎチャンネル型MOSトランジスタ
で構成された回路ブロックNLを２組用意し電流制御用と
して働いているＮチャンネル型MOSトランジスタQn1が、
前記２組回路ブロックNLのうちの１つのドレインと出力
信号Ｏとの間に挿入された構成で、動作に関しては第７
図（Ａ）と同じである。第８図（Ｂ）は、第８図（Ａ）
の具体例としての論理積の否定回路を示している。
（Ａ）の電流制御用として働いているＰチャンネル型MO
SトランジスタQp1がＰチャンネル型MOSトランジスタで
構成された回路ブロックPLのドレインと出力信号Ｏとの
間に挿入され、また、Ｎチャンネル型MOSトランジスタ
で構成された回路ブロックNLを２組用意し電流制御用と
して働いているＮチャンネル型MOSトランジスタQn1が、
前記２組回路ブロックNLのうちの１つのドレインと出力
信号Ｏとの間に挿入された構成で、動作に関しては第７
図（Ａ）と同じである。第８図（Ｂ）は、第８図（Ａ）
の具体例としての論理積の否定回路を示している。
従来例では、トランジタのゲート長を長くするか、あ
るいは、ゲート幅を小さくし電源電圧と接地電圧との間
に貫通電流を少なくできるが、出力信号の遷移時間がか
かり出力信号を速く確定できなかったが、本発明では、
出力信号が速く確定することと、電源電圧と接地電圧と
の間に貫通電流を少なくすることを両立させている。
るいは、ゲート幅を小さくし電源電圧と接地電圧との間
に貫通電流を少なくできるが、出力信号の遷移時間がか
かり出力信号を速く確定できなかったが、本発明では、
出力信号が速く確定することと、電源電圧と接地電圧と
の間に貫通電流を少なくすることを両立させている。
発明の効果 以上説明したように、本発明の論理回路によると、出
力信号が速く確定し、電源電圧間に流れる電流も低減で
き、回路全体を安定に動作させるという大きな効果が得
られる。
力信号が速く確定し、電源電圧間に流れる電流も低減で
き、回路全体を安定に動作させるという大きな効果が得
られる。
第１図ないし第８図の（Ａ），（Ｂ）は本発明の論理回
路の実施例を示す図、第１図（Ｃ）は第１図（Ｂ）の実
施例の信号波形図、第４図（Ｃ）は第４図（Ｂ）の実施
例の信号波形図、第７図（Ｃ）は第７図（Ｂ）の実施例
の信号波形図、第９図の（Ａ），（Ｂ）は従来の論理回
路の実施例を示す図、第９図（Ｃ）は第９図（Ｂ）の実
施例の信号波形図である。 Qp1,Qp2,Qpl1,Qpl2……Ｐチャンネル型MOSトランジス
タ、Qn1,Qn2,Qnl1ないしQnl4……Ｎチャンネル型MOSト
ランジスタ、PL……Ｐチャンネル型MOSトランジスタで
構成された回路ブロック、NL……Ｎチャンネル型MOSト
ランジスタで構成された回路ブロック、I1ないしIm（ｍ
は自然数）……Ｐチャンネル型MOSトランジスタで構成
された回路ブロックPLに対する入力信号、I1ないしIn
（ｎは自然数）……Ｎチャンネル型MOSトランジスタで
構成された回路ブロックNLに対する入力信号、Ｏ……出
力信号、VCC……電源電圧、VSS……接地電圧、INV……
否定回路。
路の実施例を示す図、第１図（Ｃ）は第１図（Ｂ）の実
施例の信号波形図、第４図（Ｃ）は第４図（Ｂ）の実施
例の信号波形図、第７図（Ｃ）は第７図（Ｂ）の実施例
の信号波形図、第９図の（Ａ），（Ｂ）は従来の論理回
路の実施例を示す図、第９図（Ｃ）は第９図（Ｂ）の実
施例の信号波形図である。 Qp1,Qp2,Qpl1,Qpl2……Ｐチャンネル型MOSトランジス
タ、Qn1,Qn2,Qnl1ないしQnl4……Ｎチャンネル型MOSト
ランジスタ、PL……Ｐチャンネル型MOSトランジスタで
構成された回路ブロック、NL……Ｎチャンネル型MOSト
ランジスタで構成された回路ブロック、I1ないしIm（ｍ
は自然数）……Ｐチャンネル型MOSトランジスタで構成
された回路ブロックPLに対する入力信号、I1ないしIn
（ｎは自然数）……Ｎチャンネル型MOSトランジスタで
構成された回路ブロックNLに対する入力信号、Ｏ……出
力信号、VCC……電源電圧、VSS……接地電圧、INV……
否定回路。
Claims (6)
- 【請求項１】複数個の第１のＰチャンネル型MOSトラン
ジスタで構成され、複数の入力端子と、第１、第２の端
子とを有する第１の回路ブロックと、複数個のＮチャン
ネル型MOSトランジスタで構成され、複数の入力端子
と、第３、第４の端子とを有する第２の回路ブロックと
において、前記第２の端子と前記第３の端子とが接続さ
れ、この接続部が出力信号端子となり、前記第４の端子
は接地され、抵抗体の一方の端子と前記第１のＰチャン
ネル型MOSトランジスタとは異なる第２のＰチャンネル
型MOSトランジスタのソースが電圧源と接続され、前記
抵抗体の他方の端子と前記第２のＰチャンネル型MOSト
ランジスタのドレインが前記第１の端子と接続され、前
記出力信号端子が出力信号を同相で遅延させる遅延手段
を介して前記第２のＰチャンネル型MOSトランジスタの
ゲートに接続されてなる回路を含む論理回路。 - 【請求項２】複数個のＰチャンネル型MOSトランジスタ
で構成され、複数の入力端子と、第１、第２の端子とを
有する第１の回路ブロックと、複数個の第１のＮチャン
ネル型MOSトランジスタで構成され、複数の入力端子
と、第３、第４の端子とを有する第２の回路ブロックと
において、前記第２の端子と前記第３の端子とが接続さ
れ、この接続部が出力信号端子となり、前記第１の端子
は電圧源と接続されされ、抵抗体の一方の端子と前記第
１のＮチャンネル型MOSトランジスタとは異なる第２の
Ｎチャンネル型MOSトランジスタのソースが接地され、
前記抵抗体の他方の端子と前記第２のＮチャンネル型MO
Sトランジスタのドレインが前記第１の端子と接続さ
れ、前記出力信号端子が出力信号を同相で遅延させる遅
延手段を介して前記第２のＮチャンネル型MOSトランジ
スタのゲートに接続されてなる回路を含む論理回路。 - 【請求項３】複数個のＰチャンネル型MOSトランジスタ
で構成され、複数の入力端子と、第１、第２の端子とを
有する第１の回路ブロックと、複数個のＮチャンネル型
MOSトランジスタで構成され、複数の入力端子と、第
３、第４の端子とを有する第２の回路ブロックとにおい
て、前記第１の端子は電圧源と接続され、前記第４の端
子は接地され、抵抗体の一方の端子と前記Ｐチャンネル
型MOSトランジスタおよび前記Ｎチャンネル型MOSトラン
ジスタとは異なるMOSトランジスタのゲート以外の２端
子のうちの一方とが前記第２の端子に接続され、前記抵
抗体の他方の端子と前記MOSトランジスタのゲート以外
の２端子のうちの他方の端子とが前記第３の端子と接続
され、前記第２の端子または第３の端子のうちの１つが
出力信号端子となり、前記出力信号端子が出力信号を同
相で遅延させる遅延手段を介して前記MOSトランジスタ
のゲートに接続されてなる回路を含む論理回路。 - 【請求項４】複数個のＰチャンネル型MOSトランジスタ
で構成され、複数の入力端子と、第１、第２の端子とを
有する第１の回路ブロックと、複数個のＮチャンネル型
MOSトランジスタで構成され、複数の入力端子と、第
３、第４の端子とを有する第２の回路ブロックとにおい
て、前記第１の端子は電圧源と接続され、前記第４の端
子は接地され、前記Ｐチャンネル型MOSトランジスタお
よび前記Ｎチャンネル型MOSトランジスタとは異なるMOS
トランジスタのゲート以外の２端子のうちの一方が前記
第２の端子に接続され、前記MOSトランジスタのゲート
以外の２端子のうちの他方の端子が前記第３の端子と接
続され、前記第２の端子または第３の端子のうちの１つ
が出力信号端子となり、前記出力信号端子が出力信号を
同相で遅延させる遅延手段を介して前記MOSトランジス
タのゲートに接続され、さらに複数個のＮチャンネル型
MOSトランジスタで構成され、複数の入力端子、第５、
第６の端子を有する第３の回路ブロックの前記第５の端
子が前記電圧源に接続され、前記第６の端子が前記出力
信号端子に接続されてなる回路を含む論理回路。 - 【請求項５】複数個のＰチャンネル型MOSトランジスタ
で構成され、複数の入力端子と、第１、第２の端子とを
有する第１の回路ブロックと、複数個のＮチャンネル型
MOSトランジスタで構成され、複数の入力端子と、第
３、第４の端子とを有する第２の回路ブロックとにおい
て、前記第１の端子は電圧源と接続され、前記第４の端
子は接地され、前記Ｐチャンネル型MOSトランジスタお
よび前記Ｎチャンネル型MOSトランジスタとは異なるMOS
トランジスタのゲート以外の２端子のうちの一方が前記
第２の端子に接続され、前記MOSトランジスタのゲート
以外の２端子のうちの他方の端子が前記第３の端子と接
続され、前記第２の端子または第３の端子のうちの１つ
が出力信号端子となり、前記出力信号端子が出力信号を
同相で遅延させる遅延手段を介して前記MOSトランジス
タのゲートに接続され、さらに複数個のＮチャンネル型
MOSトランジスタで構成され、複数の入力端子、第５、
第６の端子を有する第３の回路ブロックの前記第５の端
子が前記出力信号端子に接続され、前記第６の端子が接
地されてなる回路を含む論理回路。 - 【請求項６】複数個の第１のＰチャンネル型MOSトラン
ジスタで構成され、複数の入力端子と、第１、第２の端
子とを有する第１の回路ブロックと、複数個の第１のＮ
チャンネル型MOSトランジスタで構成され、複数の入力
端子と、第３、第４の端子とを有する第２の回路ブロッ
クとにおいて、前記第１の端子は電圧源と接続され、前
記第４の端子は接地され、第２のＰチャンネル型MOSト
ランジスタのソースが第２の端子と接続され、ドレイン
が第２のＮチャンネル型MOSトランジスタのドレインと
接続されてこの接続部分が出力信号端子となり、前記第
２のＮチャンネル型MOSトランジスタのソースが前記第
３の端子に接続され、さらに前記第２の端子と前記出力
信号端子の間、もしくは前記出力信号端子と前記第３の
端子の間のうちの１つまたは両方が、抵抗体を介して接
続され、前記出力信号端子が出力信号を同相で遅延させ
る遅延手段を介して前記第２のＰチャンネル型MOSトラ
ンジスタおよび前記第２のＮチャンネル型MOSトランジ
スタの両方のゲートに接続されてなる回路を含む論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167703A JP2692347B2 (ja) | 1990-06-26 | 1990-06-26 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167703A JP2692347B2 (ja) | 1990-06-26 | 1990-06-26 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456513A JPH0456513A (ja) | 1992-02-24 |
| JP2692347B2 true JP2692347B2 (ja) | 1997-12-17 |
Family
ID=15854652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167703A Expired - Fee Related JP2692347B2 (ja) | 1990-06-26 | 1990-06-26 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692347B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793228A (en) * | 1997-01-31 | 1998-08-11 | International Business Machines Corporation | Noise-tolerant dynamic circuits |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648725A (en) * | 1979-09-28 | 1981-05-02 | Seiko Epson Corp | Mosfet circuit |
| NL8301711A (nl) * | 1983-05-13 | 1984-12-03 | Philips Nv | Complementaire igfet schakeling. |
| JPH03175728A (ja) * | 1989-12-04 | 1991-07-30 | Matsushita Electron Corp | 半導体メモリ装置 |
-
1990
- 1990-06-26 JP JP2167703A patent/JP2692347B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0456513A (ja) | 1992-02-24 |
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|---|---|---|---|
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